JP3182548B2 - バスマスタ調停方式 - Google Patents
バスマスタ調停方式Info
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Description
【０００１】
【産業上の利用分野】本発明は一つのバスに複数のバス
マスタが接続されているデータ処理装置におけるバス使
用要求の調停を行う方式に関する。
マスタが接続されているデータ処理装置におけるバス使
用要求の調停を行う方式に関する。
【０００２】
【従来の技術】データ処理装置においては少ないハード
ウェアでこれを効率よく利用するための工夫が種々行わ
れているが、バスマスタ調停もその一つであり、一つの
バスに複数のバスマスタを接続してあり、必要に応じて
各バスマスタがバスの使用をする。バス使用要求が同時
的に発生した場合にはその調停が必要であるのでこのた
めにバス使用要求優先判定部が設けられている。
ウェアでこれを効率よく利用するための工夫が種々行わ
れているが、バスマスタ調停もその一つであり、一つの
バスに複数のバスマスタを接続してあり、必要に応じて
各バスマスタがバスの使用をする。バス使用要求が同時
的に発生した場合にはその調停が必要であるのでこのた
めにバス使用要求優先判定部が設けられている。
【０００３】図１は従来方式説明のためのブロック図で
ある。バス３にはｎ個のバスマスタ11,12 …1nのデータ
出力線が接続されている。バスマスタ11,12 …1nはバス
使用要求信号を出力するが、この出力端子はバス使用要
求優先判定部２のバス使用要求端子21,22 …2nに各別に
接続されている。
ある。バス３にはｎ個のバスマスタ11,12 …1nのデータ
出力線が接続されている。バスマスタ11,12 …1nはバス
使用要求信号を出力するが、この出力端子はバス使用要
求優先判定部２のバス使用要求端子21,22 …2nに各別に
接続されている。
【０００４】バス使用要求優先判定部２はその汎用性確
保のために、或いはバスマスタの増設を許容するために
複数のバス使用要求端子を備えているが、バスマスタよ
り多数のバス使用要求端子21,22 …2n,2(n+1) …2pを備
えているときはこの未使用分は接地レベルにしておく。
バス使用要求優先判定部２は図２に示す如きクロックパ
ルスを順次的に発して端子21,22 …2pのレベルを順次的
に調べ、バスマスタ11,12 …1nが発するハイレベルのバ
ス使用要求信号が検出されたとき（Ｑ点）はその端子に
該当するバスマスタ、図２の例ではバスマスタ12、に使
用権を付与する。
保のために、或いはバスマスタの増設を許容するために
複数のバス使用要求端子を備えているが、バスマスタよ
り多数のバス使用要求端子21,22 …2n,2(n+1) …2pを備
えているときはこの未使用分は接地レベルにしておく。
バス使用要求優先判定部２は図２に示す如きクロックパ
ルスを順次的に発して端子21,22 …2pのレベルを順次的
に調べ、バスマスタ11,12 …1nが発するハイレベルのバ
ス使用要求信号が検出されたとき（Ｑ点）はその端子に
該当するバスマスタ、図２の例ではバスマスタ12、に使
用権を付与する。
【０００５】
【発明が解決しようとする課題】このような従来の調停
方式ではバス使用要求端子夫々についてバス使用要求信
号の入力の有無を調べる周期Ｔはバス使用要求端子数に
左右され、未使用端子が多い場合は時間的無駄が大きい
という問題点がある。本発明はこのような問題点を解決
するためになされたものであり、未使用端子にはバス使
用要求信号の有無を調べるためのクロックパルスを与え
ることなくパスをして信号入力有無検出の周期の短縮化
を図ったバス調停方式を提供することを目的とする。
方式ではバス使用要求端子夫々についてバス使用要求信
号の入力の有無を調べる周期Ｔはバス使用要求端子数に
左右され、未使用端子が多い場合は時間的無駄が大きい
という問題点がある。本発明はこのような問題点を解決
するためになされたものであり、未使用端子にはバス使
用要求信号の有無を調べるためのクロックパルスを与え
ることなくパスをして信号入力有無検出の周期の短縮化
を図ったバス調停方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】図３は本発明の原理説明
図である。バス３にはバスマスタ11,12 …1nのデータ出
力線が接続されている。またバスマスタ11,12 …1nのバ
ス使用要求信号の出力端子はバス使用要求優先判定部２
のバス使用要求端子21,22 …2nに各別に接続されてい
る。これについては従来同様である。
図である。バス３にはバスマスタ11,12 …1nのデータ出
力線が接続されている。またバスマスタ11,12 …1nのバ
ス使用要求信号の出力端子はバス使用要求優先判定部２
のバス使用要求端子21,22 …2nに各別に接続されてい
る。これについては従来同様である。
【０００７】而して未使用のバス使用要求端子2(n+1)…
2pはバス使用要求優先判定部２が“Ｈ”レベルと判定し
得る電位に固定されている。バス使用要求優先判定部
２，バスマスタ11,12 …1nを含むこのデータ処理装置の
中央処理装置、或いは電源回路は起動時等においてリセ
ット信号を発するが、このリセット信号はバスマスタ1
1,12 …1nのリセット端子に入力するようにしてあり、
その信号が入力されている間、全バスマスタ11,12 …1n
はバス使用要求信号の出力端子を“Ｌ”レベルとする。
2pはバス使用要求優先判定部２が“Ｈ”レベルと判定し
得る電位に固定されている。バス使用要求優先判定部
２，バスマスタ11,12 …1nを含むこのデータ処理装置の
中央処理装置、或いは電源回路は起動時等においてリセ
ット信号を発するが、このリセット信号はバスマスタ1
1,12 …1nのリセット端子に入力するようにしてあり、
その信号が入力されている間、全バスマスタ11,12 …1n
はバス使用要求信号の出力端子を“Ｌ”レベルとする。
【０００８】バス使用要求優先判定部２は初期状態検出
部20b を備えており、前記リセット信号はここへ入力さ
れるようにしている。図４はリセット時のバス使用要求
端子21,22 …2pのレベルを示している。初期状態検出部
20b はリセット信号（“Ｈ”レベル）が入力されると例
えばその立下りタイミングでバス使用要求端子21,22 …
2n,2(n+1) …2pのレベルを調べる。その結果、“Ｈ”レ
ベルにある端子2(n+1)…2pについてはクロックパルス生
成部20a から、バス使用要求信号有無を調べるためのク
ロックパルスを与えないようにする。
部20b を備えており、前記リセット信号はここへ入力さ
れるようにしている。図４はリセット時のバス使用要求
端子21,22 …2pのレベルを示している。初期状態検出部
20b はリセット信号（“Ｈ”レベル）が入力されると例
えばその立下りタイミングでバス使用要求端子21,22 …
2n,2(n+1) …2pのレベルを調べる。その結果、“Ｈ”レ
ベルにある端子2(n+1)…2pについてはクロックパルス生
成部20a から、バス使用要求信号有無を調べるためのク
ロックパルスを与えないようにする。
【０００９】図５はこの方式のタイミングチャートを示
す。クロックパルスは端子21,22 …2nにのみ与えられ、
端子2nの後は端子21へ与える。従ってその周期Ｔは端子
2(n+1)…2pに与えない分だけ短くなる。これに伴いバス
使用要求の検出タイミングＱも早くなる。
す。クロックパルスは端子21,22 …2nにのみ与えられ、
端子2nの後は端子21へ与える。従ってその周期Ｔは端子
2(n+1)…2pに与えない分だけ短くなる。これに伴いバス
使用要求の検出タイミングＱも早くなる。
【００１０】
【作用】このようにバス使用要求信号が入る可能性がな
い未使用端子へのクロックパルス付与を行わないので、
使用端子でのバス使用要求信号検出のサイクルが短縮さ
れ、その結果バス使用効率が高まり、また処理速度の高
速化が図れる。
い未使用端子へのクロックパルス付与を行わないので、
使用端子でのバス使用要求信号検出のサイクルが短縮さ
れ、その結果バス使用効率が高まり、また処理速度の高
速化が図れる。
【００１１】
【実施例】以下本発明を交換機における実施例を示す図
面に基づいて詳述する。図において31はデータバス、32
はアドレスバス、3aはリセット線、3bはコマンド線を示
し、これらにこの交換機全体の制御をするCPU 100 、図
示しないメモリ等が接続されまた多数のI/O ユニット
（101 のみ図示) が前述のバスマスタに想到するものと
して接続されている。
面に基づいて詳述する。図において31はデータバス、32
はアドレスバス、3aはリセット線、3bはコマンド線を示
し、これらにこの交換機全体の制御をするCPU 100 、図
示しないメモリ等が接続されまた多数のI/O ユニット
（101 のみ図示) が前述のバスマスタに想到するものと
して接続されている。
【００１２】またリセット線にはバス使用要求優先判定
部２が接続されている。各I/O ユニット101 等は回線に
接続されている。I/Oユニット101 は送受信要求発生部1
01bからバス使用要求信号を発するが、これがバス使用
要求優先判定部２のバス使用要求端子21に与えられるよ
うにしてある。
部２が接続されている。各I/O ユニット101 等は回線に
接続されている。I/Oユニット101 は送受信要求発生部1
01bからバス使用要求信号を発するが、これがバス使用
要求優先判定部２のバス使用要求端子21に与えられるよ
うにしてある。
【００１３】バス使用要求優先判定部２がI/O ユニット
101 にバス使用許可をする場合はバス使用許可端子210
から信号を発し、これをI/O ユニット101 のデータ送受
信要求発生部101b及び回線制御部101aで受けるようにし
ている。回線制御部101aはこのようにしてバス使用許可
を得るとアドレスバスドライバーレシーバ (DV−RV)101
c 及びデータバスドライバーレシーバ (DV−RV)101d へ
イネーブル信号を発し、所要のアドレス信号及びデータ
を送出し、或いは受信する。回線制御部101aにはコマン
ド線3bが接続されている。
101 にバス使用許可をする場合はバス使用許可端子210
から信号を発し、これをI/O ユニット101 のデータ送受
信要求発生部101b及び回線制御部101aで受けるようにし
ている。回線制御部101aはこのようにしてバス使用許可
を得るとアドレスバスドライバーレシーバ (DV−RV)101
c 及びデータバスドライバーレシーバ (DV−RV)101d へ
イネーブル信号を発し、所要のアドレス信号及びデータ
を送出し、或いは受信する。回線制御部101aにはコマン
ド線3bが接続されている。
【００１４】以上の構成は他のI/O ユニットにおいても
同様であり、夫々のバス使用要求信号がバス使用要求優
先判定部２のバス使用要求端子21,22 …2nに与えられる
ようにしてあり、逆にバス使用許可信号をバス使用要求
優先判定部２から受けるようになっている。そして未使
用のバス使用要求端子2(n+1)…2pは“Ｈ”レベルにプル
アップしている。図７はバス使用要求優先判定部２の要
部ブロック図である。
同様であり、夫々のバス使用要求信号がバス使用要求優
先判定部２のバス使用要求端子21,22 …2nに与えられる
ようにしてあり、逆にバス使用許可信号をバス使用要求
優先判定部２から受けるようになっている。そして未使
用のバス使用要求端子2(n+1)…2pは“Ｈ”レベルにプル
アップしている。図７はバス使用要求優先判定部２の要
部ブロック図である。
【００１５】リセット信号はクロック生成部20a のパル
ス生成部 20a0 及び初期状態検出部20b に入力されてい
る。図８はパルス生成部のブロック図である。システム
クロックを発生する発振回路４が出力するクロックをト
リガ入力とするＤ−フリップフロップ20a1のデータ端子
Ｄにリセット信号が入力されている。Ｄ−フリップフロ
ップ20a1のＱ出力は次段のＤ−フリップフロップ20a2の
データ端子Ｄに与えられ、Ｑバー出力はAND ゲート20a3
の一入力としている。
ス生成部 20a0 及び初期状態検出部20b に入力されてい
る。図８はパルス生成部のブロック図である。システム
クロックを発生する発振回路４が出力するクロックをト
リガ入力とするＤ−フリップフロップ20a1のデータ端子
Ｄにリセット信号が入力されている。Ｄ−フリップフロ
ップ20a1のＱ出力は次段のＤ−フリップフロップ20a2の
データ端子Ｄに与えられ、Ｑバー出力はAND ゲート20a3
の一入力としている。
【００１６】発振回路４が出力するクロックはＤ−フリ
ップフロップ20a2にもトリガ信号として与えられてお
り、そのＱ出力をAND ゲート20a3の他入力としている。
これにより図11のタイムチャートに示すように、AND ゲ
ート20a3は、“Ｈ”レベルのリセット信号 (イ) の消滅
後、発振回路４が出力するクロック（ロ）の１周期幅の
パルス（ハ）を１発出力する。このパルスはORゲート20
a4に入力される。
ップフロップ20a2にもトリガ信号として与えられてお
り、そのＱ出力をAND ゲート20a3の他入力としている。
これにより図11のタイムチャートに示すように、AND ゲ
ート20a3は、“Ｈ”レベルのリセット信号 (イ) の消滅
後、発振回路４が出力するクロック（ロ）の１周期幅の
パルス（ハ）を１発出力する。このパルスはORゲート20
a4に入力される。
【００１７】図９は初期状態検出部20b の構成を示し、
バス使用要求端子をそのラッチ入力とするラッチ回路20
b1によって構成されており、ラッチ指示信号にリセット
信号を用いている。リセット信号が消滅して“Ｌ”レベ
ルになるとそのときの各端子21,22,23…2pのレベルをラ
ッチする。ラッチデータLT1,LT2,LT3 …LTp は飛越し判
定部51,52,53…5pのラッチデータ入力端子へ入力され
る。
バス使用要求端子をそのラッチ入力とするラッチ回路20
b1によって構成されており、ラッチ指示信号にリセット
信号を用いている。リセット信号が消滅して“Ｌ”レベ
ルになるとそのときの各端子21,22,23…2pのレベルをラ
ッチする。ラッチデータLT1,LT2,LT3 …LTp は飛越し判
定部51,52,53…5pのラッチデータ入力端子へ入力され
る。
【００１８】いまこの実施例では図11の (ニ) 〜 (ト)
に示すように端子22のみが未使用で“Ｈ”レベルに固定
してあるとする。そうするとラッチデータLT1,LT2,LT3
…LTp は図11の (チ) 〜 (ル) のようにLT2 のみがリセ
ット信号の立下りで“Ｈ”レベルになる。クロック生成
部20a を構成する飛越し判定部51,52,53…5pはバス使用
要求端子数分設けられており、その構成は図10に示すよ
うに２つのAND ゲート501,502 とインバータ503 とから
成る。
に示すように端子22のみが未使用で“Ｈ”レベルに固定
してあるとする。そうするとラッチデータLT1,LT2,LT3
…LTp は図11の (チ) 〜 (ル) のようにLT2 のみがリセ
ット信号の立下りで“Ｈ”レベルになる。クロック生成
部20a を構成する飛越し判定部51,52,53…5pはバス使用
要求端子数分設けられており、その構成は図10に示すよ
うに２つのAND ゲート501,502 とインバータ503 とから
成る。
【００１９】ORゲート20a4又は前段の飛越し判定部から
出力されるパルスは両AND ゲート501,502 へ入力され
る。また初期状態検出部20b のラッチ回路20b1が出力す
るラッチデータLTはAND ゲート502 へは直接、またAND
ゲート501 へはインバータ503を介して与えられる。
出力されるパルスは両AND ゲート501,502 へ入力され
る。また初期状態検出部20b のラッチ回路20b1が出力す
るラッチデータLTはAND ゲート502 へは直接、またAND
ゲート501 へはインバータ503を介して与えられる。
【００２０】AND ゲート501 出力は各飛越し判定部51,5
2,53…5pに対応して設けられたＤ−フリップフロップの
データ端子Ｄへ与えられる。AND ゲート502 出力はORゲ
ート51a,52a,53a …を介して次段の飛越し判定部52,53
…のAND ゲート501,502 へ与えられる。最終段のAND ゲ
ート502 出力はORゲート5pa ,20a4 を介して初段の飛越
し判定部51のAND ゲート501,502 へ与えられる。
2,53…5pに対応して設けられたＤ−フリップフロップの
データ端子Ｄへ与えられる。AND ゲート502 出力はORゲ
ート51a,52a,53a …を介して次段の飛越し判定部52,53
…のAND ゲート501,502 へ与えられる。最終段のAND ゲ
ート502 出力はORゲート5pa ,20a4 を介して初段の飛越
し判定部51のAND ゲート501,502 へ与えられる。
【００２１】発振回路４が出力するクロックはＤ−フリ
ップフロップ61,62,63…6pへトリガ信号として与えられ
ている。そしてこのＤ−フリップフロップ61,62,63…6p
のＱ出力がORゲート51a,52a,53a …5pa へ与えられると
共に、端子21,22,23…2pへのバス使用要求信号の判定用
に用いるべく優先判定部20c へ与えられる。
ップフロップ61,62,63…6pへトリガ信号として与えられ
ている。そしてこのＤ−フリップフロップ61,62,63…6p
のＱ出力がORゲート51a,52a,53a …5pa へ与えられると
共に、端子21,22,23…2pへのバス使用要求信号の判定用
に用いるべく優先判定部20c へ与えられる。
【００２２】次に飛越し判定部51,52,53…51p 、Ｄ−フ
リップフロップ61,62,63…6pの動作について説明する。
飛越し判定部51,52,53…5pへの入力ラッチデータLT1,LT
2,LT3 …LTp はLT2 のみが“Ｈ”レベルであり、他は
“Ｌ”レベルである。従って飛越し判定部52のAND ゲー
ト501 は閉じたまま、またAND ゲート502 は開いたまま
であるが、他の飛越し判定部51,53 …5pのAND ゲート50
1 は開いたまま、またAND ゲート502 は閉じたままであ
る。
リップフロップ61,62,63…6pの動作について説明する。
飛越し判定部51,52,53…5pへの入力ラッチデータLT1,LT
2,LT3 …LTp はLT2 のみが“Ｈ”レベルであり、他は
“Ｌ”レベルである。従って飛越し判定部52のAND ゲー
ト501 は閉じたまま、またAND ゲート502 は開いたまま
であるが、他の飛越し判定部51,53 …5pのAND ゲート50
1 は開いたまま、またAND ゲート502 は閉じたままであ
る。
【００２３】従ってパルス発生部20a0が出力したパルス
は飛越し判定部51のAND ゲート501からＤ−フリップフ
ロップ61へ入力され、次のクロックにトリガされてその
Ｑ出力から端子21へのバス使用要求信号判定のためのパ
ルスが出力される (図11 (ヲ))。このＱ出力パルスはOR
ゲート51a から飛越し判定部52へ与えられ、そのANDゲ
ート502 からORゲート52a を経て飛越し判定部53へ与え
られる。
は飛越し判定部51のAND ゲート501からＤ−フリップフ
ロップ61へ入力され、次のクロックにトリガされてその
Ｑ出力から端子21へのバス使用要求信号判定のためのパ
ルスが出力される (図11 (ヲ))。このＱ出力パルスはOR
ゲート51a から飛越し判定部52へ与えられ、そのANDゲ
ート502 からORゲート52a を経て飛越し判定部53へ与え
られる。
【００２４】つまりＤ−フリップフロップ62へはパルス
は与えられず、そのＱ出力は図11 (ワ) に示すように
“Ｌ”レベルのままである飛越し判定部53に入力された
パルスは飛越し判定部51におけると同様AND ゲート501
を経てＤ−フリップフロップ63に与えられ、そのＱ出力
から端子23へのバス使用要求信号判定のためのパルスが
与えられることになる。
は与えられず、そのＱ出力は図11 (ワ) に示すように
“Ｌ”レベルのままである飛越し判定部53に入力された
パルスは飛越し判定部51におけると同様AND ゲート501
を経てＤ−フリップフロップ63に与えられ、そのＱ出力
から端子23へのバス使用要求信号判定のためのパルスが
与えられることになる。
【００２５】同様にしてＤ−フリップフロップ6pから出
力されたパルスは端子2pでのバス使用要求判定に用いら
れると共に、ORゲート5pa,20a4を介して初段の飛越し判
定部51へ入力されるので要するに端子22へのバス使用要
求信号入力判定のためのパルス発生を飛ばしてｐ−１発
のクロックパルスが順次反復的に発せられることにな
る。
力されたパルスは端子2pでのバス使用要求判定に用いら
れると共に、ORゲート5pa,20a4を介して初段の飛越し判
定部51へ入力されるので要するに端子22へのバス使用要
求信号入力判定のためのパルス発生を飛ばしてｐ−１発
のクロックパルスが順次反復的に発せられることにな
る。
【００２６】
【発明の効果】本発明は以上のように構成されたもので
あるので、無用のパルス発生時間が省略でき、その分バ
ス使用要求の判定が高速化され、これに伴い処理の高速
化が実現できる。
あるので、無用のパルス発生時間が省略でき、その分バ
ス使用要求の判定が高速化され、これに伴い処理の高速
化が実現できる。
【図１】従来方式のブロック図である。
【図２】従来方式のタイムチャートである。
【図３】本発明の原理説明図である。
【図４】リセット時の信号レベル図である。
【図５】本発明方式のタイムチャートである。
【図６】本発明方式の実施例のブロック図である。
【図７】バス使用要求優先判定部要部のブロック図であ
る。
る。
【図８】パルス生成部のブロック図である。
【図９】初期状態検出部のブロック図である。
【図１０】飛越し判定部のブロック図である。
【図１１】実施例のタイムチャートである。
11,12 …1n バスマスタ ２ バス使用要求優先判定部 20a クロックパルス生成部 21,22 …2p バス使用要求端子 ３ バス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00,13/36 G06F 13/362,13/366 H04L 11/00
Claims (1)
- 【請求項１】 バス（３）に接続された複数のバスマス
タ（11,12 …1n）が出力するバス使用要求信号をバス使
用要求優先判定部（２）の複数のバス使用要求端子（2
1,22 …2n,2(n+1) …2p）へ入力させ、バス使用要求信
号の入力の有無を順次的且つ反復的に調べてバス使用要
求の調停をする方式において、バス使用要求優先判定部
（２）のバス使用要求端子（21, 22…2n,2(n+1) …2p）
のうち、バス使用要求信号入力のためにバスマスタ（1
1,12 …1n）と接続されていないもの（2(n+1)…2p）
を、バスマスタ（11,12 …1n）リセット時におけるバス
マスタ（11,12 …1n）と接続されているバス使用要求端
子（21,22 …2n) のレベルと異なるレベルに固定してお
き、バスマスタ（11,12 …1n）リセット時にはバス使用
要求端子（21,22 …2n,2(n+1) …2p）のレベルを調べ、
前記固定化したレベルにある端子（2(n+1)…2p）につい
ては爾後バス使用要求信号の入力の有無を調べないこと
を特徴とするバスマスタ調停方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12350391A JP3182548B2 (ja) | 1991-05-28 | 1991-05-28 | バスマスタ調停方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12350391A JP3182548B2 (ja) | 1991-05-28 | 1991-05-28 | バスマスタ調停方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349560A JPH04349560A (ja) | 1992-12-04 |
| JP3182548B2 true JP3182548B2 (ja) | 2001-07-03 |
Family
ID=14862237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12350391A Expired - Fee Related JP3182548B2 (ja) | 1991-05-28 | 1991-05-28 | バスマスタ調停方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182548B2 (ja) |
-
1991
- 1991-05-28 JP JP12350391A patent/JP3182548B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04349560A (ja) | 1992-12-04 |
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