JPH0430052B2

JPH0430052B2 -

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Publication number: JPH0430052B2
Application number: JP57201661A
Authority: JP
Priority date: 1982-11-17
Filing date: 1982-11-17
Publication date: 1992-05-20
Also published as: JPS5991559A

Description

【発明の詳細な説明】産業上の利用分野この発明は、テレテキスト、ビデオテツクス、
パーソナルコンピユータなどに使用されるビデオ
RAMのアクセス方法に関する。

背景技術とその問題点いわゆるビデオRAMは、表示系と、CPUとの
両者によりデータのアクセスが行われるが、表示
系のクロツクと、CPUのクロツクとが非同期の
場合、CPUが表示タイミングに関係なくビデオ
RAMをアクセスすると、表示に関するアドレス
が強制的にCPUのアクセスするアドレスに変化
し、その期間、本来の表示データをアクセスでき
なくなるので、表示画面にノイズを生じてしま
う。このため、一般には、CPUのアクセスは垂
直及び水平ブランキング期間に行うようにしてい
る。

しかし、このようにすると、CPUがビデオ
RAMをアクセスする場合、常に表示系のタイミ
ングを意識しなければならず、しかも、一部の期
間しかビデオRAMをアクセスできないので、ア
クセスに必要とする時間が長くなり、また、その
処理も複雑になつてしまう。

そこで、表示のためのアクセス期間に時分割で
CPUのアクセス期間を割り当てると共に、この
CPUのアクセス期間になるまで、CPUにウエイ
トをかけ、表示タイミングに関係なくCPUがア
クセスできるようにした方法が考えられている。

しかし、この方法では、表示系のクロツクと
CPUのクロツクとが非同期のとき、CPUがウエ
イト信号を受け付けるタイミングが毎回異なつて
しまい、このため、ビデオRAMの最小アクセス
タイムよりも多くの時間をCPUに割り合てる必
要を生じてしまい、アクセスタイムを有効に用い
ることができない。

発明の目的この発明は、上述の欠点を一掃し、CPUが表
示タイミングを意識する必要がないと共に、ビデ
オRAMの最小アクセスタイムでCPUのアクセス
ができるようにしようとするものである。

発明の概要このため、この発明においては、例えば、第１
図および第５図に示すように、第１のビデオデー
タが記憶されるビデオRAM２と、表示用クロツ
クDSCKを含む所定のタイミング信号Ph，Pvに
基づいて読出アドレス信号を形成するアドレス形
成回路１２，１３と、表示用クロツクDSCKの複
数サイクル期間を分割した複数の期間τ₁〜τ₄のう
ちの所定の期間τ₄にのみ上記読出アドレス信号に
基づいてビデオRAM２から上記第１のビデオデ
ータを出力させる読出回路１４，２６と、第２の
ビデオデータとこの第２のビデオデータの書込ア
ドレス信号を形成して出力するCPU１と、この
CPU１から出力される上記第２のビデオデータ
を選択的にビデオRAM２に供給するバスドライ
バ２１と、上記CPU１から出力される書き込み
要求を示す信号に基づいて、CPU１に対
してウエイト信号32を供給し（時点t₁₁参照）、
CPU１が書き込み要求を示す信号を出力
してから所定の期間τ₄を除く最初の期間（第５図
中、時点t₁₁以降の期間τ₃）にCPU１から出力さ
れる上記書込アドレス信号および上記第２のビデ
オデータがビデオRAM２に供給されるようにバ
スドライバ２１及び選択回路１６を制御し、
CPU１から出力される上記第２のビデオデータ
のビデオRAM２への書込みが終了した後にウエ
イト信号32の供給を停止するようになされた制
御回路とを備えたものである。

しがたつて、CPU１が書き込み要求信号を示
す信号を出力した後に、表示用クロツク
DSCKの複数のサイクル期間を分割した複数の期
間τ₁〜τ₄のうち、ビデオRAM２から出力される
表示用の第１のビデオデータの読み出し期間τ₄を
除く最初の期間｛τ₁〜τ₃の期間のうち、いずれか
１つの期間で、第５図中では、時点t₁₁以降の期
間τ₃｝に、CPU１から出力される第２のビデオ
データをビデオRAM２に書き込むようにしたの
で、CPU１のウエイト期間を短くでき、かつ、
ビデオRAM２の最小のアクセスタイムでビデオ
RAM２にCPU１から出力される第２のビデオデ
ータを書き込むことができる。

実施例以下この発明の一例について説明しよう。な
お、以下の例においては、受像管における表示
は、第２図に示すように、256ドツト（横）×204
ライン（縦）であり、ビデオRAMの１つのアド
レスの１バイト（ビツトb₇〜b₀）が１つのライン
に横８ドツトとして表示されるものとする。従つ
て、ビデオRAMは、横方向が32バイト（番地）、
縦方向が204バイト（番地）のサイズとなる。

第１図において、１は８ビツト並列処理の
CPU、例えばＺ−80A（または相当品）を示し、
このCPU１は、例えば第３図及び第４図に示す
ようなタイミングを有する。すなわち、第３図
Ａ，ＢはCPU１のメモリリードサイクル及びメ
モリライトサイクルを示し、第３図Ａ，Ｂはその
メモリリードサイクル及びメモリライトサイクル
中にウエイト信号によりウエイトがかかつた場合
を示す。そして、これらの図において、 φ ：クロツク：メモリリクエスト信号：リード信号：ライト信号：ウエイト信号である。なお、クロツクφの周波数は例えば4M
Hzであり、その波形を第５図Ｇに示す。

また、第１図において、２はビデオRAMを示
し、これは上述のように32×204バイト（番地）
のアドレスを有する。なお、このビデオRAM２
のアクセスタイムは、例えば300n秒である。

さらに、３は８ビツトの並列入力直列出力のシ
フトレジスタ、４は受像管を示し、レジスタ３に
よりビデオRAM２からの並列データが直列デー
タに変換されて受像管４に供給される。

また、５は表示系のタイミング信号の形成回路
を示し、この回路５において、第５図Ａに示すよ
うな表示用クロツクDSCK、水平表示パルスPh、
垂直表示パルスPvなどが形成される。この場合、
クロツクDSCKの１サイクルが受像管４に表示さ
れるドツトの１つの表示期間に対応し、従つて、
クロツクDSCKの８サイクルがビデオRAM２の
１バイトの表示期間に対応する。なお、このクロ
ツクDSCKの周波数は例えば5.73MHzである。ま
た、第５図Ａ，Ｇでは、クロツクφとDSCKとが
作図の都合上同期しているように示されている
が、これらは非同期でよい。

さらに、水平表示パルスPhは、水平方向（横
方向）における表示期間に“１”になる信号であ
り、垂直表示パルスPvは垂直方向（縦方向）に
おける表示期間に“１”になる信号で、それぞれ
受像管４の表示領域の横幅及び縦幅に対応する。

さらに、１１は８進カウンタを示し、このカウ
ンタ１１には水平表示パルスPhがクリア入力
として供給されると共に、表示用クロツクDSCK
がカウント入力CKとして供給され、従つて、そ
のカウント出力Q_A〜Q_C及びキヤリ出力CRは第５
図Ｂ〜Ｅに示すように変化する。そして、この信
号Q_A〜Q_Cが表示用リード信号形成回路１４に供
給される。

この形成回路１４は、第５図に示すように、１
バイトの表示期間（クロツクDSCK8サイクル期
間）を順に期間τ₁〜τ₄に４等分するとき、第５図
Ｆに示すように、期間τ₄にやや遅れて（遅れなく
てもよい）“０”になる表示用リード信号
を形成するものである。

ここで、期間τ₄はビデオRAM２に対して表示
系がデータを読み出すための期間であり、期間τ₁
〜τ₃はCPU１がビデオRAM２をアクセスするた
めの期間であり、そのアクセスは期間τ₁〜τ₃のう
ちの任意の１つの期間に行われる。

そして、信号がオア回路３１を通じてビ
デオRAM２にチツプセレクト信号として供給
される。従つて、少なくとも期間τ₄にはビデオ
RAM２はチツプセレクトされることになる。

さらに、１２は31進カウンタを示し、これには
水平表示パルスPhがクリア入力として供給さ
れると共に、カウンタ１１のキヤリ出力CRがカ
ウント入力CKとして供給されてビデオRAM２
の表示用の横方向のアドレス（下位アドレスA₀
〜A₄）が形成される。また、１３は204進カウン
タを示し、これには垂直表示パルスPvがクリア
入力として供給されると共に、パルスPhがカ
ウント入力CKとして供給されてビデオRAM２
の表示用の縦方向のアドレス（上位アドレスA₅
〜A₁₂）が形成される。そして、これらカウンタ
１２の出力Q_A〜Q_E及びカウンタ１３の出力Q_A〜
Q_Gが、アドレスセレクタ１６の入力Ａに供給さ
れると共に、CPU１からアドレス信号A₀〜A₁₂が
セレクタ１６の入力Ｂに供給され、セレクタ１６
の出力ＹがビデオRAM２にアドレスA₀〜A₁₂と
して供給される。

また、２１はバスドライバ、２２は２ステート
のラツチを示し、CPU１がビデオRAM２をアク
セスする場合、CPU１からのデータD₀〜D₇はバ
スドライバ２１を通じてビデオRAM２に供給さ
れ、ビデオRAM２からのデータD₀〜D₇はラツチ
２２を通じてCPU１に供給される。また、２３
はアドレスデコーダを示し、これにはCPU１の
アドレス信号A₁₃〜A₁₅が供給されると共に、
CPU１からメモリリクエスト信号が供給
されてビデオRAM２をチツプセレクトする信号
CSVが形成される。

さらに、２４，２５はフラグ形成回路を示す。
この形成回路２４，２５は、若干のロジツク回路
及びRSフリツプフロツプ回路などにより構成さ
れてCPUアクセスフラグCPFL及びCPUウエイ
トフラグWTFLを形成するためのものである。
すなわち、フラグCPFLは、CPU１によるアクセ
ス期間を示すフラグで、第５図Ｈ，Ｌに示すよう
に、CSV＝“１”である期間のうちの最初の期間
τi（ｉ＝１〜３）だけ“１”になる信号であり、
フラグWTFLは、CPU１に対するウエイトを解
除するためのフラグで、第５図Ｏに示すようにフ
ラグCPFLの立ち下がりにより“０”になり、
CSV＝“０”の期間のうちの最初の期間τiの開始
時点に“１”になる信号である。このため、形成
回路２４，２５には、カウンタ１１の出力Q_A〜
Q_CとクロツクDSCKと、信号CSVとが供給され
ると共に、形成回路２５にはさらにフラグCPFL
が供給される。

そして、フラグCPFLがアドレスセレクタ１６
にセレクト入力Ｓとして供給され、Ｓ（＝CPFL）
＝“０”のときＹ＝Ａ、Ｓ＝“１”のときＹ＝Ｂの
セレクトが行われる。また、フラグWTFLと、
信号CSVとがナンド回路３２に供給され、その
ナンド出力₃₂がCPU１にウエイト信号と
して供給される。従つて、CPU１によりビデオ
RAM２がアドレスされていないとき、及びフラ
グWTFLが“０”のときにはCPU１にウエイト
はかからない。

さらに、２６はライト信号形成回路、２７はリ
ード信号形成回路を示し、これらは、CPU１が
ビデオRAM２をアクセスする場合、その可能期
間にメモリ仕様に対応したライト信号及
びリード信号を形成するためのものであ
る。このため、CPU１からのリード信号及び
ライト信号がインバータ３３，３４を通じて
ナンド回路３５，３６にそれぞれ供給されると共
に、信号CSVがナンド回路３５，３６にそれぞ
れ供給され、そのナンド出力₃₅，₃₆が形成回
路２７，２６にそれぞれ供給される。さらに、形
成回路２６，２７にはフラグCPFL及びクロツク
DSCKも供給される。

そして、形成回路２６からのライト信号
CPWRが、ビデオRAM２にリード・ライト信号
Ｒ／として供給されると共に、バスドライバ２
１にアウトプツトイネーブル信号として供給
される。また、リード信号形成回路２７からのリ
ード信号が、オア回路３１を通じてビデオ
RAM２にチツプセレクト信号として供給され
ると共に、ラツチ２２にクロツクとして供給
され、信号の立ち上がりによりラツチ２２
のラツチが行われる。さらに、ナンド回路３５の
出力₃₅がラツチ２２にアウトプツトイネーブル
信号として供給される。

また、CPU１には、プログラムの書き込まれ
ているROM、ワークエリア用のRAM及び周辺
回路などが接続されるが、これらについては図示
及び説明を省略する。

このような構成によれば、第５図Ｆに示すよう
に、期間τ₄には、信号は“１”から“０”
になると共に、この信号がオア回路３１を
通じてビデオRAM２にチツプセレクト信号と
して供給される。また、第５図Ｌに示すように、
期間τ₄には信号CPFLは“０”なので、アドレス
セレクタ１６はＹ＝Ａであり、カウンタ１２，１
３により形成された表示用のアドレス信号がアド
レスセレクタ１６を通じてビデオRAM２に供給
される。さらに、第５図Ｎに示すように、期間τ₄
には、ライト信号は“１”なので、ビデ
オRAM２はリードモードである。

従つて、期間τ₄には、ビデオRAM２のアドレ
スのうち、表示系のカウンタ１２，１３からのア
ドレス信号で指定されるアドレスからデータが取
り出される。

そして、この取り出されたデータは、シフトレ
ジスタ３に並列にロードされると共に、レジスタ
３から直列に読み出されて受像管４に供給され
る。従つて、受像管４には、ビデオRAM２のデ
ータがドツトにより表示される。

一方、任意の時点、例えば期間τ₁内の時点t₁に
ビデオRAM２に対するCPU１の読み出し要求を
生じたとする（この要求は、第３図及び第４図に
も示すようにクロツクφに同期して＝
“０”、＝“０”となることにより知らされ
る）。

すると、第５図Ｈに示すように、時点t₁にビデ
オRAM２のチツプセレクト信号CSVが“０”か
ら“１”になると共に、このとき、ウエイトフラ
グWTFLは“１”なので、第５図Ｉに示すよう
に、ナンド出力₃₂は時点t₁に“１”から“０”
になり、これによりCPU１にはウエイトがかか
る。そして、この場合、時点t₁には、第５図Ｊに
示すようにリード信号が“１”から“０”に
なつていると共に、CPUアドレス信号A₀〜A₁₅も
出力されているが、CPU１がウエイト状態に入
ることにより、これら信号，A₀〜A₁₅の状態
はウエイトが解除されるまで保持される。

そして、時点t₁後の最初のCPUアクセス期間
τi、すなわち、第５図では期間τ₂になると、第５
図Ｊに示すようにCPUアクセスフラグCPFLが
“０”から“１”なるので、アクセスセレクタ１
６はＹ＝Ｂとなり、第５図Ｐに示すようにCPU
１のアドレス信号A₀〜A₁₂がセレクタ１６を通じ
てビデオRAM２に供給される。また、時点t₁に
CSV＝“１”、＝“０”となることにより、時
点t₁からナンド出力₃₅が“１”から“０”にな
ると共に、期間τ₂にはCPFL＝“１”なので、こ
れら信号により形成されるリード信号が第
５図Ｍに示すように期間τ₂にやや遅れて（この遅
れはRAM２に対応して与えられたもの）“１”
から“０”になり、この信号がオア回路３
１を通じてビデオRAM２にチツプセレクト信号
CSとして供給される。さらに、期間τ₂には第５
図Ｎに示すように、ライト信号は“１”
なので、ビデオRAM２はリードモードである。

従つて、第５図Ｑに示すように、期間τ₂からや
や遅れた期間に、ビデオRAM２のアドレスのう
ち、CPU１により指定されたアドレスからデー
タが読み出される。

そして、期間τ₂の終了時点t₂になると、信号
CPFLは“１”から“０”になるが、この立ち下
がりによりビデオRAM２から読み出されている
データがラツチ２２にラツチされる。

さらに、時点t₂にCPFL＝“０”になると、これ
により第５図Ｏに示すようにウエイトフラグ
WTFLが“１”から“０”にセツトされ、従つ
て、時点t₂から₃₂＝“１”になり、CPU１のウエ
イトは解除される。

そして、このウエイトが解除された時点t₂で
は、＝“０”であると共に、この信号がラ
ツチ２２にアウトプツトイネーブル信号とし
て供給されているので、ラツチ２２から先きほど
のデータが取り出されると共に、CPU１に取り
込まれる。

そして、時点t₃になると、信号が“０”
から“１”になるので、信号CSVは“１”から
“０”になる。なお、信号も時点t₃に“０”か
ら“１”になる。

さらに、時点t₃後の最初の期間τi、第５図では
次に期間τ₁の開始時点になると、信号WTFLは
“０”から“１”にリセツトされる。

以上が、CPU１がビデオRAM２のデータを読
み取るときの動作である。

また、任意の時点、例えば期間τ₂内の時点t₁₁
にビデオRAM２に対するCPU１の書き込み要求
を生じたとする。

すると、時点t₁₁に信号が“１”から
“０”になり、時点t₁の場合と同様にして期間τ₃
にCDFL＝“１”になり、ビデオRAM２のアドレ
スがCPU１により指定される。そして、この場
合、時点t₁₁からCPU１のデータD₀〜D₇が出力さ
れていると共に、第５図Ｋに示すように、期間τ₃
にはライト信号WRは“１”から“０”になつて
いるので、第５図Ｎに示すように、期間τ₃にやや
遅れてライト信号が“１”から“０”に
なる。従つて、このとき、CPU１からのデータ
D₀〜D₇がバスドライバ２１を通じてビデオRAM
２のアドレスのうち、CPU１により指定された
アドレスに書き込まれる。

そして、期間τ₃が過ぎると、上述の読み出し時
と同様の過程をへてCPU１のビデオRAM２への
書き込み動作を終わる。

なお、期間τ₄にCPU１がビデオRAM２のアク
セスを要求する場合もあるが、この場合には、期
間τ₄なので、フラグCPFLは“０”のままであ
り、従つて、フラグWTFLも“１”のままであ
るからそのCPU１のアクセス要求時、直ちに₃₂
＝“０”となつてCPU１はウエイト状態に入つて
しまう。従つて、期間τ₄には表示系の動作が上述
のように正常に行われ、次の期間τ₁になつたと
き、CPU１のアクセスが上述のように行われる。

こうして、この発明によれば、CPU１がビデ
オRAM２のデータを読み取る場合には、CPU１
にウエイトをかけると共に、ビデオRAM２から
のデータを一度ラツチ２２に取り込んでおいて
CPU１のウエイト解除後にラツチ２２に取り込
んでおいたデータをCPU１に読み込み、一方、
CPU１がビデオRAM２にデータを書き込む場合
には、CPU１にウエイトをかけると共に、ビデ
オRAM２への書き込みが可能な期間だけバスド
ライバ２１を通じてビデオRAM２にCPU１から
のデータを書き込み、その後ウエイトを解除する
ようにしているので、CPU１のウエイトの検出
タイミングに関係なく、ビデオRAM２の最小ア
クセスタイムでデータのアクセスができる。

なお、上述において、CPU１は6800系のもの
でもよい。また、テレテキストなどにおいて
DMAによりRAMにデータが書き込まれる場合
にも、この発明を適用できる。

発明の効果 CPUが表示タイミングを意識する必要がない
と共に、ビデオRAMの最小アクセスタイムでそ
のビデオRAMにCPUから出力されるデータを書
き込むことができる。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第
５図はその説明のための図である。１はCPU、２はビデオRAM、５は表示用タイ
ミング信号形成回路である。

Claims

【特許請求の範囲】１第１のビデオデータが記憶されるビデオ
RAMと、表示用クロツクを含む所定のタイミング信号に
基づいて読出アドレス信号を形成するアドレス形
成回路と、上記表示用クロツクの複数のサイクル期間を分
割した複数の期間のうちの所定の期間にのみ上記
読出アドレス信号に基づいて上記ビデオRAMか
ら上記第１のビデオデータを出力させる読出回路
と、第２のビデオデータとこの第２のビデオデータ
の書込アドレス信号を形成して出力するCPUと、このCPUから出力される上記第２のビデオデ
ータを選択的に上記ビデオRAMに供給するバス
ドライバと、上記CPUから出力される書き込み要求を示す
信号に基づいて、上記CPUに対してウエイト信
号を供給し、上記CPUが上記書き込み要求を示
す信号を出力してから上記所定の期間を除く最初
の期間に上記CPUから出力される上記書込アド
レス信号および上記第２のビデオデータが上記ビ
デオRAMに供給されるように上記バスドライバ
及び上記選択回路を制御し、上記CPUから出力
される上記第２のビデオデータの上記ビデオ
RAMへの書き込みが終了した後に上記ウエイト
信号の供給を停止するようになされた制御回路と
を備えたことを特徴とするメモリの書き込み回
路。