JPS5991559A - メモリの書き込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、テレテキスト、ビデオテックス。

パーソナルコンピュータなどに使用されるビデオＲＡＭ
のアクセス方法に関する。

背景技術とその問題点 いわゆるビデオＲＡＭは、表示系と、ＣＰＵとの両者に
よりデータのアクセスが行われるが、表示系のクロック
と、ｃＰＵのクロックとが非同期の場合、ＣＰＵか表示
タイミングに関係なくビデオＲＡＭをアクセスすると、
表示に関するアドレスが強制的にＣＰＵのアクセスする
アドレスに変化し、その期間、本来の表示データをアク
セスできなくなるので、表示画面にノイズを生じてしま
う。このため、一般には、ＣＰＵのアクセスは垂直及び
水平ブランキング期間に行うようにしている。

しかし、このようにすると、ＣＰＵがビデオＲＡＭをア
クセスする場合、當に表示系のタイミングを意識しなけ
ればならす、しかも、一部の期間しかビデオＲＡＭをア
クセスできないので、アクセスに必要とする時間が長く
なり、また、その処理も複雑になってしまう。

そこで、表示のためのアクセス期間に時分割でＣＰＵの
アクセス期間を割り合でると共に、このＣＰＵのアクセ
ス期間になるまで、ＣＰＵにウェイトをかり、表示タイ
ミングに関係なくＣＰＵがアクセスできるようにした方
法か考えられている。

しかし、この方法では、表示系のクロックとＣＰ［Ｊの
クロックとが非同期のとき、ＣＰＵがウェイト信号を受
は付けるタイミングが毎回異なってしまい、このため、
ビデオＲＡ　Ｍの最小アクセスタイムよりも多くの時間
をＣＰＵに割り合でる必要を生じてしまい、アクセスタ
イムを有効に用いることができない。

発明の目的 この発明は、上述の欠点を一掃し、ＣＰＵが表示タイミ
ングを意識する必要かないと共に、ビデオＲＡＭの最小
アクセスタイムでＣＰＵのアクセスができるようにしよ
うとするものである。

発明の概要 このため、この発明においては、ＣＰＵのデータ端子と
、ＤＭＡの行われるＲＡＭのデータ端子との間のデータ
バスラインにハスドライバを設け、上記ｃｐｕが上記Ｒ
ＡＭにデータを署き込む場合、」−記ＣＰ　ＬＪの書き
込み要求に基づいて上記ＣＰＵにウェイトをかけると共
に、上記ハスドライバをアウトプットイネーブルとして
上記ＣＰＵの出力データを上記ハスドライバを通して上
記ＲＡＭに書き込み、この書き込め終了後、上記ウェイ
トを解除するようにしたメモリの書き込み回路である。

従って、ＣＰＵが表示タイミングを意識する必要がない
と共に、ビデオＲＡＭの最小アクセスタイムでＣＰＵの
アクセスができる。

実施例 以下この発明の一例について説明しよう。なお、以下の
例においては、受像管における表示は、第２図にネオよ
うに、　２５６トソト　（横）　Ｘ　　２（１４ライン
（縦）であり、ビデオＲＡＭの１つのアドレスの１ハイ
ド　（ビットｂ７〜ｂｏ）が１つラインに横８ドソ１と
して表示されるものとする。従って、ビデオＲＡＭは、
横方向が３２バイト　（番地）、縦方向が２０４ハイド
（番地）のサイズとなる。

第１図において、（１）は８ビット並列処理のｃｐｕ。

例えばＺ−８０Ａ（または相当品）を示し、ごのＣＰ　
Ｕ　（１１は、例えは第２図及び第３図に示Ｊようなタ
イミングを有する。すなわち、第２図Ａ、　　ＢはＣＰ
　Ｕ　（１１のメモリリードサイクル及びメモリライト
サイクルを月＜シ、第３図Ａ、Ｂはそのメモリリートサ
イクル及びメモリライトサイクル中にウェイト信号によ
りウェイトがかかった場合を示す。

そして、これらの図において、 φ　　；クロック ｉ：メモリリフニス目音号 誦　：リード信号 而　ニライト信号 刊ＡＩＴ：ウエイＩ・信号 である。なお、クロックφの周波数は例えば４　ＭＨｚ
であり、その波形を第５図Ｇに示す。

また、第１図において、（２）はビデオＲＡＭを示し、
これは上述のように３２Ｘ　　２０４ハイド　（番地）
のアドレスを有する。なお、このビデオＲＡ　Ｍ　（２
１のアクセスタイムは、例えば３０００秒である。

さらに、（３）は８ビツトの並列人力直列出力のシフト
レジスタ、（４）は受像管を示し、レジスタ（３）によ
りビデオＲＡ　Ｍ　（２１からの並列データが直列デー
タに変換されて受像管（４）に供給される。

また、（５）は表示系のタイミング信号の形成回路を示
し、この回路（５）において、第５図へに示すような表
示用クロックＤＳＣＫ　、水平表ボバルスＰｈ、垂直表
示パルスＰｖなどが形成される。この場合、クロックＤ
ＳＣＫの１サイクルか受像管（４）に表示されるドツト
の１つの表示期間に対応し、従って、クロックＤＳＣに
の８サイクルがビデオＲＡ　Ｍ　＋２１の１ハイドの表
示期間に対応する。なお、このクロックロＳＣＫの周波
数は例えば５．７３ＭＨｚである。また、第５図Ａ、Ｇ
では、クロックφとＤＳＣＫとが作図の都合上同期して
いるように示されているが、これらは非同期でよい。

さらに、水平表示パルスｐｈは、水平方向（横方向）に
おける表示期間に“１パになる信号であり、垂直表示パ
ルスＰｖは垂直方向（縦方向）における表示期間に“ｌ
”になる信号で、それぞれ受像管（４）の表示領域の横
幅及び縦幅に対応する。

さらに、（１１）は８進カウンタを示し、このカウンタ
（１１）には水平表示パルスｐｈがクリア人力ＣＬとし
て供給されると共に、表示用クロックＤＳＣＫがカラン
ｌ−人力ＣＫとして供給され、従って、そのカウント出
力ＱＡ〜Ｑｃ及びキャリ出力ＣＲは第５図Ｂ−Ｅにボず
ように変化する。そして、この信号Ｑ八〜ＱＣが表ンド
用リート信号形成回路（１４）に供給される。

この形成回路（１４）は、第５図に不ずように、１バイ
トの表示期間（クロックＤＳ（Ｊの８ザイクル期間）を
順に期間τユ〜τ４に４等分するとき、第５図Ｆに示す
ように、期間τ→にやや遅れて（遅れなくてもよい）０
°゛になる表示用リード信号ＤＳＲＤを形成するもので
ある。

ごごで、期間τ４はビデオＲＡ　Ｍ　（２＋に対して表
示系かデータを読み出すための期間であり、期間τ１〜
τ３はＣＰＵ（１１がビデオＲＡ　Ｍ　＜２１をアクセ
スするだめの期間であり、そのアクセスは期間τ１〜τ
３のうちの任意の１つの期間に行われる。

そして、信号ＤＳＩＩＩＤがオア回路（３１）を通じて
ビデオＲＡ　Ｍ　＋２１にチップセレクト信号Ｃ８とし
て供給される。従って、少な（とも期間ｒ４にはビデオ
ＲＡＭ（２）はチップセレクトされることになる。

さらに、（１２）ば３１進カウンタを示し、これには水
平表示パルスｐｈがクリア人力πとして供給されると共
に、カウンタ（１１）のキャリ出力ＣＲがカウント入力
ＣＫとして供給されてビデオＲＡ　Ｍ　（２１の表示用
の横方向のアドレス（上位アドレスＡｏ〜Ａ４）が形成
される。また、（１３）は２０４進カウンクを示し、こ
れには垂直表示パルスＰｖがクリア人力ＣＬとして供給
されると共に、パルスＰｌ＋がカウント人力ＣＫとして
供給されてビデオＲＡ　Ｍ　ｆ２＋の表示用の縦方向の
アドレス（上位アドレスＡ５〜Ａ１２）が形成される。

そして、これらカウンタ（１２）の出力ＱＡ〜ＱＥ及び
カウンタ（１３）の出力Ｑ＾〜ＱＧが、アドレスセし・
フタ（１６）の入力Ａに供給されると共に、ＣＰ　Ｕ　
ｔｌ）からアドレス信号ＡＯ”Ａ１２がセレクタ（１６
）の入力Ｂに供給され、セレクタ（１６）の出力Ｙがビ
テ゛オＲＡ　Ｍ　（２＋にアドレスＡ　ｏ　−Ａ　１２
としてイ共給される。

また、（２１）はハスドライバ、（２２）は３ステート
のラッチを示し、ＣＰ　Ｕ　（１１がビデオＲＡ　Ｍ　
（２１をアクセスする場合、ＣＰ　Ｕ　（１＋からのデ
ータＤ。

〜Ｄ７はバスドライバ（２１）を通してビデオＲＡＭ（
２）にイ共給され、ビデオＲＡ　Ｍ　＋２１からのデー
タＤＯ〜Ｄ７はラッチ（２２）を通してＣＰ　［１（１
１に供給される。また、（２３）はアドレスデコーダを
示し、これにはＣＰ　Ｕ　（１１のアドレス信号Ａ１３
〜ＡＩＳが供給されると共に、ＣＰ　Ｕ　（１１からメ
モリリクエスト（占号ｉ力く（共給されてビデオＲＡ　
Ｍ　ｔ２＋をチ・ノブセレクトする信号Ｃ８■が形成さ
れる。

さらに、（２４）　、　　（２５）はフラグ形成回路を
示す。この形成回路（２４）　、　　（２５）は、若干
のロジック回路及びＲＳフリップフロップ回路などによ
り構成されてＣＰＵアクセスフラグＣＰＦＬ及びＣＰＵ
ウェイトフラグＷ１’ＦＬを形成するためのものである
。

ずなわぢ、フラグＣＰ　Ｆ　Ｌは、ＣＰ　Ｕ　（１１に
よるアクセス期間を示すフラグで、第５ｔｇｌＨ，Ｌに
示ずように、Ｃ３■−“１″である期間のうちの最初の
期間ｒｉ　　（ｉ＝１〜３）だけ′１゛になる信号であ
り、フラグＷＴｌｉＬは、ＣＰ　Ｕ　（１１に対するウ
ェイトを解除するためのフラグで、第５図Ｏに示すよう
にフラグＣＰＦＬの立ち上がりによりＯ″になり、Ｃ３
Ｖ−“０”の期間のうちの最初の期間τｌの開始時点に
“１”になる信号である。このため、形成回路（２４）
　、　　（２５）には、カウンタ（１１）の出力Ｑ＾〜
ＱＣと、クロックＤＳＣＫと、信号ＣＳＶとが供給され
ると共に、形成回路（２５）４こはさらにフラグＣＰＦ
Ｌが供給される。

そして、フラグＣＰＦＬがアトルスセレクタ（１６）に
セレクト人力Ｓとして供給され、Ｓ　（＝ＣＰＦＬ）−
°′０″のときＹ＝Ａ、Ｓ＝”ｉ″゛のときＹ−Ｂのセ
レクトが行われる。また、フラグＷＴＦＬと、信号Ｃ８
■とがナンド回路（３２）に供給され、そのナンド出力
Ｑ３２がＣＰ　Ｕ　（１）にウニ４　）信号目ＩＴとし
て供給される。従って、ＣＰ　Ｕ　（１１によりビデオ
ＲＡ　Ｍ　（２＋がアドレスされていないとき、及びフ
ラグＷＴＦＬが“Ｏ”のときにはＣＰ　Ｕ　（１１にウ
ェイトはかからない。

さらに、（２６）はライト信号形成回路、（２７）はリ
ード信号形成回路を示し、これらは、ＣＰＵ（１）がビ
デオＲＡ　Ｍ　（２＋をアクセス）−る場合、その可能
期間にメモリ仕様に対応したライト信号ＣＰＷＲ及Ｏリ
ート信号ＣＰＲＤを形成するためのものである。

このため、ＣＰ　Ｕ　（１１がらのリート信号ＲＤ及び
ライト信号荊かインハーク（３３）　、　　（３４）を
通してナンド回路（３５）　、　　（３６）にそれぞれ
供給されると共に、信号ＣＳＶがナンド回路（３５）　
、　　（３６）にそれぞれ供給され、そのナンド出力Ｑ
３５．　Ｑ３Ｇが形成回路（２７）　、　　（２６）に
それぞれ供給される。

さらに、形成回路（２６）　、　　（２７）にはフラグ
ＣＰＦＬ及びクロックＤＳＣＱも供給される。

そして、形成回路（２６）がらのライト信号ＣＰＷｈ’
が、ビデ、ｔ　ＲＡ　Ｍ（２１ニ’）　−ト・ライト信
号Ｒ／Ｗとしてイ」（給されると共に、バスドライバ（
２１）にアウトプットイネ−フル信号ＯＥとして供給さ
れる。

また、リート信号形成回路（２７）からのリード信４　
ＣＰＲＤか、オア回ＩＩ（３１）を通してビデオＲＡＭ
（２）にチップセレクト信号ｃｓとして供給されると共
に、ランチ（２２）にクロックＣＫとして供給され、信
号ＣＰＲＤの立ち上がりによりランチ（２２）のランチ
が行われる。さらに、ナンド回路（３５）の出力Ｑ３５
がランチ〈２２９にアウトプットイネ−フル号ＯＥとし
て供給される。

また、Ｃ　Ｐ　Ｕ　（１１には、プロクラムの書き込ま
れているＲＯＭ．　　ワークエリア用のＲＡＭ及び周辺
回路などが接続されるが、これらについては図示及び説
明を省略する。

このような構成によれば、第５図Ｆに示すように、期間
τ→には、信号ＤＳＲＤば“１″から“０゛′になると
共に、この信号ＤＳＲＤがオア回路（３１）を通してビ
デオＲ　Ａ　Ｍ　（２１にチ・ノブセレクト信号ＣＳと
して供給される。また、第５図Ｉ，に示ずように、期間
τ４にば信号ＣＰＦＬば“Ｏ”なので、アドレスセレク
タ（１６）はＹ＝Ａであり、カウンタ（１２）　。

（１３）により形成された表示用のアドレス信号がアド
レスセレクタ（１６）を通じてビデオＲ　Ａ　Ｍ　（２
＋に供給される。さらに、第５図Ｎに示すように、期間
τ４には、ライト信号ＣＰＷＲは“１″なので、ビデオ
Ｒ　Ａ　Ｍ　＋２）はリードそ一ドである。

従って、期間τ鴫には、ビデオＲ　Ａ　Ｍ　（２１のア
ドレスのうち、表示系のカウンタ（１２）　、　　（１
３）からのアドレス信号で指定されるアドレスからデー
タが取り出される。

そして、この取り出されたデータし４、シフトレジスタ
（３）に並列にロードされると共に、レジスタ（′．３
）から直列に読め出されて受像管（４）に供給される。

従って、受像管（４）には、ビデオＲＡＭ（２）のデー
タかドツトにより表示される。

一方、任意の時点、例えば期間τ１内の時点ｔ１にビデ
オＲ　Ａ　Ｍ　（２１に列するＣ　Ｐ　Ｕ　（１１の読
み出し要求を生したとするくこの要求は、第３図及び第
４図にも示すようにクロックφに同期してＭＲＥローパ
０”、　　ＲＤ＝　”　Ｏ　”となることにより知らさ
れる）。

すると、第５図Ｉ］に示すように、時点ｔ１にビデオＲ
　Ａ　Ｍ　＋２１のチップセレクト信号ＣＳ■が“０”
から“１゛になると共に、このとき、ウェイトフラグ酊
ＦＬは“１”なので、第５図■にンドすように、ナンド
出力”５＝は時点Ｌ１に“１゛から”　ｏ　”になり、
これによりＣ　Ｐ　Ｕ　（１１にはウェイ１−かかかる
。

そして、この場合、時点ｔ１には、第５図Ｊに示ず工う
にり−１８号ＲＤが“′１″から“Ｏ”になっていると
共に、ＣＰＵアドレス信号ＡＯ〜Ａｓｓも出力されてい
るが、Ｃ　Ｐ　Ｕ　（１１かウェイト状態に入ることに
より、ごれら信号−ＲＤ，Ａｏ〜ＡｉＳの状態はウェイ
トか解除されるまで保持される。

そして、時点へ後の最初のＣＰＵアクセス期間τｌ，ず
なわぢ、第５図では期間τ２になると、第５図Ｊに示ず
ようにＣＰＵアクセスフラグＣＰＦＬが“０′′から“
１″になるので、アドレスセレクタ（１６）はＹ＝Ｂと
なり、第５図Ｐに示ずようにＣ　Ｐ　Ｕ　（１１のアル
レス信号ＡＯ〜Ａ１２がセレクタ（１６）を通じてビデ
オＲ　Ａ　Ｍ　＋２１にイバ給される。また、時点ｔ１
にＣＳＶ＝　”　１　”、　　ｌ’ｉＤ＝　”　０　”
になることにより、時点ｔ１からナンド出力Ｑ３５が”
　ｌ　”から０”になると共に、期間τ２にはＣＰＦＬ
−”　ｌ”なので、これら信号により形成されるリード
信号Ｃ　Ｐ　ｌｉ　Ｄが第５図Ｍに示すように期間で２
にやや遅れて（この遅れはＲ　Ａ　Ｍ　＋２１に対応し
て与えられたもの）“１″から“Ｏ°゛になり、ごの信
号ＣＰＲＤがオア回路（３１）を通してビデオＲ　Ａ　
Ｍ　＋２１にチップセレクト信号ＣＳとして（Ｊ（給さ
れる。さらに、期間τ２には第５図Ｎに示すように、ラ
イト儲号ｃｐ誓Ｒは“１　”なので、ビデオＲＡ　Ｍ　
（２）はり−トーモードである。

従って、第５図Ｑに示すように、期間τ２からやや遅れ
た期間に、ビデオＲＡ　Ｍ　＋２１のア１；レスのうち
、ＣＰ　ＩＪ　（ｌｌにより１旨定されたア１−レノ、
からデータが読め出される。

そして、期間τ２の終了時点ｔ２になると、信号ＣＰＦ
Ｌは”　１　”から“０”になるが、この立ぢ一トかり
によりビデオＲＡ　Ｍ　１２）から読み出されているデ
ータがランチ（２２）にラッチされる。

さらに、時点ｔ２にＣＰ　Ｆ　Ｌ−“０”になると、こ
れにより第５図Ｏに示すようにウェイトフラグＷＴＦＬ
が“１′′から“０°゛にセットされ、従って、時点ｔ
２からＱ３２−“°１パになり、ＣＰ　Ｕ　（１１のウ
ェイトは解除される。

そして、このウェイトが解除された時点ｔ２では、ＲＤ
−“０゛′であると共に、この信号ＲＤがランチ（２２
）にアウトプットイネーブル信号ＯＥとして供給されて
いるのて、ラッチ（２２）から先きほどのデータが取り
出されると共に、ＣＰ　Ｕ　ｔｌ）に取り込まれる。

そして、時点ｔ３になると、信号韮が“０°゛から“１
″になるので、信号Ｃ８Ｖは“１パから０″になる。な
お、信号ＲＤも時点ｔ３に“Ｏ”から１″になる。

さらに、時点＋３後の最初の期間τｉ、第５図では次の
期間τ１の開始時点になると、信号−ＴＦＬは“Ｏ″か
ら“１”にリセツトされる。

以」二が、ＣＰ　Ｕ　（１）がビデオＲＡ　Ｍ　＋２１
のデータを読み取るときの動作である。

また、任意の時点、例えは期間τ２内の時点ｔ　１’１
にビデオ）でΔＭ（２）に対するＣ　Ｐ　Ｕ　（１）の
書き込め要求を生じたとする。

すると、時点ｔ　１１に信号？１ＲＥＱか“１′′から
“０″になり、時点ｔ１の場合と同様にして期間τ３に
ＣＰＦＬ−“′１′′になり、ビデオＲＡ　Ｍ　（２１
のアドレスがＣＰ　Ｕ（１１により指定される。そして
、この場合、時点ｔ　１１からＣＰ　Ｕ　（１１のデー
タＤＯ−ＤＴが出力されていると共に、第５図Ｋに示す
ように、期間τ３にはライト信号１？Ｄは１″からＯ”
になっているので、第５図Ｎに示すように、期間τ３に
やや遅れてライト信号ＣＰＲＷが”　１　”から“Ｏ゛
′になる。従って、このとき、ＣＰ　Ｌｌ　（１１から
のデータＤｏ−Ｄｔがバスドライバ（２１）を通してビ
デオＲＡ　Ｍ　ｉ２＋のアドレスのうち、ＣＰ　Ｕ　（
１１により指定されたアドレスに書き込まれる。

そして、期間τ３が過きると、上述の読め出し時と同様
の過程をへてＣＰ　ｔＪ　ｉｌｌのビデオＲＡ　Ｍ　＋
２）への書き込め動作を終わる。

なお、期間τ４にＣＰ　Ｕ　（１１がビデオＲＡ　Ｍ　
（２＋のアクセスを要求する場合もあるが、この場合に
は、期間で鴫なので、フラグＣＰＩ’Ｌは“０”のまま
であり、従って、フラグＷＴＦＬも“１゛のままである
からそのＣＰ　Ｕ　（１１のアクセス要求時、直ちにＱ
３２−“Ｏ″となってＣＰ　Ｕ　（１１はウェイト状態
に入ってしまう。従って、期間で４には表示系の動作が
上述のように正常に行われ、次の期間τ１になったとき
、ＣＰ　Ｕ　（１１のアクセスが上述のように行われる
。

こうして、この発明によれば、ＣＰ　Ｕ　（１１がビデ
オＲＡ　Ｍ　（２＋のデータを読み取る場合には、ＣＰ
Ｕ（１１にウェイトをかけると共に、ビデオＲＡ　Ｍ　
（２１からのデータを一度ランチ（２２）に取り込んで
おいてＣＰ　ｔＪ　１１）のウェイト解除後にランチ（
２２）に取り込んでおいたデータをＣＰ　Ｕ　（１１に
読み込み、一方、ＣＰ　Ｕ　ｔｌ）がビデオＲＡ　Ｍ　
ｆ２）にデータを書き込む場合には、ＣＰ　Ｕ　（１１
にウェイトをかげると共に、ビデオＲＡ　Ｍ　＋２）へ
の書ぎ込みが可能な期間だけノ＼ストライハ（２１）を
通してビデオＲＡ　Ｍ　（２＋にＣＰＵ（１）からのデ
ータを書き込み、その後ウェイトを解除するようにして
いるので、ＣＰ　Ｕ　（１１のウェイトの検出タイミン
グに関係なく、ビデオＲＡ　Ｍ、　＋２１の最小アクセ
スタイムでデータのアクセスができる。

なお、上述において、ＣＰ　Ｕ　（１）は６８００糸の
ものでもよい。また、テレテキストなどにおいてＤＭＡ
によりＲＡＭにデータが■き込まれる場合にも、この発
明を適用できる。

発明の効果 ＣＰＵが表示り′イミノジを慈識する必要がないと共に
、ビデオＲＡＭの最小アクセスタイムでｃｐｕのアクセ
スができる。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第５図はそ
の説明のための図である。 （１）はｃｐｕ、（２）はビデオＲＡＭ、（５）は表示
用タイミング信号形成回路である。 第２図 第３図 第ヰ図

Claims (1)

【特許請求の範囲】
1. ＣＰＵのデータ端子と、ＤＭＡの行われるＲＡＭのデー
   タ端子との間のデータハスラ・インにバスドライバを設
   け、上記ＣＰＵが上記ＲＡＭにデータを書き込む場合、
   上記ＣＰＵの書き込め要求に基づいて上記ＣＰＵにウェ
   イトをかけると共に、上記バスドライバをアウトプット
   イネーブルとして−に記ＣＰＵの出力データを上記バス
   ドライバを通して上記ＲＡＭに書き込め、この書き込み
   終了後、上記ウェイトを解除するようにしたメモリの書
   き込の回路。