JPS5859494A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は表示データ用メモリ、パターンジェネレータ
メモリおよび制御用メモリを有する表示装置の改良に関
するものである。

従来知られているこの種表示装置を第１図に示す、第１
図において、（１）は表示装置制御部（以下制御部と称
する）で、装置内各種メモリ、入出力レジスタ等のデー
タ処理を行なうものである。（２）はＤＮＡ制御部で、
入出力レジスタとメモリ間、メモリとメモリ間のデータ
転送を制御する。（３）は制御用メモリで、通常制御部
（１）がマイクロプロセッサにより構成されるので、そ
のプログラム及び各種制御用データを保持している。（
４）は各種入出力装置で、表示装置においては、回線イ
ンターフェース、キーボード、ライトペンなとで代表さ
れる。

（６）は表示データ用メモリであり、通常表示可能な文
字数分だけの容量を持ち、さらに表示画面のポジション
と、表示データ用メモリ（５）のアドレスは１対１に対
応するよう構成される。（６）はタイミング制御部で、
表示制御に必要なタイミング信号、例えばＣＲＴモニタ
用同期信号、表示データ用メモリアクセスアドレス等を
発生する。（７）はパターンジェネレータメモリ（以下
ＰＣと称する）で、表示データ用メモリ（６）からの表
示データコード出力を表示画面上に表示するパターンに
変換するものである？（８）はビデオ制御部で、タイミ
ング制御部（６）から表示タイミング信号に従って、Ｐ
Ｇｆ７）からの出力を表示画面に出力するためのビデオ
信号に変換−Ｃる。（９）はビデオ制御部（８）からの
ビデオ信号を可視情報に変換し、表示データ用メモリ（
６）の内容を表示する表示画面を提供するＣＲＴである
。、叫はプロセッサバス（以下単にバスと称す）で制御
部（りとその他者構成要素とはこのバス叫を介して結合
される。

次に動作について説明する。制御部（１）は制御用メモ
リ１８１　Ｋ収められているプログラム、データに従っ
て、各種入出力装置（４）からの要求を処理する。

これらの要求の１つとして、表示データ用メモリ（５）
に対する書き込み、読み出し１編集がある。その処理を
制御部（１）が行うと表示データ用メモリ（５）罠は、
表示画面に表示すべき画面情報としてデータが配列され
ている。一方、タイミング制御部（６）は、ＣＲＴ　＋
９１上に表示画面を維持するため、一定周期で表示デー
タ用メそり（６）からしかるべき画面情報を読み出す制
御を行っている。その情報はＰＣ７）Ｋより画面に表示
するドツトパターンに変換され、さらにビデオ制御部′
（８）でビデオ信号に変換されて、ＣＲＴ　＋９１　Ｋ
送られる。ＣＩ’ＬＴＩ９１はビデオ信号を表示画面上
に可視情報として表示する。このようにして、表示装置
に対する表示要求が、表示画面に可視情報として表示さ
れる。

以上のように従来の表示装置においては、装置内Ｋまっ
た（独立した３組のメモリ、即ち、制御用メモリ（８）
、表示データ用メモリ（５）はＰＣ＋７＋を有する必要
がある。しかも表示データ用メモリｊ５１は一般に２に
バイト〜４にバイト程度のサイズであるが、２ボートメ
モリであり、アクセスコントロールのための周辺回路規
模はメモリ素子回路数と同数位必要となる、さらＫ　Ｐ
Ｇｆｆ）はＲＯＭ　（読み出し専用メモリ）とＲＡＭ　
（書き込み、読み出し可能メモリ）とがあり、機種によ
り一方のみ又は混在しており回路として一定していない
、　ＲＡＭの場合には表示データ用メモリ（６）と同様
に２ボートメモリとなる、 一方制御用メモリ１３）はプログラム等が収められてお
り、表示装置の機能が年々複雑、高度化するに従って、
その大きさは増大の一途をたどっている、 このように見てくると、表示データ用メモリ（６）、Ｐ
Ｇ１７１と制御用メモリ（３）とを別々のメモリとして
構成するのは回路規模、コスト両面とも得策ではない、
さも九半導体技術の進歩により、より大容量のメモリが
より低価格で入手可能となってくると、この従来装置の
欠点がますます増大することとなる。

この発明は以上のような従来のものの欠点を除去するた
めなされたもので、回路規模がむやみに大ぎくなること
なくかつ安価に構成することかできる表示装置を提供す
ることを目的とする。

以下第２図に示すこの発明の一実施例について説明する
、第２図において、第１図と同一符号は同一または相当
部分を示すのでその説明を省略する。ａ胎は装置メモリ
で、その中に制御メモリ（３）。

表示データ用メそす＋５１　、　ＰＧ［７１が割付けら
れている。

各機能の装置メモリαυ内でのアドレスの割り付けは装
置で自由に割りつければよいｅｄ２１は表示アクセス制
御部で、１本化された装置メモＩＪＩＩＩｎ対して表示
のために１表示データ用メモリ；６）、ＰＣＩ７１をア
クセスする制御を行う。

次に動作について説明する。制御部（りは各種入出力装
置（４）からの要求を、制御メモリ（３）Ｋ収められて
いるプログラムに従って、表示データ用メモリ（５）内
のデータの更新を行うのは従来と同じである。

一方表示のため制御は、タイミング制御部（６）、ビデ
オ制御部（８）が各種タイミングを発生し、ビデオ信号
に変換してＣＲＴ１９）上に可視情報として表示するこ
とは従来と同じであるが、表示データ用メモリ（６）の
アクセス、ＰＧｆｆｌのアクセスの機構及び、ビデオ制
御部（８）とのデータの受は渡し方が異なる。

従来は第１図のごとく、表示データ用メモリ（６）の内
容が直接ＰＧ　＋７１　Ｋ渡され、ＰＧｔ７１の出力が
直接ビデオ制御部（８）Ｋ渡されていた。しかし、この
発明においては、これらデータの受は渡しはすべて表示
アクセス制御部α２が行う。表示アクセス制御部α２は
表示操作開始タイミングを知ると、まず表示データ用メ
モリ（６）から表示情報をとり、その情報から、しかる
べきＰＧ！７１のアドレスを割り出し、その内容をとり
出してビデオ制御部（８）へわたす、それ以降のＣＲＴ
　１９）上への表示は従来通りである。又表示アクセス
制御部鑓が表示データ用メモリ（６）、Ｋ（７）をアク
セスする時それらのメモリは制御用メモリ（３）と共に
１つの装置メモリα１１に割りつけられているので、そ
の割り付けに従ったメモリアクセスアドレス制御は表示
アクセス制御部α２が行う、又この発明の装［において
は、装置メモリａυのアクセスは、制御部口）のバスの
使用とは無関係にアクセス要求がなされ、かつ表示アク
セス制御部０を１つの入゛出力コントロールデバイスと
みなすメモ１、）　−Ｉｌｏ　ＤＭＡ転送で実現される
。そしてその時に生じるバス使用競合は、ＤＭＡ制御部
（２）と制御部（りとで調停解決される０表示アクセス
制御部００基本的な機能は、次のよう罠なっている。即
ちタイミング制御部（６）からの信号により、表示デー
タ用メモリ（６）のアクセスすべきタイミング、および
アドレスを検出し、そのデータフェッチを行う、入ツチ
するデータ量はメモリのアクセススピード。

バス競合頻度を下げること、後述する表示アクセス制御
部０３内の処理の単純化等の理由により表示画面の１行
分の表示情報量が望ましい、次に上記フェッチした表示
情報からアクセスすべきＰＣ［７１のアドレスを検出し
、１行分の表示パターンをフェッチする。そのフェッチ
した結果を表示タイミングに同期させてビデオ制御部ζ
８）へ出力する。

このような制御を行なう表示アクセス制御部の詳細な構
成を第３図に示す第６図において、０は表示メモリアク
セスタイミングコントロールで、表示アクセス制御部υ
の全体のタイミングを制御する。α・は表示メモリアク
セスタイミングコントロールα３と協調しながら、バス
ｎｏを制御し、装置メモリＱｌｌと表示アクセス制御部
υとの間でデータ転送を実現させる。＋１９はコードバ
ッファで、前述した理由により、１行分の表示情報値を
持つ、ｎｅは、表示データ用メモリカウンタでコードバ
ッファｃＬｓＫとり込むべき表示情報の表示アドレスを
示す。

面は、バイアス１で、表示データ用メモリカウンタの値
に１表示データ用メモリ（５）の装置メモリαυ内での
アドレスに応じた値を加える、これＫより装置メモリα
Ｂの中から表示データ用メモリ（５）をアクセスするこ
とができる。＠はセグメントカウンタでＰＣ＋７１をア
クセスする時、コードバッファａ９の出力で示されるコ
ードの該−文字パターンのセグメントを指定する。Ｑｌ
はバイアス的と同様に、ＰＧｉ７＋をアクセスするとき
の装置メモリＱｌｌ内でのアドレスに応じた値を持つＰ
匈はセレクタ１で、装置メモリα力をアクセスする時、
表示データ用メモリ（６）をアクセスするのが、ＰＧ（
ηをアクセスするのかくより、バスｌｌ０Ｋ出力するメ
モリアドレスを切り換える。（社）勾はパターンバッフ
ァ１及び２で、それぞれ１行分の表示すべき文字１図形
等のパターンを保持する。パターンバッファ１（社）は
表示の奇数行、パターンバッファ２固は表示の偶数行の
パターンをそれぞれ保持する。！３はセレクタ２で、パ
ターンバッファ１１１１．パターンバッファ２■のいず
れをビデオ制御部（８）Ｋ出力するか切り換える。

（財）、（２）はパターンバッファ１，２（社）、（２
）Ｋ対して与える制御タイミングを切換えるゲート１及
び２である、表示アクセス制御部０２は、タイミング制
御部（６）からのアドレス信号ＡＤを監視していて、表
示のための装置メモリａＤのアクセスを開始するタイミ
ングを、表示メモリアクセスタイミングコントロール１
３で知るやそして、アクセス開始を検出すると、ＤＭＡ
制御部＋２１　Ｋ対して、転送要求信号ＲＥＱを出力す
る。　ＤＭＡ制御部（２）は転送が可能であれば転送許
可信号ＡＣＫを表示アクセス制御部０に与える、この時
点から表示のための装置メモリＱＩＩＫ対するアクセス
が始まり、１画面分のアクセスを完了すると、アクセス
動作を中止し、再び上記信号ＡＤの監視状態となる。

又、−Ｆ記信号ＲＥＱは１データの転送毎Ｋ　ＩＪ上セ
ツト、再び出力する方が望ましい。なぜならば、一般Ｋ
　ＲＥＱ信号を出力しつばなしにすると他の制御部が装
置メモリａυをアクセスするためにバス叫を使用するこ
とができないからである。

さて、このようＫして、表示のためのアクセスを開始す
るのでＰＣセレクト信号ＰＧ８をＯＦＦ　Ｋして、表示
データ用メモリ（６）をアクセスするためのアドレスを
バス−のアドレスバスＩ１２に出力するヨウセレクタ１
■を制御する。そして、同時Ｋ、バスコントロールａａ
は、装置メモリａ１１をアクセスするに必要な制御信号
ＢＣをパス叫のコントロールバス祁に出力する、そして
読み出されたデータをコードバッファαＳに、゛コード
リード信号ＣＤＲを用いて書　、ぎ込む、書ぎ込みが終
了すると表示データ用メモリカウンタ（Ｉｅを１つ進め
る。この動作を表示データ用メモリカウンタ圓が１行分
の第１桁から最終桁に進むまでくりかえす。又、コード
バッファＵＳは循環式シストレジスタで構成されるので
、上記動作が完了した時点で、１行分のデータが収めら
れている。

この次に信号ＰＧＳをＯＮＫすることＫより、バイアス
２０ｇ、コードバッファａ！９．セグメントカウンタ（
２）をアドレスバスＢ２に出力するようにセレクタを切
り換える。

一方ゲート１，２■、（ハ）はパターンセレクト信号Ｐ
ＳカＯＮの時、信号ＰＧＲをパターンバッファ１２１１
に対してデータ書込み信号として与え、パターン出力Ｍ
号ＰＯ’ｔパターンバッファ２０に対して読み出しタイ
ミング信号として与える。信号ｐｓがＯＦＦの時は逆に
信号ＰＧＲをパターンバッフ７２勾に与え、信号ＰＯを
パターンバッファ１（社）Ｋ与える。一方、セレクタ２
（ハ）は信号ＰＳがＯＮの時、パターンバッファ２ｃ１
２を出力し、ＯＦＦの時にはパターンバッファ１（社）
を出力し、ビデオ制御回路１８）へ与える。つまりセレ
クタ２Ｇ、ゲート１．２（財）、Ｃ５を信号ｐｓで制御
することＫより、パターンバッファ１３１１にデータを
書いている時パターンバッファ２のＫ　書込Ａ、でいる
時パターンバッファ１２１１を出力するようＫすること
Ｋより、いわゆるトグルバッファを構成している、 このような機能を持つ時信号ＰＧＲで、装置メモリαυ
のアクセスを行うとＰＧ１７１がアクセスされ、そのデ
ータが信号Ｐ８［従ってパターンバッファ１（社）又は
パターンバッファ２■にセットされる。１つのデータが
アクセスされると、コードバッファαＳは１つ循環され
る。一方、パターンバッファ１．２０１１１゜■はシフ
トレジスタで構成されるから、上記動作をコードバッフ
ァ叫が一循するまでくりかえすと、パターンバッファ１
３υ又は２■には、１行分のさら［１セグメント分の表
示パターンがセットされる、コードバッファ＋Ｉｓが一
循するとセグメントカウンタａｅを１つ進め上記動作を
（りかえす。セグメントカウンタ（２）が１循すると、
装置メモリαＩＮＫ対する上記アクセス動作が休止する
。この時、パターンバッファ１３１１又は２２には１行
分の表示すべき全パターンがセットされていることＫな
ろ。

一方、上記動作中、トグルバッファの他方はビデオ制御
部（８）Ｋ対して、出力を続けているが、その出力は信
号ＰＯＫよってなされ、一般にはパターンバッファへの
書込みよりも、出力の方が遅い、したがって、トグルバ
ッファの出力が完了すると、パターンバッファ１（財）
２（２）とも使用中（いわゆるビジー状態）が出現する
。そして、出力が完了すれば、前記休止していた装置メ
モリαυへのアクセスを信号ｐｓを切換えて行う、この
動作を表示データ用メモリカウンタａ・が画面の最終デ
ータを示すまでくりかえす。

以上の動作により１画面の１フレ一ム分の表示を完了し
、一連の装置メモリｆｉｐＫ対するアクセスを終了する
。

ＣＲＴ　＋９＋を用いた表示装置では、これらの動作を
一定周期でくりかえしてやらないと表示画面にフリッカ
−を生じたり、可視情報として表示されなかったりする
。したがって、表示装置は前記一連の装置メモリＱυの
アクセスをくりかえしている、なおバイアス１ｒｎ、２
Ｑ−は制御部がプログラム制御の一環としてパラメータ
としてセットしてもよいし、あらかじめ装置で決められ
た値に固定されていてもよい、又、コードバッファαジ
、パターンバッファＩ　Ｑｌｌ、　２■はその長さをプ
ロゲラマフ。

ルとして構成してもよい、この時のレジスタとしての構
成法はいわゆるプログラマブルレングスシフトレジスタ
として周知であるのでその説明は省略する。

以上のようＫこの発明によれば１つのメモリでもって表
示装置の制御メモリ、表示データ用メモリ、パターンジ
ェネレータを構成することかでき、半導体メモリの大容
量化に容易に追随することかでき、表示装置が安価に構
成される等効果がある。

【図面の簡単な説明】

第１図は従来の表示装置を示すブロック図、第２図はこ
の発明の一実施例を示すブロック図、第６図は第２図に
示される表示アクセス制御部を示すブロック図である、 図において、（１）は制御部、（２）はＤＭＡ制御部、
（８）は制御用メモリ、　＋４１は各種入出力装置、（
５）は表示データ用メモリ、（６）はタイミング制御部
、（γ）ヲｉノ（ターンジェネレータ、（８）はビデオ
制御部、　＋９１４ｉＣＲＴαＧはバス、αＢは装置メ
モリ、１１１は表示アクセス制御部、（１３は表示メモ
リアクセスタイミングコントローラ、ＯＮ！／（スコン
トローラｅ　（’はコー）”／（。 ファ、ａｅは表示データ用メモリカウンタ、面ヲｉ）（
イアス１．（社）はセグメントカウンタ、（至）＆ｉノ
（イアス２．■はセレクタ１．勾＠は）くターンノくツ
ファ。 ■はセレクタ２．（財）声−はゲートである。なお図中
同一符号は同一または相当部分を示すものである。 代理人　葛　野　信　− 第　１　図

Claims (1)

【特許請求の範囲】
1. 順次スキャン方式で文字１図形等をＣＲＴ　１１！１１
   面上に表示する表示装置において、各種入出力装置から
   の要求をプログラムデータに従って処理する装置制御部
   と、パス競合を制御しＤＭＡ転送を制御するＤＭＡ制御
   部と、表示タイミングを制御するタイミング制御部と、
   表示すべきバター／情報をビデオ信号に変換するビデオ
   制御部と、装置制御プログラムおよび制御データ、表示
   データ、表示すべき文字図形等のパターン等を保持する
   装置メモリ、表示１行分の表示データを保持する循環式
   コードバッファと、表示１行分の表示パターンを保持す
   る２組のパターンバッファと、この２組のパターンバッ
   ファをトグルメモリとして制御する制御ゲート回路と、
   上記装置メモリ内データの円表示データをアクセスする
   とぎのアクセスすべぎアドレスを順次発生し、１゛画面
   分アクセスを終了した時に初期値にもどされる表示デー
   タ用アドレスカクンタと、上記装置メモリ内のデータの
   うちパターンをアクセスする時、アクセスすぺぎパター
   ンのセグメントアドレスを順次発生し、全セグメントの
   アクセスを終了した時初期値にもとされるセグメントカ
   ウンタとを有し、上記タイミング制御部からの表示開始
   制御を検出し、それにより上記表示データ用アドレスカ
   タンクにより、上記装置メモリより表示データを表示画
   面の１行分読みとり、上記コードバッファにセットする
   手段と、上記コードバラ々にセットされたデータと上記
   セグメントカウンタにより上記装置メモリより表示画面
   の１行分読み取り上記２組のパターンバッファの一方に
   セントする手段と、上記パターンバッファの一方Ｋｆ−
   タをセットする間、他方にセットされたデータを上記ビ
   デオ制御部に表示タイミングに従って出力する手段と、
   上記パターンバッファのデータセットと出力とが上記２
   組のパターンバッファで交互罠なされるようにする手段
   とを有し上記装置メモリへの表示のための一連の動作は
   上記装置制御部の制御を受けずに行われ、上記装置制御
   部の装置メモリのアクセスと該表示のためのアクセスは
   非同期に行われ、両者が競合した時には、それを調停す
   るようＫしたことを特徴とする表示装置。