JP3349941B2 - 表示制御装置 - Google Patents
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- JP3349941B2 JP3349941B2 JP00867198A JP867198A JP3349941B2 JP 3349941 B2 JP3349941 B2 JP 3349941B2 JP 00867198 A JP00867198 A JP 00867198A JP 867198 A JP867198 A JP 867198A JP 3349941 B2 JP3349941 B2 JP 3349941B2
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Description
【０００１】
【発明の属する技術分野】本発明は数種類の表示サイズ
（表示ドット数）に対応でき、ＭＰＵ（マイクロプロセ
ッサ）とのワンチップ化を可能とする表示制御装置に関
するものである。
（表示ドット数）に対応でき、ＭＰＵ（マイクロプロセ
ッサ）とのワンチップ化を可能とする表示制御装置に関
するものである。
【０００２】
【従来の技術】近年、携帯情報端末の表示装置として、
小型、軽量の液晶表示装置が利用されるようになってき
た。以下、従来の表示制御装置について説明する。図６
は従来の表示制御装置の構成図を示すブロック図であ
る。図６において、１−１および１−２はＮとして表示
サイズに対応して異なる数値が設定されたＮ進カウン
タ、２はマルチプレクサ、３はタイミング発生回路、４
は画像メモリとしてのＶＲＡＭ（ビデオＲＡＭ）、５は
先入れ先出しメモリ（以下、ＦＩＦＯメモリと略す）で
ある。Ａはアドレスバス、Ｂ−１，Ｂ−２はＮ進カウン
タ１−１，１−２の出力、Ｃはマルチフレクサ２より出
力されるＶＲＡＭアドレス信号、Ｄはシステムクロック
である。Ｅは表示サイズに見合った出力を選択するため
のセレクト信号、ＦはＶＲＡＭ４のリード／ライト制御
信号、ＧはＦＩＦＯメモリ５のリード／ライト制御信号
であり、いずれもタイミング発生回路３から出力され
る。Ｈは表示データである。
小型、軽量の液晶表示装置が利用されるようになってき
た。以下、従来の表示制御装置について説明する。図６
は従来の表示制御装置の構成図を示すブロック図であ
る。図６において、１−１および１−２はＮとして表示
サイズに対応して異なる数値が設定されたＮ進カウン
タ、２はマルチプレクサ、３はタイミング発生回路、４
は画像メモリとしてのＶＲＡＭ（ビデオＲＡＭ）、５は
先入れ先出しメモリ（以下、ＦＩＦＯメモリと略す）で
ある。Ａはアドレスバス、Ｂ−１，Ｂ−２はＮ進カウン
タ１−１，１−２の出力、Ｃはマルチフレクサ２より出
力されるＶＲＡＭアドレス信号、Ｄはシステムクロック
である。Ｅは表示サイズに見合った出力を選択するため
のセレクト信号、ＦはＶＲＡＭ４のリード／ライト制御
信号、ＧはＦＩＦＯメモリ５のリード／ライト制御信号
であり、いずれもタイミング発生回路３から出力され
る。Ｈは表示データである。
【０００３】上記従来の表示制御装置の動作について、
以下に説明する。この表示制御装置では、セレクト信号
Ｅに従いＮ進カウンタ１−１，１−２の出力がマルチプ
レクサ２によって選択されることで生成されるＶＲＡＭ
アドレス信号Ｃとタイミング発生回路３で発生された各
種制御信号（リード／ライト制御信号Ｆ，Ｇ）とによ
り、ＶＲＡＭ４の表示データが読み出され、読み出され
た表示データをＦＩＦＯメモリ５によって一時格納する
ようになっている。
以下に説明する。この表示制御装置では、セレクト信号
Ｅに従いＮ進カウンタ１−１，１−２の出力がマルチプ
レクサ２によって選択されることで生成されるＶＲＡＭ
アドレス信号Ｃとタイミング発生回路３で発生された各
種制御信号（リード／ライト制御信号Ｆ，Ｇ）とによ
り、ＶＲＡＭ４の表示データが読み出され、読み出され
た表示データをＦＩＦＯメモリ５によって一時格納する
ようになっている。
【０００４】なお、アドレスバスＡのアドレスは、ＭＰ
Ｕ（マイクロプロセッサ）がＤＭＡ（ダイレクトメモリ
アクセス）動作時のアドレス信号で、出力Ｂ−１，Ｂ−
２またはＤＭＡ動作時のアドレスバスＡのどれを選択す
るかは、セレクト信号Ｅによって行われる。予め、セレ
クト信号Ｅはソフト的にまたはハード的にスイッチ等で
決定される。
Ｕ（マイクロプロセッサ）がＤＭＡ（ダイレクトメモリ
アクセス）動作時のアドレス信号で、出力Ｂ−１，Ｂ−
２またはＤＭＡ動作時のアドレスバスＡのどれを選択す
るかは、セレクト信号Ｅによって行われる。予め、セレ
クト信号Ｅはソフト的にまたはハード的にスイッチ等で
決定される。
【０００５】また、表示サイズに見合ったＶＲＡＭアド
レス信号Ｃは、マルチプレクサ２によりＮ進カウンタ１
−１の出力Ｂ−１とＮ進カウンタ１−２の出力Ｂ−２と
を選択して得られる。得られたＶＲＡＭアドレス信号Ｃ
とタイミング発生回路３の働きにより発生したリード／
ライト制御信号（読み出し信号）Ｆにより、液晶表示装
置のための表示データがＶＲＡＭ４から読み出される。
読み出された表示データＨはリード／ライト制御信号Ｇ
によりＦＩＦＯメモリ５に一時格納され、液晶表示装置
に送られる。したがって大容量の液晶表示装置画面にも
有効な表示制御を可能にする。
レス信号Ｃは、マルチプレクサ２によりＮ進カウンタ１
−１の出力Ｂ−１とＮ進カウンタ１−２の出力Ｂ−２と
を選択して得られる。得られたＶＲＡＭアドレス信号Ｃ
とタイミング発生回路３の働きにより発生したリード／
ライト制御信号（読み出し信号）Ｆにより、液晶表示装
置のための表示データがＶＲＡＭ４から読み出される。
読み出された表示データＨはリード／ライト制御信号Ｇ
によりＦＩＦＯメモリ５に一時格納され、液晶表示装置
に送られる。したがって大容量の液晶表示装置画面にも
有効な表示制御を可能にする。
【０００６】ここで、Ｎ進カウンタ１−１，１−２の設
定値と、ＦＩＦＯメモリ５の動作との関係について説明
する。ＶＲＡＭに書き込まれた１フレーム分のデータ
は、ＶＲＡＭアドレス信号Ｃ（インクリメント）により
１ライン分ＦＩＦＯメモリ５に転送され、液晶表示タイ
ミングに見合ったタイミングでＦＩＦＯメモリ５のデー
タが出力される。それを全ライン分（１フレーム分）終
了したときに、Ｎ進カウンタ１−１，１−２はスタート
アドレスに戻り、再び上記の動作を繰り返す。
定値と、ＦＩＦＯメモリ５の動作との関係について説明
する。ＶＲＡＭに書き込まれた１フレーム分のデータ
は、ＶＲＡＭアドレス信号Ｃ（インクリメント）により
１ライン分ＦＩＦＯメモリ５に転送され、液晶表示タイ
ミングに見合ったタイミングでＦＩＦＯメモリ５のデー
タが出力される。それを全ライン分（１フレーム分）終
了したときに、Ｎ進カウンタ１−１，１−２はスタート
アドレスに戻り、再び上記の動作を繰り返す。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例の構成では、Ｎ進カウンタ１−１，１−２とタイミ
ング発生回路３とによって液晶表示装置のための表示デ
ータをＶＲＡＭ４から読み出す構成であり、マイクロプ
ロセッサ（ＭＰＵ）とのバス使用権の制御がされておら
ず、ワンチップ化が困難であるという問題があった。ま
た、表示サイズの種類に対応してＮ進カウンタ１−１，
１−２を別々に設ける構成であるので、表示サイズを複
数設定するための構成が複雑であり、表示サイズの切替
が困難であるという問題があった。
来例の構成では、Ｎ進カウンタ１−１，１−２とタイミ
ング発生回路３とによって液晶表示装置のための表示デ
ータをＶＲＡＭ４から読み出す構成であり、マイクロプ
ロセッサ（ＭＰＵ）とのバス使用権の制御がされておら
ず、ワンチップ化が困難であるという問題があった。ま
た、表示サイズの種類に対応してＮ進カウンタ１−１，
１−２を別々に設ける構成であるので、表示サイズを複
数設定するための構成が複雑であり、表示サイズの切替
が困難であるという問題があった。
【０００８】本発明の目的は、マイクロプロセッサとの
ワンチップ化を可能とし、しかも簡単な構成で容易に表
示サイズの切替に対応できる表示制御装置を提供するこ
とである。
ワンチップ化を可能とし、しかも簡単な構成で容易に表
示サイズの切替に対応できる表示制御装置を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明の請求項１記載の
表示制御装置は、複数の表示サイズに対応して縦続接続
され、書き込み時に画像メモリから読み出された表示デ
ータを転送して一時記憶させ、読み出し時に一時記憶し
た表示データを転送して出力させ、かつ表示データの転
送時に同時にフラグ信号を転送する複数個の多ビットＦ
ＩＦＯメモリと、表示サイズを選ぶ表示サイズセレクト
信号に従いシステムクロックから液晶表示装置フレーム
信号を生成する液晶表示装置フレーム信号生成回路と、
液晶表示装置フレーム信号生成回路で生成されたフレー
ム信号に同期してフラグ信号を生成するフラグ生成回路
と、フラグ生成回路で生成されたリード／ライトのタイ
ミングをつかさどるフラグ信号を、複数個の多ビットＦ
ＩＦＯメモリのうちの表示サイズセレクト信号に対応し
た１個の多ビットＦＩＦＯメモリから検出するフラグ検
出回路と、フラグ検出回路で検出されたフラグ信号の有
無で複数個の多ビットＦＩＦＯメモリにおける表示デー
タのリード／ライトを制御するリード／ライト制御回路
と、リード／ライト制御回路のライトのタイミングで作
動してバス使用権の制御を行いながら表示データを画像
メモリから読み出すダイレクトメモリアクセスコントロ
ーラ（以下、ＤＭＡコントローラと略す）と、複数の多
ビットＦＩＦＯメモリの何れか一つの出力を選択するデ
ータセレクト回路とを備えている。
表示制御装置は、複数の表示サイズに対応して縦続接続
され、書き込み時に画像メモリから読み出された表示デ
ータを転送して一時記憶させ、読み出し時に一時記憶し
た表示データを転送して出力させ、かつ表示データの転
送時に同時にフラグ信号を転送する複数個の多ビットＦ
ＩＦＯメモリと、表示サイズを選ぶ表示サイズセレクト
信号に従いシステムクロックから液晶表示装置フレーム
信号を生成する液晶表示装置フレーム信号生成回路と、
液晶表示装置フレーム信号生成回路で生成されたフレー
ム信号に同期してフラグ信号を生成するフラグ生成回路
と、フラグ生成回路で生成されたリード／ライトのタイ
ミングをつかさどるフラグ信号を、複数個の多ビットＦ
ＩＦＯメモリのうちの表示サイズセレクト信号に対応し
た１個の多ビットＦＩＦＯメモリから検出するフラグ検
出回路と、フラグ検出回路で検出されたフラグ信号の有
無で複数個の多ビットＦＩＦＯメモリにおける表示デー
タのリード／ライトを制御するリード／ライト制御回路
と、リード／ライト制御回路のライトのタイミングで作
動してバス使用権の制御を行いながら表示データを画像
メモリから読み出すダイレクトメモリアクセスコントロ
ーラ（以下、ＤＭＡコントローラと略す）と、複数の多
ビットＦＩＦＯメモリの何れか一つの出力を選択するデ
ータセレクト回路とを備えている。
【００１０】この構成によると、ＤＭＡコントローラが
バス使用権の制御をするため、マイクロプロセッサのバ
スを共有することができ、マイクロプロセッサとのワン
チップ化を可能とする。また、読み出された表示データ
を複数個の多ビットＦＩＦＯメモリに対してリード／ラ
イトを行うタイミングをフラグ信号の有無によりコント
ロールするため、異なる表示サイズごとのカウンタを不
必要とすることができ、簡単な構成で容易に表示サイズ
の切替に対応できる。
バス使用権の制御をするため、マイクロプロセッサのバ
スを共有することができ、マイクロプロセッサとのワン
チップ化を可能とする。また、読み出された表示データ
を複数個の多ビットＦＩＦＯメモリに対してリード／ラ
イトを行うタイミングをフラグ信号の有無によりコント
ロールするため、異なる表示サイズごとのカウンタを不
必要とすることができ、簡単な構成で容易に表示サイズ
の切替に対応できる。
【００１１】本発明の請求項２記載の表示制御装置は、
複数の表示サイズに対応して縦続接続され、リード信号
の入力時に表示データを転送して出力し、表示データの
転送と同時にリード許可認識フラグ信号を転送し、ライ
ト信号の入力時に画像メモリから順次入力される表示デ
ータを転送して保持し、表示データの転送と同時にライ
ト許可認識フラグ信号を転送する複数個の多ビットＦＩ
ＦＯメモリと、表示サイズを選ぶ表示サイズセレクト信
号に従いシステムクロックから液晶表示装置フレーム信
号を生成する液晶表示装置フレーム信号生成回路と、液
晶表示装置フレーム信号に応答してリード制御フラグ信
号を発生し、マイクロプロセッサから出力されるバス許
可信号に応答してライト制御フラグ信号を発生し、複数
個の多ビットＦＩＦＯメモリへ入力されるリード信号と
同時にリード許可認識フラグ信号を出力して複数個の多
ビットＦＩＦＯメモリに与え、複数個の多ビットＦＩＦ
Ｏメモリへ入力されるライト信号と同時にライト許可認
識フラグ信号を出力して複数個の多ビットＦＩＦＯメモ
リに与えるフラグ生成回路と、複数個の多ビットＦＩＦ
Ｏメモリのうちの表示サイズセレクト信号に従って選択
した１個の多ビットＦＩＦＯメモリからリード許可認識
フラグ信号が出力されたことを検出したときにリードス
トップ信号を発生し、複数個の多ビットＦＩＦＯメモリ
のうちの表示サイズセレクト信号に従って選択した１個
の多ビットＦＩＦＯメモリからライト許可認識フラグ信
号が出力されたことを検出したときにライトストップ信
号を発生するフラグ検出回路と、リード制御フラグ信号
に応答してリード信号を発生し、リードストップ信号に
応答してリード信号の発生を停止し、その後ＤＭＡコン
トローライネーブル信号を発生し、ライト制御フラグ信
号に応答してライト信号を発生し、ライトストップ信号
に応答してライト信号の発生を停止し、その後ＤＭＡコ
ントローラディスエーブル信号を発生するリード／ライ
ト制御回路と、ＤＭＡコントローライネーブル信号に応
答してイネーブル状態となってマイクロプロセッサに対
してバス要求信号を与え、マイクロプロセッサからバス
許可信号が与えられると画像メモリから表示データを読
み出し、ＤＭＡコントローラディスエーブル信号に応答
してディスエーブル状態となるＤＭＡコントローラと、
表示サイズセレクト信号に従って複数個の多ビットＦＩ
ＦＯメモリのうちの１個の多ビットＦＩＦＯメモリの出
力を選択して液晶表示装置表示信号として出力するデー
タセレクト回路とを備えている。
複数の表示サイズに対応して縦続接続され、リード信号
の入力時に表示データを転送して出力し、表示データの
転送と同時にリード許可認識フラグ信号を転送し、ライ
ト信号の入力時に画像メモリから順次入力される表示デ
ータを転送して保持し、表示データの転送と同時にライ
ト許可認識フラグ信号を転送する複数個の多ビットＦＩ
ＦＯメモリと、表示サイズを選ぶ表示サイズセレクト信
号に従いシステムクロックから液晶表示装置フレーム信
号を生成する液晶表示装置フレーム信号生成回路と、液
晶表示装置フレーム信号に応答してリード制御フラグ信
号を発生し、マイクロプロセッサから出力されるバス許
可信号に応答してライト制御フラグ信号を発生し、複数
個の多ビットＦＩＦＯメモリへ入力されるリード信号と
同時にリード許可認識フラグ信号を出力して複数個の多
ビットＦＩＦＯメモリに与え、複数個の多ビットＦＩＦ
Ｏメモリへ入力されるライト信号と同時にライト許可認
識フラグ信号を出力して複数個の多ビットＦＩＦＯメモ
リに与えるフラグ生成回路と、複数個の多ビットＦＩＦ
Ｏメモリのうちの表示サイズセレクト信号に従って選択
した１個の多ビットＦＩＦＯメモリからリード許可認識
フラグ信号が出力されたことを検出したときにリードス
トップ信号を発生し、複数個の多ビットＦＩＦＯメモリ
のうちの表示サイズセレクト信号に従って選択した１個
の多ビットＦＩＦＯメモリからライト許可認識フラグ信
号が出力されたことを検出したときにライトストップ信
号を発生するフラグ検出回路と、リード制御フラグ信号
に応答してリード信号を発生し、リードストップ信号に
応答してリード信号の発生を停止し、その後ＤＭＡコン
トローライネーブル信号を発生し、ライト制御フラグ信
号に応答してライト信号を発生し、ライトストップ信号
に応答してライト信号の発生を停止し、その後ＤＭＡコ
ントローラディスエーブル信号を発生するリード／ライ
ト制御回路と、ＤＭＡコントローライネーブル信号に応
答してイネーブル状態となってマイクロプロセッサに対
してバス要求信号を与え、マイクロプロセッサからバス
許可信号が与えられると画像メモリから表示データを読
み出し、ＤＭＡコントローラディスエーブル信号に応答
してディスエーブル状態となるＤＭＡコントローラと、
表示サイズセレクト信号に従って複数個の多ビットＦＩ
ＦＯメモリのうちの１個の多ビットＦＩＦＯメモリの出
力を選択して液晶表示装置表示信号として出力するデー
タセレクト回路とを備えている。
【００１２】この構成によると、ＤＭＡコントローラが
バス使用権の制御をするため、マイクロプロセッサのバ
スを共有することができ、マイクロプロセッサとのワン
チップ化を可能とする。また、読み出された表示データ
を複数個の多ビットＦＩＦＯメモリに対してリード／ラ
イトを行うタイミングをリード許可認識フラグ信号およ
びライト許可認識フラグ信号の有無によりコントロール
するため、異なる表示サイズごとのカウンタを不必要と
することができ、簡単な構成で容易に表示サイズの切替
に対応できる。
バス使用権の制御をするため、マイクロプロセッサのバ
スを共有することができ、マイクロプロセッサとのワン
チップ化を可能とする。また、読み出された表示データ
を複数個の多ビットＦＩＦＯメモリに対してリード／ラ
イトを行うタイミングをリード許可認識フラグ信号およ
びライト許可認識フラグ信号の有無によりコントロール
するため、異なる表示サイズごとのカウンタを不必要と
することができ、簡単な構成で容易に表示サイズの切替
に対応できる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態における表示制御装置の構成を示すブロック図で
ある。図１において、１４−１〜１４−Ｎは、Ｎ種類
（Ｎは２以上の整数）の表示サイズに対応して縦続接続
されたＮ個の多ビットＦＩＦＯメモリで、リード信号ｖ
の入力時に表示データを転送して出力し、表示データの
転送と同時にリード許可認識フラグ信号ｄを転送し、ラ
イト信号ｗの入力時に画像メモリとしてのＶＲＡＭ１３
から順次入力される表示データを転送して保持し、表示
データの転送と同時にライト許可認識フラグ信号ｕを転
送する。
て、図面を参照しながら説明する。図１は本発明の実施
の形態における表示制御装置の構成を示すブロック図で
ある。図１において、１４−１〜１４−Ｎは、Ｎ種類
（Ｎは２以上の整数）の表示サイズに対応して縦続接続
されたＮ個の多ビットＦＩＦＯメモリで、リード信号ｖ
の入力時に表示データを転送して出力し、表示データの
転送と同時にリード許可認識フラグ信号ｄを転送し、ラ
イト信号ｗの入力時に画像メモリとしてのＶＲＡＭ１３
から順次入力される表示データを転送して保持し、表示
データの転送と同時にライト許可認識フラグ信号ｕを転
送する。
【００１４】１５はＬＣＤフレーム信号生成回路で、表
示サイズを選ぶ表示サイズセレクト信号ａに従いシステ
ムクロックｓｃから液晶表示装置フレーム信号（以下、
ＬＣＤフレーム信号と略す）ｂを生成する。１６はフラ
グ生成回路で、ＬＣＤフレーム信号ｂに応答してリード
制御フラグ信号ｃを発生し、マイクロプロセッサ１１か
ら出力されるバス許可信号ｊに応答してライト制御フラ
グ信号ｇを発生し、Ｎ個の多ビットＦＩＦＯメモリ１４
−１〜１４−Ｎへ入力されるリード信号ｖと同時にリー
ド許可認識フラグ信号ｄを出力してＮ個の多ビットＦＩ
ＦＯメモリ１４−１〜１４−Ｎに与え、Ｎ個の多ビット
ＦＩＦＯメモリ１４−１〜１４−Ｎへ入力されるライト
信号ｗと同時にライト許可認識フラグ信号ｕを出力して
Ｎ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎに与
える。
示サイズを選ぶ表示サイズセレクト信号ａに従いシステ
ムクロックｓｃから液晶表示装置フレーム信号（以下、
ＬＣＤフレーム信号と略す）ｂを生成する。１６はフラ
グ生成回路で、ＬＣＤフレーム信号ｂに応答してリード
制御フラグ信号ｃを発生し、マイクロプロセッサ１１か
ら出力されるバス許可信号ｊに応答してライト制御フラ
グ信号ｇを発生し、Ｎ個の多ビットＦＩＦＯメモリ１４
−１〜１４−Ｎへ入力されるリード信号ｖと同時にリー
ド許可認識フラグ信号ｄを出力してＮ個の多ビットＦＩ
ＦＯメモリ１４−１〜１４−Ｎに与え、Ｎ個の多ビット
ＦＩＦＯメモリ１４−１〜１４−Ｎへ入力されるライト
信号ｗと同時にライト許可認識フラグ信号ｕを出力して
Ｎ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎに与
える。
【００１５】１７はフラグ検出回路で、Ｎ個の多ビット
ＦＩＦＯメモリ１４−１〜１４−Ｎのうちの表示サイズ
セレクト信号ａに従って選択したいずれか１個の多ビッ
トＦＩＦＯメモリ、例えば１４−１からリード許可認識
フラグ信号ｄ−１が出力されたことを検出したときにリ
ードストップ信号ｅを発生し、Ｎ個の多ビットＦＩＦＯ
メモリ１４−１〜１４−Ｎのうちの表示サイズセレクト
信号ａに従って選択したいずれか１個の多ビットＦＩＦ
Ｏメモリ、例えば１４−１からライト許可認識フラグ信
号ｕ−１が出力されたことを検出したときにライトスト
ップ信号ｘを発生する。なお、他の多ビットＦＩＦＯメ
モリ１４−２〜１４−Ｎからは、それぞれリード許可認
識フラグ信号ｄ−２〜ｄ−ｎとライト許可認識フラグ信
号ｕ−２〜ｕ−ｎが出力される。
ＦＩＦＯメモリ１４−１〜１４−Ｎのうちの表示サイズ
セレクト信号ａに従って選択したいずれか１個の多ビッ
トＦＩＦＯメモリ、例えば１４−１からリード許可認識
フラグ信号ｄ−１が出力されたことを検出したときにリ
ードストップ信号ｅを発生し、Ｎ個の多ビットＦＩＦＯ
メモリ１４−１〜１４−Ｎのうちの表示サイズセレクト
信号ａに従って選択したいずれか１個の多ビットＦＩＦ
Ｏメモリ、例えば１４−１からライト許可認識フラグ信
号ｕ−１が出力されたことを検出したときにライトスト
ップ信号ｘを発生する。なお、他の多ビットＦＩＦＯメ
モリ１４−２〜１４−Ｎからは、それぞれリード許可認
識フラグ信号ｄ−２〜ｄ−ｎとライト許可認識フラグ信
号ｕ−２〜ｕ−ｎが出力される。
【００１６】１８はシステムクロックｓｃに基づいて動
作するリード／ライト制御回路で、リード制御フラグ信
号ｃに応答してリード信号ｖを発生し、リードストップ
信号ｅに応答してリード信号ｖの発生を停止し、その後
ＤＭＡコントローライネーブル信号ｆを発生し、ライト
制御フラグ信号ｇに応答してライト信号ｗを発生し、ラ
イトストップ信号ｘに応答してライト信号ｗの発生を停
止し、その後ＤＭＡコントローラディスエーブル信号ｚ
を発生する。なお、ＤＭＡコントローライネーブル信号
ｆはリードストップ信号ｅに応答して発生することにな
る。また、ＤＭＡコントローラディスエーブル信号ｚは
ライトストップ信号ｘに応答して発生することになる。
作するリード／ライト制御回路で、リード制御フラグ信
号ｃに応答してリード信号ｖを発生し、リードストップ
信号ｅに応答してリード信号ｖの発生を停止し、その後
ＤＭＡコントローライネーブル信号ｆを発生し、ライト
制御フラグ信号ｇに応答してライト信号ｗを発生し、ラ
イトストップ信号ｘに応答してライト信号ｗの発生を停
止し、その後ＤＭＡコントローラディスエーブル信号ｚ
を発生する。なお、ＤＭＡコントローライネーブル信号
ｆはリードストップ信号ｅに応答して発生することにな
る。また、ＤＭＡコントローラディスエーブル信号ｚは
ライトストップ信号ｘに応答して発生することになる。
【００１７】１２はシステムクロックｓｃに基づいて動
作するＤＭＡコントローラで、ＤＭＡコントローライネ
ーブル信号ｆに応答してイネーブル状態となってマイク
ロプロセッサ１１に対してバス要求信号ｈを与え、マイ
クロプロセッサ１１からバス許可信号ｊが与えられると
ＶＲＡＭ１４から表示データを読み出し、ＤＭＡコント
ローラディスエーブル信号ｚに応答してディスエーブル
状態となる。
作するＤＭＡコントローラで、ＤＭＡコントローライネ
ーブル信号ｆに応答してイネーブル状態となってマイク
ロプロセッサ１１に対してバス要求信号ｈを与え、マイ
クロプロセッサ１１からバス許可信号ｊが与えられると
ＶＲＡＭ１４から表示データを読み出し、ＤＭＡコント
ローラディスエーブル信号ｚに応答してディスエーブル
状態となる。
【００１８】１９はデータセレクト回路で、表示サイズ
セレクト信号ａに従ってＮ個の多ビットＦＩＦＯメモリ
１４−１〜１４−Ｎのうちの１個の多ビットＦＩＦＯメ
モリ、例えば１４−１の出力を選択してＬＣＤ表示信号
として出力する。２０はレジスタで、表示サイズセレク
ト信号ａを記憶する。２１はワイヤードオアで、マイク
ロプロセッサ１１の信号線とＤＭＡコントローラ１２の
信号線を接続する。
セレクト信号ａに従ってＮ個の多ビットＦＩＦＯメモリ
１４−１〜１４−Ｎのうちの１個の多ビットＦＩＦＯメ
モリ、例えば１４−１の出力を選択してＬＣＤ表示信号
として出力する。２０はレジスタで、表示サイズセレク
ト信号ａを記憶する。２１はワイヤードオアで、マイク
ロプロセッサ１１の信号線とＤＭＡコントローラ１２の
信号線を接続する。
【００１９】ｋはアドレスバス、ｍはデータバス、ｓは
マイクロプロセッサ１１のリード信号、ｔはマイクロプ
ロセッサ１１のライト信号、ｐはインクリメントアドレ
ス信号、ｑはＤＭＡコントローラ１２のリード信号、ｒ
はＤＭＡコントローラ１２のライト信号である。この実
施の形態の表示制御装置は、ＭＰＵ１１のデータバス
ｍ、アドレスバスｋ、リード信号ｓ、ライト信号ｔに
は、ワイヤードオア２１を介して、ＤＭＡコントローラ
１２およびＶＲＡＭ１３の個々の信号が接続され、さら
にデータバスｍには縦続接続されたＮ個の多ビットＦＩ
ＦＯメモリ１４−〜１４−Ｎが接続されいる。また、Ｌ
ＣＤフレーム信号生成回路１５で生成されたＬＣＤフレ
ーム信号ｂに同期したフラグ信号ｃ，ｄ，ｇ，ｕをフラ
グ生成回路１６で生成し、前記で生成されたリード許可
認識フラグ信号ｄ，ライト許可認識フラグ信号ｕを表示
データとともに転送し、フラグ検出回路１７でリード許
可認識フラグ信号ｄ，ライト許可認識フラグ信号ｕの有
無を検出する。フラグ検出回路１７で検出したリード許
可認識フラグ信号ｄ，ライト許可認識フラグ信号ｕの有
無でリード／ライト制御回路１８はＦＩＦＯメモリ１４
−１〜１４−Ｎのリード／ライトの制御をし、転送され
たＮ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの
出力データｙ−１〜ｙ−ｎはデータセレクト回路１９を
通じてＬＣＤ表示信号を出力する。データセレクト回路
１９は、表示サイズセレクト信号ａに応じて、Ｎ個の多
ビットＦＩＦＯメモリ１４−１〜１４−Ｎの出力データ
ｙ−１〜ｙ−ｎの何れか一つをＬＣＤ表示信号として選
択する。
マイクロプロセッサ１１のリード信号、ｔはマイクロプ
ロセッサ１１のライト信号、ｐはインクリメントアドレ
ス信号、ｑはＤＭＡコントローラ１２のリード信号、ｒ
はＤＭＡコントローラ１２のライト信号である。この実
施の形態の表示制御装置は、ＭＰＵ１１のデータバス
ｍ、アドレスバスｋ、リード信号ｓ、ライト信号ｔに
は、ワイヤードオア２１を介して、ＤＭＡコントローラ
１２およびＶＲＡＭ１３の個々の信号が接続され、さら
にデータバスｍには縦続接続されたＮ個の多ビットＦＩ
ＦＯメモリ１４−〜１４−Ｎが接続されいる。また、Ｌ
ＣＤフレーム信号生成回路１５で生成されたＬＣＤフレ
ーム信号ｂに同期したフラグ信号ｃ，ｄ，ｇ，ｕをフラ
グ生成回路１６で生成し、前記で生成されたリード許可
認識フラグ信号ｄ，ライト許可認識フラグ信号ｕを表示
データとともに転送し、フラグ検出回路１７でリード許
可認識フラグ信号ｄ，ライト許可認識フラグ信号ｕの有
無を検出する。フラグ検出回路１７で検出したリード許
可認識フラグ信号ｄ，ライト許可認識フラグ信号ｕの有
無でリード／ライト制御回路１８はＦＩＦＯメモリ１４
−１〜１４−Ｎのリード／ライトの制御をし、転送され
たＮ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの
出力データｙ−１〜ｙ−ｎはデータセレクト回路１９を
通じてＬＣＤ表示信号を出力する。データセレクト回路
１９は、表示サイズセレクト信号ａに応じて、Ｎ個の多
ビットＦＩＦＯメモリ１４−１〜１４−Ｎの出力データ
ｙ−１〜ｙ−ｎの何れか一つをＬＣＤ表示信号として選
択する。
【００２０】以上のように構成された表示制御装置につ
いて、図２および図３を参照しながら、以下その動作を
説明する。図２は各ライン毎のリード動作のタイムチャ
ートを示し、図３は各ライン毎のライト動作のタイムチ
ャートを示す。なお、ライト動作は、図２のリード動作
のタイムチャートにおいて、１ライン目では、時刻ｔ 1
以降に実行され、その後２ライン目のリード動作が始ま
る。以下、この動作が繰り返される。
いて、図２および図３を参照しながら、以下その動作を
説明する。図２は各ライン毎のリード動作のタイムチャ
ートを示し、図３は各ライン毎のライト動作のタイムチ
ャートを示す。なお、ライト動作は、図２のリード動作
のタイムチャートにおいて、１ライン目では、時刻ｔ 1
以降に実行され、その後２ライン目のリード動作が始ま
る。以下、この動作が繰り返される。
【００２１】まず、図２のタイムチャートに従って１ラ
イン目のリード動作が行われる。すなわち、レジスタ２
０に選択する表示サイズを設定すると、レジスタ２０か
ら出力される表示サイズセレクト信号ａは、ＬＣＤフレ
ーム信号生成回路１５、フラグ検出回路１７およびデー
タセレクト回路１９に入力される。フラグ検出回路１７
は、表示サイズセレクト信号ａによって表示サイズに見
合った段数の多ビットＦＩＦＯメモリ１４のリード許可
認識フラグ信号をｄ−１，ｄ−２，…，ｄ−ｎからセレ
クトする。同様に、データセレクト回路１９も表示サイ
ズに見合った段数の多ビットＦＩＦＯメモリ１４の出力
をｙ−１，ｙ−２，…，ｙ−ｎからセレクトする。ＬＣ
Ｄフレーム信号生成回路１５は、表示サイズセレクト信
号ａをもとに、表示サイズに適したＬＣＤフレーム信号
ｂを基準信号となるシステムクロックｓｃから生成す
る。このＬＣＤフレーム信号ｂをトリガとしてライン毎
のリード／ライト動作が行われる。ＬＣＤフレーム信号
生成回路１５で生成したＬＣＤフレーム信号ｂをもと
に、フラグ生成回路１６はリード制御フラグ信号ｃを発
生し、リード／ライト制御回路１８へ与える。その結
果、リード制御用フラグ信号ｃをトリガとして、リード
／ライト制御回路１８はＮ個の多ビットＦＩＦＯメモリ
のデータを読み出すリード信号ｖを出力する。このリー
ド信号ｖが出力されたタイミングで、フラグ生成回路１
６からリード許可認識フラグ信号ｄが発生し、表示デー
タと同タイミングでＮ個の多ビットＦＩＦＯメモリ１４
−１〜１４−Ｎ中を転送される。転送される表示データ
はＮ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの
各々から出力されるが、データセレクト回路１９によっ
て多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの出力ｙ
−１〜ｙ−ｎの何れかがセレクトされてＬＣＤ表示信号
となる。フラグ検出回路１７は表示サイズに見合ったリ
ード許可認識信号ｄ−１〜ｄ−ｎの何れかを検出し、リ
ードストップ信号ｅをリード／ライト制御回路１８へ送
り、表示データの転送を終了させる。以上の１ライン目
の読み出し動作が終了する。なお、ＬＣＤ表示フレーム
信号は、１表示フレーム毎に出力される信号であり、Ｌ
ＣＤフレーム信号ｂは１ライン毎に出力される信号であ
る。
イン目のリード動作が行われる。すなわち、レジスタ２
０に選択する表示サイズを設定すると、レジスタ２０か
ら出力される表示サイズセレクト信号ａは、ＬＣＤフレ
ーム信号生成回路１５、フラグ検出回路１７およびデー
タセレクト回路１９に入力される。フラグ検出回路１７
は、表示サイズセレクト信号ａによって表示サイズに見
合った段数の多ビットＦＩＦＯメモリ１４のリード許可
認識フラグ信号をｄ−１，ｄ−２，…，ｄ−ｎからセレ
クトする。同様に、データセレクト回路１９も表示サイ
ズに見合った段数の多ビットＦＩＦＯメモリ１４の出力
をｙ−１，ｙ−２，…，ｙ−ｎからセレクトする。ＬＣ
Ｄフレーム信号生成回路１５は、表示サイズセレクト信
号ａをもとに、表示サイズに適したＬＣＤフレーム信号
ｂを基準信号となるシステムクロックｓｃから生成す
る。このＬＣＤフレーム信号ｂをトリガとしてライン毎
のリード／ライト動作が行われる。ＬＣＤフレーム信号
生成回路１５で生成したＬＣＤフレーム信号ｂをもと
に、フラグ生成回路１６はリード制御フラグ信号ｃを発
生し、リード／ライト制御回路１８へ与える。その結
果、リード制御用フラグ信号ｃをトリガとして、リード
／ライト制御回路１８はＮ個の多ビットＦＩＦＯメモリ
のデータを読み出すリード信号ｖを出力する。このリー
ド信号ｖが出力されたタイミングで、フラグ生成回路１
６からリード許可認識フラグ信号ｄが発生し、表示デー
タと同タイミングでＮ個の多ビットＦＩＦＯメモリ１４
−１〜１４−Ｎ中を転送される。転送される表示データ
はＮ個の多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの
各々から出力されるが、データセレクト回路１９によっ
て多ビットＦＩＦＯメモリ１４−１〜１４−Ｎの出力ｙ
−１〜ｙ−ｎの何れかがセレクトされてＬＣＤ表示信号
となる。フラグ検出回路１７は表示サイズに見合ったリ
ード許可認識信号ｄ−１〜ｄ−ｎの何れかを検出し、リ
ードストップ信号ｅをリード／ライト制御回路１８へ送
り、表示データの転送を終了させる。以上の１ライン目
の読み出し動作が終了する。なお、ＬＣＤ表示フレーム
信号は、１表示フレーム毎に出力される信号であり、Ｌ
ＣＤフレーム信号ｂは１ライン毎に出力される信号であ
る。
【００２２】つぎに、図３に示すタイムチャートに従っ
て１ライン目の書き込み動作が行われる。すなわち、リ
ード／ライト制御回路１８は、ＤＭＡコントローライネ
ーブル信号ｆを出力しＤＭＡコントローラ１２をイネー
ブル状態とする。ＤＭＡコントローラ１２はマイクロプ
ロセッサ１１に対してバス要求信号ｈを出力し、マイク
ロプロセッサ１１はバスを解放できる状態になるとバス
許可信号ｊを出し、アドレスバスｋ、データバスｍ、リ
ード信号ｓ、ライト信号ｔを解放する。なお、リードス
トップ信号ｅがリード／ライト制御回路１８へ送られ、
表示データの転送が終了したのち、システムクロックｓ
ｃに同期してＤＭＡコントローライネーブル信号ｆが出
力される。
て１ライン目の書き込み動作が行われる。すなわち、リ
ード／ライト制御回路１８は、ＤＭＡコントローライネ
ーブル信号ｆを出力しＤＭＡコントローラ１２をイネー
ブル状態とする。ＤＭＡコントローラ１２はマイクロプ
ロセッサ１１に対してバス要求信号ｈを出力し、マイク
ロプロセッサ１１はバスを解放できる状態になるとバス
許可信号ｊを出し、アドレスバスｋ、データバスｍ、リ
ード信号ｓ、ライト信号ｔを解放する。なお、リードス
トップ信号ｅがリード／ライト制御回路１８へ送られ、
表示データの転送が終了したのち、システムクロックｓ
ｃに同期してＤＭＡコントローライネーブル信号ｆが出
力される。
【００２３】フラグ生成回路１６は、マイクロプロセッ
サ１１からのバス許可信号ｊをトリガとしてライト制御
フラグ信号ｇを発生させる。上記ライト制御フラグ信号
ｇはリード／ライト制御回路１８に送られ、Ｎ個の多ビ
ットＦＩＦＯメモリ１４−１〜１４−Ｎに表示データを
書き込むライト信号ｗを発生させる。同タイミングで、
ＤＭＡコントローラ１２はＶＲＡＭ１３に対してインク
リメントアドレス信号ｐ、リード信号ｑおよびライト信
号ｒを与え、ＶＲＡＭ１３から表示データを読み出す。
読み出された表示データはデータバスｍを通じてＮ個の
多ビットＦＩＦＯメモリ１４−１〜１４−Ｎに順次、ラ
イト許可認識フラグ信号ｕとともに転送され、格納され
る。
サ１１からのバス許可信号ｊをトリガとしてライト制御
フラグ信号ｇを発生させる。上記ライト制御フラグ信号
ｇはリード／ライト制御回路１８に送られ、Ｎ個の多ビ
ットＦＩＦＯメモリ１４−１〜１４−Ｎに表示データを
書き込むライト信号ｗを発生させる。同タイミングで、
ＤＭＡコントローラ１２はＶＲＡＭ１３に対してインク
リメントアドレス信号ｐ、リード信号ｑおよびライト信
号ｒを与え、ＶＲＡＭ１３から表示データを読み出す。
読み出された表示データはデータバスｍを通じてＮ個の
多ビットＦＩＦＯメモリ１４−１〜１４−Ｎに順次、ラ
イト許可認識フラグ信号ｕとともに転送され、格納され
る。
【００２４】リード時と同様に、フラグ検出回路１７は
表示サイズセレクト信号ａによって多ビットＦＩＦＯメ
モリ１４−１〜１４−Ｎのライト許可認識フラグ信号を
Ｕ−１，Ｕ−２，…，Ｕ−ｎから表示サイズに見合った
一つの多ビットＦＩＦＯメモリのライト許可認識フラグ
信号をセレクトし、これが検出されたときにライトスト
ップ信号ｘをリード／ライト制御回路１８へ送り表示デ
ータの書き込みを終了させる。リード／ライト制御回路
１８は、ＤＭＡコントローラ１２にＤＭＡコントローラ
ディスエーブル信号ｚを送り、その結果ＤＭＡコントロ
ーラ１２はディスエーブル状態となり、バス使用権をマ
イクロプロセッサ１１に返す。
表示サイズセレクト信号ａによって多ビットＦＩＦＯメ
モリ１４−１〜１４−Ｎのライト許可認識フラグ信号を
Ｕ−１，Ｕ−２，…，Ｕ−ｎから表示サイズに見合った
一つの多ビットＦＩＦＯメモリのライト許可認識フラグ
信号をセレクトし、これが検出されたときにライトスト
ップ信号ｘをリード／ライト制御回路１８へ送り表示デ
ータの書き込みを終了させる。リード／ライト制御回路
１８は、ＤＭＡコントローラ１２にＤＭＡコントローラ
ディスエーブル信号ｚを送り、その結果ＤＭＡコントロ
ーラ１２はディスエーブル状態となり、バス使用権をマ
イクロプロセッサ１１に返す。
【００２５】ここで、ライトストップ信号ｘとＤＭＡコ
ントローラディスエーブル信号ｚとのタイミング関係に
ついて説明すると、ライトストップ信号ｘがリード／ラ
イト制御回路１８へ送られ、ライト信号ｗが停止したの
ち、システムクロックｓｃに同期してＤＭＡコントロー
ラディスエーブル信号Ｚが出力される。ご教示下さい。
ントローラディスエーブル信号ｚとのタイミング関係に
ついて説明すると、ライトストップ信号ｘがリード／ラ
イト制御回路１８へ送られ、ライト信号ｗが停止したの
ち、システムクロックｓｃに同期してＤＭＡコントロー
ラディスエーブル信号Ｚが出力される。ご教示下さい。
【００２６】以上に説明したリード動作およびライト動
作を全ラインに対して繰り返すことでＬＣＤ表示が可能
となる。ここで、ＦＩＦＯメモリ１４−１〜１４−Ｎの
出力の何れかを選択することと、液晶表示のサイズとの
関係について図４を用いて説明する。表示サイズがα×
１６０ドットの場合、ＶＲＡＭより１ライン分のデータ
（ＶＲＡＭアドレス０〜１６０／８のデータ）がＦＩＦ
Ｏメモリ１４−１〜１４−Ｎに転送される。この場合、
ＦＩＦＯメモリ１４−１〜１４−Ｎは、それぞれフラグ
が２ビットとデータが８ビットの合計１０ビットで１０
段の構成であり、また上記の表示サイズの場合、２０個
のＶＲＡＭアドレスのデータを記憶できればよいので、
２個のＦＩＦＯメモリ１４−１，１４−２を使用するよ
うに設定される。その方法としては、ＦＩＦＯメモリ１
４−１〜１４−Ｎ中を転送する際に、ＶＲＡＭデータと
とも転送されるフラグがＦＩＦＯメモリ１４−２の最終
段で認識された時点で、ＶＲＡＭからのデータバスの書
き込みを終了するということで実現できる。
作を全ラインに対して繰り返すことでＬＣＤ表示が可能
となる。ここで、ＦＩＦＯメモリ１４−１〜１４−Ｎの
出力の何れかを選択することと、液晶表示のサイズとの
関係について図４を用いて説明する。表示サイズがα×
１６０ドットの場合、ＶＲＡＭより１ライン分のデータ
（ＶＲＡＭアドレス０〜１６０／８のデータ）がＦＩＦ
Ｏメモリ１４−１〜１４−Ｎに転送される。この場合、
ＦＩＦＯメモリ１４−１〜１４−Ｎは、それぞれフラグ
が２ビットとデータが８ビットの合計１０ビットで１０
段の構成であり、また上記の表示サイズの場合、２０個
のＶＲＡＭアドレスのデータを記憶できればよいので、
２個のＦＩＦＯメモリ１４−１，１４−２を使用するよ
うに設定される。その方法としては、ＦＩＦＯメモリ１
４−１〜１４−Ｎ中を転送する際に、ＶＲＡＭデータと
とも転送されるフラグがＦＩＦＯメモリ１４−２の最終
段で認識された時点で、ＶＲＡＭからのデータバスの書
き込みを終了するということで実現できる。
【００２７】ＦＩＦＯメモリ１４−１，１４−２に書き
込まれたデータは、液晶表示タイミングに合わせて１ラ
イン分が転送される。そして、１画面を表示するのに、
上記の転送の動作がαライン分行われる。なお、図４に
おいて、ＦＩＦＯメモリ１４−１，１４−２の各々の各
段の横に１ライン目および２ライン目の表示のためにＦ
ＩＦＯメモリ１４−１，１４−２に格納されるデータの
ＶＲＡＭアドレスを示している。なお、この数字は１６
進数表示である。
込まれたデータは、液晶表示タイミングに合わせて１ラ
イン分が転送される。そして、１画面を表示するのに、
上記の転送の動作がαライン分行われる。なお、図４に
おいて、ＦＩＦＯメモリ１４−１，１４−２の各々の各
段の横に１ライン目および２ライン目の表示のためにＦ
ＩＦＯメモリ１４−１，１４−２に格納されるデータの
ＶＲＡＭアドレスを示している。なお、この数字は１６
進数表示である。
【００２８】図５には、ＶＲＡＭアドレスと液晶表示装
置との関係について示す。図５において、ＣＯＭ１〜Ｃ
ＯＭαは液晶表示装置の各ラインを示し、ＳＥＧ１，
…，ＳＥＧ９，…，ＳＥＧ１５２，…，ＳＥＧ１６０は
液晶表示装置の各セグメントを示している。また、枠内
の数字はＶＲＡＭアドレスを示している。以上のよう
に、この実施の形態によれば、ＤＭＡコントローラ１２
がバス使用権の制御をするため、マイクロプロセッサ１
１のバスを共有することができ、マイクロプロセッサ１
１とのワンチップ化を可能とする。また、読み出された
表示データを複数個の多ビットＦＩＦＯメモリ１４−１
〜１４−Ｎにリード／ライトを行うタイミングをリード
許可認識フラグ信号ｄおよびライト許可認識フラグ信号
ｕの有無によりコントロールするため、異なる表示サイ
ズごとのカウンタを不必要とすることができ、簡単な構
成で容易に表示サイズの切替に対応できる。
置との関係について示す。図５において、ＣＯＭ１〜Ｃ
ＯＭαは液晶表示装置の各ラインを示し、ＳＥＧ１，
…，ＳＥＧ９，…，ＳＥＧ１５２，…，ＳＥＧ１６０は
液晶表示装置の各セグメントを示している。また、枠内
の数字はＶＲＡＭアドレスを示している。以上のよう
に、この実施の形態によれば、ＤＭＡコントローラ１２
がバス使用権の制御をするため、マイクロプロセッサ１
１のバスを共有することができ、マイクロプロセッサ１
１とのワンチップ化を可能とする。また、読み出された
表示データを複数個の多ビットＦＩＦＯメモリ１４−１
〜１４−Ｎにリード／ライトを行うタイミングをリード
許可認識フラグ信号ｄおよびライト許可認識フラグ信号
ｕの有無によりコントロールするため、異なる表示サイ
ズごとのカウンタを不必要とすることができ、簡単な構
成で容易に表示サイズの切替に対応できる。
【００２９】
【発明の効果】本発明の請求項１記載の表示制御装置に
よれば、マイクロプロセッサのバスを共有して表示デー
タをＮ個の多ビットＦＩＦＯメモリへ転送させるＤＭＡ
コントローラを設け、ＤＭＡコントローラがバス使用権
の制御をするため、マイクロプロセッサのバスを共有す
ることができ、マイクロプロセッサとのワンチップ化を
可能とする。また、フラグ信号の有無によってリード／
ライトをコントロールするリード／ライト制御回路を設
け、読み出された表示データを複数個の多ビットＦＩＦ
Ｏメモリにリード／ライトを行うタイミングをフラグ信
号の有無によりコントロールするため、異なる表示サイ
ズごとのカウンタを不必要とすることができ、簡単な構
成で容易に表示サイズの切替に対応できる。
よれば、マイクロプロセッサのバスを共有して表示デー
タをＮ個の多ビットＦＩＦＯメモリへ転送させるＤＭＡ
コントローラを設け、ＤＭＡコントローラがバス使用権
の制御をするため、マイクロプロセッサのバスを共有す
ることができ、マイクロプロセッサとのワンチップ化を
可能とする。また、フラグ信号の有無によってリード／
ライトをコントロールするリード／ライト制御回路を設
け、読み出された表示データを複数個の多ビットＦＩＦ
Ｏメモリにリード／ライトを行うタイミングをフラグ信
号の有無によりコントロールするため、異なる表示サイ
ズごとのカウンタを不必要とすることができ、簡単な構
成で容易に表示サイズの切替に対応できる。
【００３０】本発明の請求項２記載の表示制御装置によ
れば、マイクロプロセッサのバスを共有して表示データ
をＮ個の多ビットＦＩＦＯメモリへ転送させるＤＭＡコ
ントローラを設け、ＤＭＡコントローラでバス使用権の
制御をするため、マイクロプロセッサのバスを共有する
ことができ、マイクロプロセッサとのワンチップ化が可
能である。また、リード許可認識フラグ信号およびライ
ト許可認識フラグ信号の有無によってリード／ライトを
コントロールするリード／ライト制御回路を設け、読み
出された表示データを複数個の多ビットＦＩＦＯメモリ
に対しリード／ライトを行うタイミングをリード許可認
識フラグ信号およびライト許可認識フラグ信号の有無に
よりコントロールするため、異なる表示サイズごとのカ
ウンタを不必要とすることができ、簡単な構成で容易に
表示サイズの切替に対応できる。
れば、マイクロプロセッサのバスを共有して表示データ
をＮ個の多ビットＦＩＦＯメモリへ転送させるＤＭＡコ
ントローラを設け、ＤＭＡコントローラでバス使用権の
制御をするため、マイクロプロセッサのバスを共有する
ことができ、マイクロプロセッサとのワンチップ化が可
能である。また、リード許可認識フラグ信号およびライ
ト許可認識フラグ信号の有無によってリード／ライトを
コントロールするリード／ライト制御回路を設け、読み
出された表示データを複数個の多ビットＦＩＦＯメモリ
に対しリード／ライトを行うタイミングをリード許可認
識フラグ信号およびライト許可認識フラグ信号の有無に
よりコントロールするため、異なる表示サイズごとのカ
ウンタを不必要とすることができ、簡単な構成で容易に
表示サイズの切替に対応できる。
【図１】本発明の実施形態における表示制御装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施形態における表示制御装置のリー
ド動作を示すタイムチャートである。
ド動作を示すタイムチャートである。
【図３】本発明の実施形態における表示制御装置のライ
ト動作を示すタイムチャートである。
ト動作を示すタイムチャートである。
【図４】ＦＩＦＯメモリの構成を示す概略図である。
【図５】ＶＲＡＭアドレスと液晶表示装置との関係を示
す概略図である。
す概略図である。
【図６】従来の表示制御装置の構成を示すブロック図で
ある。
ある。
１１ マイクロプロセッサ（ＭＰＵ） １２ ＤＭＡ（ダイレクトメモリアクセス）コントロ
ーラ １３ ＶＲＡＭ（画像メモリ） １４−１〜１４−ｎ Ｎ個のＦＩＦＯ（先入れ先出
し）メモリ １５ ＬＣＤ（液晶表示装置）フレーム信号生成回路 １６ フラグ生成回路 １７ フラグ検出回路 １８ リード／ライト信号回路 １９ データセレクト回路 ２０ レジスタ ２１ ワイヤードオア １−１，１−２ Ｎ進カウンタ ２ マルチプレクサ ３ タイミング発生回路 ４ ＶＲＡＭ ５ ＦＩＦＯメモリ ｓｃ システムクロック ａ 表示サイズセレクト信号 ｂ ＬＣＤフレーム信号 ｃ リード制御フラグ信号 ｄ リード許可認識フラグ信号 ｅ リードストップ信号 ｆ ＤＭＡコントローライネーブル信号 ｇ ライト制御フラグ信号 ｈ バス要求信号 ｊ バス許可信号 ｋ アドレスバス ｍ データバス ｐ インクリメントアドレス信号 ｑ ＤＭＡコントローラのリード信号 ｒ ＤＭＡコントローラのライト信号 s ＭＰＵのリード信号 t ＭＰＵのライト信号 ｕ ライト許可認識フラグ信号 ｖ リード信号 ｗ ライト信号 ｘ ライトストップ信号 ｙ ＦＩＦＯメモリ１４の出力 ｚ ＤＭＡコントローラディスエーブル信号 Ａ アドレスバス Ｂ−１，Ｂ−２ Ｎ進カウンタ出力 Ｃ ＶＲＡＭアドレス信号 Ｄ システムクロック Ｅ 表示サイズに見合った出力を選択するセレクト信
号 Ｆ ＶＲＡＭのリード／ライト制御信号 Ｇ ＦＩＦＯメモリのリード／ライト制御信号
ーラ １３ ＶＲＡＭ（画像メモリ） １４−１〜１４−ｎ Ｎ個のＦＩＦＯ（先入れ先出
し）メモリ １５ ＬＣＤ（液晶表示装置）フレーム信号生成回路 １６ フラグ生成回路 １７ フラグ検出回路 １８ リード／ライト信号回路 １９ データセレクト回路 ２０ レジスタ ２１ ワイヤードオア １−１，１−２ Ｎ進カウンタ ２ マルチプレクサ ３ タイミング発生回路 ４ ＶＲＡＭ ５ ＦＩＦＯメモリ ｓｃ システムクロック ａ 表示サイズセレクト信号 ｂ ＬＣＤフレーム信号 ｃ リード制御フラグ信号 ｄ リード許可認識フラグ信号 ｅ リードストップ信号 ｆ ＤＭＡコントローライネーブル信号 ｇ ライト制御フラグ信号 ｈ バス要求信号 ｊ バス許可信号 ｋ アドレスバス ｍ データバス ｐ インクリメントアドレス信号 ｑ ＤＭＡコントローラのリード信号 ｒ ＤＭＡコントローラのライト信号 s ＭＰＵのリード信号 t ＭＰＵのライト信号 ｕ ライト許可認識フラグ信号 ｖ リード信号 ｗ ライト信号 ｘ ライトストップ信号 ｙ ＦＩＦＯメモリ１４の出力 ｚ ＤＭＡコントローラディスエーブル信号 Ａ アドレスバス Ｂ−１，Ｂ−２ Ｎ進カウンタ出力 Ｃ ＶＲＡＭアドレス信号 Ｄ システムクロック Ｅ 表示サイズに見合った出力を選択するセレクト信
号 Ｆ ＶＲＡＭのリード／ライト制御信号 Ｇ ＦＩＦＯメモリのリード／ライト制御信号
Claims (2)
- 【請求項１】 複数の表示サイズに対応して縦続接続さ
れ、書き込み時に画像メモリから読み出された表示デー
タを転送して一時記憶させ、読み出し時に一時記憶した
表示データを転送して出力させ、かつ表示データの転送
時に同時にフラグ信号を転送する複数個の多ビット先入
れ先出しメモリと、 前記表示サイズを選ぶ表示サイズセレクト信号に従いシ
ステムクロックから液晶表示装置フレーム信号を生成す
る液晶表示装置フレーム信号生成回路と、 前記液晶表示装置フレーム信号生成回路で生成されたフ
レーム信号に同期してフラグ信号を生成するフラグ生成
回路と、 前記フラグ生成回路で生成されたリード／ライトのタイ
ミングをつかさどるフラグ信号を、複数個の多ビット先
入れ先出しメモリのうちの表示サイズセレクト信号に対
応した１個の多ビット先入れ先出しメモリから検出する
フラグ検出回路と、 前記フラグ検出回路で検出されたフラグ信号の有無で前
記複数個の多ビット先入れ先出しメモリにおける表示デ
ータのリード／ライトを制御するリード／ライト制御回
路と、 前記リード／ライト制御回路のライトのタイミングで作
動してバス使用権の制御を行いながら表示データを前記
画像メモリから読み出すダイレクトメモリアクセスコン
トローラと、 前記複数の多ビット先入れ先出しメモリの何れか一つの
出力を選択するデータセレクト回路とを備えた表示制御
装置。 - 【請求項２】 複数の表示サイズに対応して縦続接続さ
れ、リード信号の入力時に表示データを転送して出力
し、前記表示データの転送と同時にリード許可認識フラ
グ信号を転送し、ライト信号の入力時に画像メモリから
順次入力される前記表示データを転送して保持し、前記
表示データの転送と同時にライト許可認識フラグ信号を
転送する複数個の多ビット先入れ先出しメモリと、 前記表示サイズを選ぶ表示サイズセレクト信号に従いシ
ステムクロックから液晶表示装置フレーム信号を生成す
る液晶表示装置フレーム信号生成回路と、 前記液晶表示装置フレーム信号に応答してリード制御フ
ラグ信号を発生し、マイクロプロセッサから出力される
バス許可信号に応答してライト制御フラグ信号を発生
し、前記複数個の多ビット先入れ先出しメモリへ入力さ
れるリード信号と同時に前記リード許可認識フラグ信号
を出力して前記複数個の多ビット先入れ先出しメモリに
与え、前記複数個の多ビット先入れ先出しメモリへ入力
されるライト信号と同時に前記ライト許可認識フラグ信
号を出力して前記複数個の多ビット先入れ先出しメモリ
に与えるフラグ生成回路と、 前記複数個の多ビット先入れ先出しメモリのうちの前記
表示サイズセレクト信号に従って選択した１個の多ビッ
ト先入れ先出しメモリからリード許可認識フラグ信号が
出力されたことを検出したときにリードストップ信号を
発生し、前記複数個の多ビット先入れ先出しメモリのう
ちの前記表示サイズセレクト信号に従って選択した１個
の多ビット先入れ先出しメモリからライト許可認識フラ
グ信号が出力されたことを検出したときにライトストッ
プ信号を発生するフラグ検出回路と、 前記リード制御フラグ信号に応答して前記リード信号を
発生し、前記リードストップ信号に応答して前記リード
信号の発生を停止し、その後ダイレクトメモリアクセス
コントローライネーブル信号を発生し、前記ライト制御
フラグ信号に応答して前記ライト信号を発生し、前記ラ
イトストップ信号に応答して前記ライト信号の発生を停
止し、その後ダイレクトメモリアクセスコントローラデ
ィスエーブル信号を発生するリード／ライト制御回路
と、 前記ダイレクトメモリアクセスコントローライネーブル
信号に応答してイネーブル状態となって前記マイクロプ
ロセッサに対してバス要求信号を与え、前記マイクロプ
ロセッサから前記バス許可信号が与えられると前記画像
メモリから表示データを読み出し、前記ダイレクトメモ
リアクセスコントローラディスエーブル信号に応答して
ディスエーブル状態となるダイレクトメモリアクセスコ
ントローラと、 前記表示サイズセレクト信号に従って前記複数個の多ビ
ット先入れ先出しメモリのうちの１個の多ビット先入れ
先出しメモリの出力を選択して液晶表示装置表示信号と
して出力するデータセレクト回路とを備えた表示制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00867198A JP3349941B2 (ja) | 1998-01-20 | 1998-01-20 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00867198A JP3349941B2 (ja) | 1998-01-20 | 1998-01-20 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11202281A JPH11202281A (ja) | 1999-07-30 |
| JP3349941B2 true JP3349941B2 (ja) | 2002-11-25 |
Family
ID=11699406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00867198A Expired - Fee Related JP3349941B2 (ja) | 1998-01-20 | 1998-01-20 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3349941B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405656B1 (ko) * | 2001-04-09 | 2003-11-14 | 엘지전자 주식회사 | 영상통신 단말기의 계층적 메모리 액세스 제어장치 |
-
1998
- 1998-01-20 JP JP00867198A patent/JP3349941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11202281A (ja) | 1999-07-30 |
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