JP3248245B2 - 画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム制御回路（Ｃ
ＰＵ）から送られてくる画像表示制御デ−タ（ＲＯＭの
キャラクタ表示スタ−トアドレス等）に対応してＲＯＭ
から画像デ−タを読み出してＣＲＴ，液晶等の表示部に
画像を表示する画像表示装置に関する。

【０００２】

【従来の技術】図６を用いて従来例を示す。本図は、図
２に示す様に画像表示部の４分割されたエリアに異なっ
たキャラクタを表示する場合の回路構成ブロック図であ
る。

【０００３】制御回路（ＣＰＵ）６００から画像表示制
御デ−タＤＣＤＡＴＡ６０８が出力され記憶回路（ＲＡ
Ｍ）６０２へ入力される。ここで画像表示制御デ−タＤ
ＣＤＡＴＡ６０８は、図２に示す様に４分割された各エ
リアに表示するキャラクタの画像デ−タ記憶回路（ＲＯ
Ｍ）６０５における先頭アドレス（”Ａ”キャラクタス
タ−トアドレスＡ１１、以下Ｂ１１、Ｃ１１，Ｄ１１と
図２に示す）であり、記憶回路（ＲＡＭ）６０２は書き
込み、読み出し可能な記憶手段（ＲＡＭ）で構成されて
いる。また、制御回路（ＣＰＵ）６００から画像表示制
御デ−タＤＣＤＡＴＡ６０８に同期して記憶回路（ＲＡ
Ｍ）６０２の書き込み／読み出し制御信号ＤＥ６０９及
び書き込みクロックＣＳ６１０が出力され記憶回路６０
２と書き込みアドレス発生回路６０１へ入力される。書
き込みアドレス発生回路６０１では書き込み／読み出し
制御信号ＤＥ６０９で書き込みアドレスがリセットされ
た後、書き込みクロックＣＳ６１０によって書き込みア
ドレスがインクリメントされ書き込みアドレスＷＡＤＤ
６１１として記憶回路（ＲＡＭ）６０２へ入力される。
記憶回路（ＲＡＭ）６０２は、書き込み／読み出し制御
信号ＤＥ６０９がＬｏｗの期間書き込みモ−ドとなり、
書き込みクロックＣＳ６１０の立下りのタイミングで画
像表示制御デ−タＤＣＤＡＴＡ６０８が書き込みアドレ
スＷＡＤＤ６１１に対応して記憶回路（ＲＡＭ）６０２
の各アドレスに順次書き込まれる。

【０００４】次に、記憶回路（ＲＡＭ）６０２は書き込
み／読み出し制御信号ＤＥ６０９がＨｉｇｈの期間読み
出しモ−ドとなり、読み出しアドレス発生回路６０４か
ら入力された読み出しアドレス（ＲＡＤＤ）６１３に対
応した各アドレスに書き込まれている画像表示制御デ−
タが読み出されて画像表示スタ−トアドレスＡＤＡＴＡ
６１２として画像デ−タ記憶回路アドレス発生回路６０
３へ入力される。ここで読み出しアドレス発生回路６０
４は、画像表示部制御信号発生回路６０７から入力され
たフィ−ルドスタ−ト信号ＦＳ６１９によって各フィ−
ルドのスタ−ト時点から画像表示部６０６の表示タイミ
ングに同期して画像表示部制御信号発生回路６０７から
発生する読み出し制御信号ＲＣＯＮＴ６１６によって、
記憶回路（ＲＡＭ）６０２に書き込まれている各キャラ
クタのスタ−トアドレスが画像表示部６０６の所定の表
示位置に表示される様に記憶回路（ＲＡＭ）６０２の読
み出しアドレス６１３を発生する。画像デ−タ記憶回路
アドレス発生回路６０３は、画像表示部制御信号発生回
路６０７から出力されたドットクロックＣＣＬＫ６１５
で内部のアドレスカウンタがインクリメントされ、画像
表示部６０６の所定の位置に所定のキャラクタが表示さ
れる様に画像デ−タ記憶回路（ＲＯＭ）６０５のアドレ
スであるＲＯＭアドレスＡＤＤ６１４を発生する。

【０００５】即ち、図２に示す様なキャラクタを表示す
る場合は、キャラクタ”Ａ””Ｂ””Ｃ””Ｄ”の四つ
のキャラクタの先頭アドレス（図２中各々Ａ１１、Ｂ１
１，Ｃ１１，Ｄ１１で示す）が画像表示制御デ−タＤＣ
ＤＡＴＡ６０８として制御回路（ＣＰＵ）６００から記
憶回路（ＲＡＭ）６０２へ書き込まれる。次に記憶回路
６０２が読み出しモ−ドになって、画像表示部制御信号
発生回路６０７から出力された読み出し制御信号ＲＣＯ
ＮＴ６１６によって、画像表示部の表示タイミングに合
わせてまず”Ａ”キャラクタの先頭アドレスＡ１１が読
み出され画像表示スタ−トアドレス６１２として画像デ
−タ記憶回路アドレス発生回路６０３へ入力される。画
像デ−タ記憶回路アドレス発生回路６０３では、画像表
示部制御信号発生回路６０７から入力された画像表示部
６０６の表示ドットクロックに同期したドットクロック
ＣＣＬＫ６１５によって、”Ａ”キャラクタの先頭アド
レスＡ１１から順次アドレスカウンタがインクリメント
され”Ａ”キャラクタの１ライン分のアドレスがＲＯＭ
アドレスＡＤＤ６１４として画像デ−タ記憶回路（ＲＯ
Ｍ）６０５へ順次おくられる。次に画像表示部制御信号
発生回路６０７から出力された読み出し制御信号ＲＣＯ
ＮＴ６１６によって、”Ｂ”キャラクタの先頭アドレス
Ｂ１１が画像表示スタ−トアドレスＡＤＡＴＡ６１２と
して記憶回路（ＲＡＭ）６０２から読み出されて画像デ
−タ記憶回路アドレス発生回路６０３へ入力され、同様
の動作にて”Ｂ”キャラクタの１ライン分のアドレスが
ＲＯＭアドレスＡＤＤ６１４として画像デ−タ記憶回路
（ＲＯＭ）６０５へ順次送られる。そして次に画像表示
部制御信号発生回路６０７から出力された読み出し制御
信号ＲＣＯＮＴ６１６によって、再び”Ａ”キャラクタ
の先頭アドレスＡ１１が画像表示スタ−トアドレスＡＤ
ＡＴＡ６１２として記憶回路（ＲＡＭ）６０２から読み
出されて画像デ−タ記憶回路アドレス発生回路６０３へ
入力され、キャラクタ１ライン分のアドレスが加算され
て”Ａ”キャラクタ２ライン目の先頭アドレスにアドレ
ス変換された後、同様の動作によって”Ａ”キャラクタ
の２ライン目の１ライン分のアドレスがＲＯＭアドレス
ＡＤＤ６１４として画像デ−タ記憶回路（ＲＯＭ）６０
５へ順次送られる。以下同様の動作によって、”Ａ”キ
ャラクタ、”Ｂ”キャラクタの各ラインに対応した画像
デ−タ記憶回路（ＲＯＭ）６０５のＲＯＭアドレスＡＤ
Ｄ６１４として画像デ−タ記憶回路（ＲＯＭ）６０５へ
入力される。更に、”Ｃ”キャラクタ、”Ｄ”キャラク
タも同様の動作である。

【０００６】以上の動作によって、図２に示すキャラク
タ表示に対応した画像デ−タＤＤＡＴＡ６１７が画像デ
−タ記憶回路（ＲＯＭ）６０５から読み出されて画像表
示部６０６へ転送され、画像表示部制御信号発生回路６
０７からの表示コントロ−ル信号ＤＣ６１８によって画
像表示部に図２に示す様な画像が表示される。

【０００７】次に図７に制御回路（ＣＰＵ）から送られ
てくる画像表示制御デ−タＤＣＤＡＴＡ（４分割された
各エリアに表示されるキャラクタの先頭アドレスＡ１
１、Ｂ１１，Ｃ１１，Ｄ１１）の記憶回路（ＲＡＭ）へ
の書き込みタイミング及び画像デ−タ記憶回路（ＲＯ
Ｍ）に入力されるＲＯＭアドレスＡＤＤのタイミングを
示す。

【０００８】書き込み／読み出し制御信号ＤＥがＬｏｗ
の期間記憶回路（ＲＡＭ）が書き込みモ−ドになり、書
き込み／読み出し制御信号ＤＥの立下りで書き込みアド
レスがリセットされた後書き込みクロックＣＳの立ち上
がりで書き込みアドレスＷＡＤＤがインクリメントさ
れ、立下りで記憶回路（ＲＡＭ）へ画像表示制御デ−タ
ＤＣＤＡＴＡが書き込まれる。従って、記憶回路（ＲＡ
Ｍ）の０番地には”Ａ”キャラクタの先頭アドレスＡ１
１、１番地にはＢ１１，２番地にはＣ１１，３番地には
Ｄ１１が各々書き込まれる。次に画像デ−タ記憶回路
（ＲＯＭ）に入力されるＲＯＭアドレスＡＤＤのタイミ
ングについて説明する。フィ−ルドスタ−ト信号ＦＳに
よって各フィ−ルドスタ−ト時点で記憶回路の読み出し
アドレスＲＡＤＤがリセットされ、記憶回路の０番地に
書き込まれている”Ａ”キャラクタの先頭アドレスＡ’
１１が読み出された後、画像表示部の表示ドットクロッ
クに同期したドットクロックＣＣＬＫによってＲＯＭア
ドレスが１番地ずつインクリメントされ、Ａ’１２，
Ａ’１３とＲＯＭアドレスＡＤＤが変化して”Ａ”キャ
ラクタの１ライン目の１ライン分の画像デ−タが画像デ
−タ記憶回路（ＲＯＭ）から読み出されて画像表示部へ
転送され表示される。そして、”Ａ”キャラクタの１ラ
イン目の画像デ−タが読み出された時点で記憶回路（Ｒ
ＡＭ）の読み出しアドレスが１番地になり記憶回路（Ｒ
ＡＭ）の１番地に書き込まれている”Ｂ”キャラクタの
先頭アドレスＢ’１１が読みだされた後、同様にして
Ｂ’１２，Ｂ’１３とＲＯＭアドレスが変化して”Ｂ”
キャラクタの１ライン目の１ライン分の画像デ−タが読
み出される。本タイミングチャ−トの場合”Ｂ”キャラ
クタの１ライン目の画像デ−タを読み出している期間中
に新規の画像表示制御デ−タＤＣＤＡＴＡが転送されて
表示デ−タが更新される為、”Ｂ”キャラクタの１ライ
ン目の画像デ−タが読み出された後再び”Ａ”キャラク
タの先頭アドレスが読み出されるが、読み出されるのは
更新された表示デ−タになり”Ａ”キャラクタの先頭ア
ドレスＡ１１になる。”Ａ”キャラクタの先頭アドレス
Ａ１１に１ライン分のアドレス番地が加算されてアドレ
ス変換され２ライン目の先頭アドレスＡ２１になる。以
下同様にしてＡ２２，Ａ２３とＲＯＭアドレスＡＤＤが
変化して更新された表示デ−タの”Ａ”キャラクタの２
ライン目の画像デ−タが読み出される。

【０００９】以上の動作によって、”Ａ””Ｂ””
Ｃ””Ｄ”の四つのキャラクタの画像デ−タが順次読み
だされて画像表示部に表示される。

【００１０】

【発明が解決しようとする課題】しかし、従来の技術で
は、制御回路からの画像表示制御デ−タの転送と記憶回
路（ＲＯＭ）からの画像デ−タの読み出しは非同期で独
立して行っている為、従来の技術の説明としての図７の
タイミングチャ−トが示す様に、画像表示期間中に制御
回路から更新された画像表示制御デ−タが転送され画像
デ−タが変化する場合が発生する。画像表示期間中に画
像デ−タが変化すると、同一画面上に異なった画像デ−
タが表示されることになり画像品質上問題となる。この
ような問題の発生を防ぐ為に、制御回路からの画像表示
制御デ−タの転送を画像表示休止期間中、例えば垂直帰
線期間中に行う様な手段が考えられる。しかし、この場
合は制御回路からの画像表示制御デ−タの転送を必ず画
像表示休止期間中に行う様に制御回路をコントロ−ルす
る必要があるので制御回路の設計負荷が大きくなる。

【００１１】また、制御回路からの画像表示制御デ−タ
の転送時間を画像表示休止期間より短くする必要がある
為、画像表示制御デ−タのデ−タ転送レ−トが画像表示
部の表示タイミング仕様に制約されるという問題があ
る。

【００１２】そこで、本発明はこのような従来技術の問
題点を解決するためのもので、画像表示装置において、
制御回路からの画像表示制御デ−タのデ−タ転送タイミ
ング及びデ−タ転送レ−トが、画像表示部の表示タイミ
ングに制約されることなく任意に設定でき、且つ制御回
路からの画像表示制御デ−タの転送時に画像表示不良が
なく絶えず安定した表示ができる画像表示装置を実現す
ることを目的とする。

【００１３】

【課題を解決するための手段】本発明の画像表示装置
は、制御回路から送られてくるデ−タに対応して画像を
表示する画像表示部と、前記制御回路から送られてくる
該データが、前記制御回路の所定のタイミングで書き込
まれ、書き込まれているデータが、前記画像表示部の所
定の表示タイミングで読み出される記憶回路と、を備え
ており、前記記憶回路は２系列の記憶手段で構成され、
第一の記憶手段から読み出されている時は、第二の記憶
手段に書き込みを行い、第二の記憶手段から読み出され
ている時は、第一の記憶手段に書き込みを行う様に書き
込み読み出し制御信号を発生する制御信号発生回路を有
し、前記制御信号発生回路は、前記制御回路から送られ
てくるデータに同期して書き込みを許可し、書き込み完
了後、画像表示装置の所定の表示タイミングまで書き込
みを禁止する書き込み制御信号発生回路を有し、そのこ
とにより上記目的を達成する。

【００１４】好ましくは、前記制御信号発生回路は、前
記制御回路から送られてくるデータに同期して書き込み
を許可し、書き込み完了後、画像表示装置の所定の表示
タイミングで書き込みモ−ドと読み出しモ−ドを切り換
える書き込み読み出しモ−ド切り換え制御信号発生回路
をさらに有することを特徴とする請求項１に記載の画像
表示装置。

【００１５】

【作用】本発明では、以上に述べた手段で構成すること
により、制御回路から送られてくる画像表示制御デ−タ
を書き込む記憶手段を書き込み、読み出しが可能な記憶
手段で構成し、且つ該記憶手段を２系列設け、一方が書
き込みモ−ドの時は他方が読み出しモ−ドになるように
交互に書き込みと読み出しを行う。また、制御回路から
送られてくる画像表示制御デ−タの書き込み完了後、画
像表示装置の所定の表示タイミングまで書き込みを禁止
し、前記所定の表示タイミングで書き込みと読み出しの
モ−ド切り換えを行う画像表示装置を構成する。

【００１６】

【実施例】以下に本発明の一実施例を図面をもとに説明
する。

【００１７】図１は、本発明による画像表示装置の具体
的な実施例である。本実施例は図２に示す様に四分割さ
れた画像表示部に”Ａ””Ｂ””Ｃ””Ｄ”の四つのキ
ャラクタを表示する為に、画像デ−タ記憶回路（ＲＯ
Ｍ）内に予め格納されている各キャラクタの先頭ＲＯＭ
アドレス（図２でＡ１１，Ｂ１１，Ｃ１１，Ｄ１１と示
す）が、制御回路（ＣＰＵ）から２系列の記憶回路（記
憶回路−１（ＲＡＭ）、記憶回路−２（ＲＡＭ））へ、
画像表示制御デ−タとして転送される場合を示してい
る。

【００１８】制御回路（ＣＰＵ）１００から、画像デ−
タ記憶回路（ＲＯＭ）１０９内に予め格納されている各
キャラクタの先頭ＲＯＭアドレスが、画像表示制御デ−
タＤＣＤＡＴＡ１１４として記憶回路−１（ＲＡＭ）１
０５及び記憶回路−２（ＲＡＭ）１０６へ転送される。
書き込み制御信号発生回路１０１では、制御回路（ＣＰ
Ｕ）１００から送られてくるデ−タイネ−ブル信号ＤＥ
１１２と画像表示部制御信号発生回路１１１から送られ
てくるフィ−ルドスタ−ト信号ＦＳ１１９から、デ−タ
イネ−ブル信号ＤＥ１１２の立ち上がりから次のフィ−
ルドスタ−ト信号ＦＳ１１９まで書き込み禁止制御を行
う書き込み禁止信号ＷＰ１１８を作成してＡＮＤゲ−ト
１０３へ入力される。ＡＮＤゲ−ト１０３では、制御回
路（ＣＰＵ）１００から送られてくる画像表示制御デ−
タクロックＣＳ１１３を書き込み禁止信号ＷＰ１１８が
Ｌｏｗの期間マスクして書き込みクロックＷＣＬＫ１１
５として記憶回路−１（ＲＡＭ）１０５と記憶回路−２
（ＲＡＭ）１０６へ入力する。書き込み／読み出しモ−
ド切り換え制御信号発生回路１０２では、デ−タイネ−
ブル信号ＤＥ１１２の立ち上がりの次のフィ−ルドスタ
−ト信号ＦＳ１１９で極性が切り替わる信号を作成し、
書き込み／読み出し制御信号Ｒ／Ｗ１１７として記憶回
路−１（ＲＡＭ）１０５と記憶回路−２（ＲＡＭ）１０
６へ入力される。書き込み／読み出し制御信号Ｒ／Ｗ１
１７がＨｉｇｈの期間記憶回路−１（ＲＡＭ）１０５は
書き込みモ−ドになり、Ｌｏｗの期間読み出しモ−ドに
なる。ここで、記憶回路−２（ＲＡＭ）１０６に入力さ
れる書き込み／読み出し制御信号Ｒ／Ｗ１１７はインバ
−タ１２７で極性が反転される為、記憶回路−１（ＲＡ
Ｍ）１０５と記憶回路−２（ＲＡＭ）１０６は、一方が
書き込みモ−ドの時は他方が読み出しモ−ドという様に
交互に書き込み、読み出しモ−ドを繰り返す。記憶回路
−１（ＲＡＭ）１０５と記憶回路−２（ＲＡＭ）１０６
への画像表示制御デ−タＤＣＤＡＴＡ１１４の書き込み
は、書き込みクロックＷＣＬＫ１１５の立下りに同期し
て行われる。書き込むアドレスは、書き込みアドレス発
生回路１０４において、デ−タイネ−ブル信号ＤＥ１１
２の立下りでリセットされ書き込みクロックＷＣＬＫ１
１５の立ち上がりでインクリメントされる書き込みアド
レスＷＡＤＤ１１６になる。

【００１９】以上の様な構成による記憶回路−１（ＲＡ
Ｍ）１０５と記憶回路−２（ＲＡＭ）１０６の書き込み
モ−ドの動作について説明する。制御回路（ＣＰＵ）１
００から出力されるデ−タイネ−ブル信号ＤＥ１１２が
立下がった後、転送されてきた画像表示制御デ−タＤＣ
ＤＡＴＡ１１４（各キャラクタの先頭ＲＯＭアドレス）
は、書き込みモ−ドになっている記憶回路−１（ＲＡ
Ｍ）１０５叉は記憶回路−２（ＲＡＭ）１０６に書き込
まれる。書き込みは、書き込みアドレス発生回路１０４
において、デ−タイネ−ブル信号１１２の立下りでリセ
ットされ、書き込みクロックＷＣＬＫ１１５の立ち上が
りでインクリメントされる書き込みアドレスＷＡＤＤ１
１６に、書き込みクロックＷＣＬＫ１１５の立下りで書
き込まれる。制御回路（ＣＰＵ）１００からの画像表示
制御デ−タＤＣＤＡＴＡ１１４の転送が終了して記憶回
路−１（ＲＡＭ）１０５叉は記憶回路−２（ＲＡＭ）１
０６への書き込みが完了した後のデ−タイネ−ブル信号
ＤＥ１１２の立ち上がりから、次のフィ−ルドスタ−ト
時点で発生するフィ−ルドスタ−ト信号ＦＳ１１９まで
書き込み禁止期間になり、制御回路（ＣＰＵ）１００か
ら画像表示制御デ−タＤＣＤＡＴＡ１１４が転送されて
きても、記憶回路−１（ＲＡＭ）１０５叉は記憶回路−
２（ＲＡＭ）１０６には書き込まれない。書き込み禁止
期間解除時点、即ち前記次のフィ−ルドスタ−ト時点で
発生するフィ−ルドスタ−ト信号ＦＳ１１９のタイミン
グで、書き込み／読み出し制御信号Ｒ／Ｗ１１７の極性
が反転し、書き込みモ−ドであった記憶回路−１（ＲＡ
Ｍ）１０５叉は記憶回路−２（ＲＡＭ）１０６は読み出
しモ−ドになる。

【００２０】次に記憶回路−１（ＲＡＭ）１０５と記憶
回路−２（ＲＡＭ）１０６の読み出しモ−ドの動作につ
いて説明する。読み出しモ−ド時、読み出しアドレス発
生回路１０７から入力された読み出しアドレスＲＡＤＤ
１２１に対応した各アドレスに書き込まれている画像表
示制御デ−タが読み出されて画像表示スタ−トアドレス
ＡＤＡＴＡ１２０として画像デ−タ記憶回路アドレス発
生回路１０８へ入力される。ここで読み出しアドレス発
生回路１０７は、画像表示部制御信号発生回路１１１か
ら入力されたフィ−ルドスタ−ト信号ＦＳ１１９によっ
て各フィ−ルドのスタ−ト時点から画像表示部１１０の
表示タイミングに同期して画像表示部制御信号発生回路
１１１から発生する読み出し制御信号ＲＣＯＮＴ１２５
によって、記憶回路−１（ＲＡＭ）１０５叉は記憶回路
−２（ＲＡＭ）１０６に書き込まれている各キャラクタ
のスタ−トアドレスが画像表示部１１０の所定の表示位
置に表示される様に記憶回路−１（ＲＡＭ）１０５叉は
記憶回路−２（ＲＡＭ）１０６の読み出しアドレスＲＡ
ＤＤ１２１を発生する。画像デ−タ記憶回路アドレス発
生回路１０８は、画像表示部制御信号発生回路１１１か
ら出力されたドットクロックＣＣＬＫ１２４で内部のア
ドレスカウンタがインクリメントされ、画像表示部１１
０の所定の位置に所定のキャラクタが表示される様に画
像デ−タ記憶回路（ＲＯＭ）１０９のアドレスであるＲ
ＯＭアドレスＡＤＤ１２２を発生する。

【００２１】即ち、図２に示す様なキャラクタを表示す
る場合は、キャラクタ”Ａ””Ｂ””Ｃ””Ｄ”の四つ
のキャラクタの先頭アドレス（図２中各々Ａ１１、Ｂ１
１，Ｃ１１，Ｄ１１で示す）が画像表示制御デ−タＤＣ
ＤＡＴＡ１１４として制御回路（ＣＰＵ）１００からＡ
１１、Ｂ１１，Ｃ１１，Ｄ１１の順に転送されて、書き
込みモ−ドになっている記憶回路−１（ＲＡＭ）１０５
叉は記憶回路−２（ＲＡＭ）１０６の０番地にはＡ１
１、１番地にはＢ１１，２番地にはＣ１１，３番地には
Ｄ１１が各々書き込まれる。そして、書き込み完了時か
ら書き込み禁止期間になり、次のフィ−ルドのスタ−ト
時点で書き込み禁止が解除されると同時に読み出しモ−
ドになる。記憶回路−１（ＲＡＭ）１０５叉は記憶回路
−２（ＲＡＭ）１０６が読み出しモ−ドになると、画像
表示部制御信号発生回路１１１から出力された読み出し
制御信号ＲＣＯＮＴ１２５によって読み出しアドレス発
生回路１０７内のアドレスカウンタが０番地にセットさ
れ、画像表示部１１０の表示タイミングに合わせて、ま
ず記憶回路−１（ＲＡＭ）１０５叉記憶回路−２（ＲＡ
Ｍ）１０６の０番地に書き込まれている”Ａ”キャラク
タの先頭アドレスＡ１１が読み出され、画像表示スタ−
トアドレスＡＤＡＴＡ１２０として画像デ−タ記憶回路
アドレス発生回路１０８へ入力される。画像デ−タ記憶
回路アドレス発生回路１０８では、画像表示部制御信号
発生回路１１１から入力された画像表示部１１０の表示
ドットクロックに同期したドットクロックＣＣＬＫ１２
４によって、”Ａ”キャラクタの先頭アドレスＡ１１か
ら順次アドレスカウンタがインクリメントされ、”Ａ”
キャラクタの１ライン目の１ライン分のアドレスがＲＯ
ＭアドレスＡＤＤ１２２として画像デ−タ記憶回路（Ｒ
ＯＭ）１０９へ順次送られる。そして、”Ａ”キャラク
タの１ライン目の１ライン分のＲＯＭアドレスＡＤＤ１
２２が送られた時点で、画像表示制御信号発生回路１１
１から出力される読み出し制御信号ＲＣＯＮＴ１２５に
よって、読み出しアドレス発生回路１０７内のアドレス
カウンタが１番地にセットされ、１番地に書き込まれて
いる”Ｂ”キャラクタの先頭アドレスＢ１１が、画像表
示スタ−トアドレスＡＤＡＴＡ１２０として記憶回路−
１（ＲＡＭ）１０５叉は記憶回路−２（ＲＡＭ）１０６
から読み出されて画像デ−タ記憶回路アドレス発生回路
１０８へ入力され、同様の動作にて”Ｂ”キャラクタの
１ライン目の１ライン分のアドレスがＲＯＭアドレスＡ
ＤＤ１２２として画像デ−タ記憶回路（ＲＯＭ）１０９
へ順次送られる。そして”Ｂ”キャラクタの１ライン目
の１ライン分のＲＯＭアドレスＡＤＤ１２２が送られた
時点で、読み出し制御信号ＲＣＯＮＴ１２５によって、
読み出しアドレス発生回路１０７内のアドレスカウンタ
が再び０番地にセットされ、”Ａ”キャラクタの先頭ア
ドレスＡ１１が画像表示スタ−トアドレスＡＤＡＴＡ１
２０として記憶回路−１（ＲＡＭ）１０５６叉は記憶回
路−２（ＲＡＭ）１０６から読み出されて画像デ−タ記
憶回路アドレス発生回路１０８へ入力される。画像デ−
タ記憶回路アドレス発生回路１０８では、Ａ１１という
アドレスにキャラクタ１ライン分のアドレスが加算され
て”Ａ”キャラクタ２ライン目の先頭アドレスに変換さ
れた後、同様の動作によって”Ａ”キャラクタの２ライ
ン目の１ライン分のアドレスがＲＯＭアドレスＡＤＤ１
２２として画像デ−タ記憶回路（ＲＯＭ）１０９へ順次
送られる。以下同様の動作によって、”Ａ”キャラク
タ、”Ｂ”キャラクタの各ラインに対応した画像デ−タ
記憶回路（ＲＯＭ）１０９のＲＯＭアドレスＡＤＤ１２
２が画像デ−タ記憶回路（ＲＯＭ）１０９へ入力され
る。更に、”Ｃ”キャラクタ、”Ｄ”キャラクタも同様
の動作である。

【００２２】以上の動作によって、図２に示すキャラク
タ表示に対応した画像デ−タＤＤＡＴＡ１２３が画像デ
−タ記憶回路（ＲＯＭ）１０９から読み出されて画像表
示部１１０へ転送され、画像表示部制御信号発生回路１
１１からの表示コントロ−ル信号ＤＣ１２６によって画
像表示部１１０に図２に示す様な画像が表示される次に
図４に制御回路（ＣＰＵ）から転送されてくる画像表示
制御デ−タＤＣＤＡＴＡ（各表示キャラクタの画像デ−
タ記憶回路（ＲＯＭ）における先頭アドレスＡ１１，Ｂ
１１，Ｃ１１，Ｄ１１）の記憶回路（ＲＡＭ）への書き
込みタイミングのタイミングチャ−トを示す。本図が示
す様に制御回路から送られてくるデ−タイネ−ブル信号
ＤＥの立下りから、各キャラクタの画像デ−タ記憶回路
（ＲＯＭ）における先頭アドレスである画像表示制御デ
−タＤＣＤＡＴＡがＡ１１，Ｂ１１，Ｃ１１，Ｄ１１の
順に記憶回路−１（ＲＡＭ）叉は記憶回路−２（ＲＡ
Ｍ）へ転送され、同時に制御回路から送られてくる画像
表示制御デ−タクロックＣＳに同期した書き込みクロッ
クＷＣＬＫの立下りで記憶回路−１叉は記憶回路−２へ
書き込まれる。書き込まれるアドレスである書き込みア
ドレスＷＡＤＤは、デ−タイネ−ブル信号の立下りでリ
セットされ書き込みクロックＷＣＬＫの立ち上がりでイ
ンクリメントされるアドレスになる。即ち、Ａ１１は０
番地、Ｂ１１は１番地、Ｃ１１は２番地、Ｄ１１は３番
地に各々書き込まれる。

【００２３】次に、制御回路（ＣＰＵ）から送られてく
る画像表示制御デ−タの画像デ−タ記憶回路（ＲＯＭ）
への書き込み制御タイミングチャ−トを図３に示す。本
図が示す様に、デ−タイネ−ブル信号ＤＥがＬｏｗの期
間、デ−タクロックＣＳに同期して画像表示制御デ−タ
が制御回路（ＣＰＵ）から記憶回路−１（ＲＡＭ）叉は
記憶回路−２（ＲＡＭ）へ転送され、デ−タクロックＣ
Ｓに同期した書き込みクロックＷＣＬＫの立下りで書き
込まれる。書き込みが終了してデ−タイネ−ブル信号が
立ち上がってから次のフィ−ルドスタ−ト信号の立ち上
がりまで書き込み禁止信号ＷＰがＬｏｗになって書き込
みクロックＷＣＬＫがマスクされる。従って、デ−タイ
ネ−ブル信号ＤＥがＬｏｗの期間デ−タクロックＣＳに
同期して画像表示制御デ−タが制御回路（ＣＰＵ）から
転送されてきても、書き込み禁止信号ＷＰがＬｏｗで書
き込み禁止期間であれば、書き込みクロックＷＣＬＫが
マスクされて記憶回路−１（ＲＡＭ）叉は記憶回路−２
（ＲＡＭ）には画像表示制御デ−タは書き込まれない。

【００２４】次に、記憶回路−１（ＲＡＭ）叉は記憶回
路−２（ＲＡＭ）の読み出しアドレスＲＡＤＤ、画像表
示スタ−トアドレスＡＤＡＴＡ、ＲＯＭアドレスＡＤＤ
のタイミングチャ−トを図５に示す。本図が示す様に各
フィ−ルドのスタ−ト時点で発生するフィ−ルドスタ−
ト信号ＦＳの立下りで、記憶回路−１（ＲＡＭ）叉は記
憶回路−２（ＲＡＭ）の読み出しアドレスＲＡＤＤが０
番地にセットされ、画像デ−タ記憶回路（ＲＯＭ）にお
ける”Ａ”キャラクタの先頭アドレスＡ１１が画像表示
スタ−トアドレスＡＤＡＴＡとして読み出される。そし
て画像デ−タ記憶回路アドレス発生回路では、”Ａ”キ
ャラクタの先頭アドレスＡ１１から画像表示部の表示ド
ットクロックに同期して内部のアドレスカウンタがイン
クリメントされ、画像デ−タ記憶回路（ＲＯＭ）に入力
されるＲＯＭアドレスＡＤＤが、Ａ１１、Ａ１２，Ａ１
３−−−と変化して”Ａ”キャラクタの１ライン目の１
ライン分の画像デ−タが読み出されて画像表示部へ転送
される。そして、”Ａ”キャラクタの１ライン目の１ラ
イン分の画像デ−タが読み出された時点で、読み出しア
ドレスＲＡＤＤが１番地にセットされ、画像デ−タ記憶
回路（ＲＯＭ）における”Ｂ”キャラクタの先頭アドレ
スＢ１１が画像表示スタ−トアドレスＡＤＡＴＡとして
読み出される。そして、同様の動作によって画像デ−タ
記憶回路（ＲＯＭ）に入力されるＲＯＭアドレスＡＤＤ
が、Ｂ１１，Ｂ１２，Ｂ１３−−−と変化して”Ｂ”キ
ャラクタの１ライン目の１ライン分の画像デ−タが読み
出されて画像表示部へ転送される。次に、”Ｂ”キャラ
クタの１ライン目の１ライン分の画像デ−タが読み出さ
れた時点で、読み出しアドレスＲＡＤＤが再び０番地に
セットされ、画像デ−タ記憶回路（ＲＯＭ）における”
Ａ”キャラクタの先頭アドレスＡ１１が画像表示スタ−
トアドレスＡＤＡＴＡとして読み出される。そして画像
デ−タ記憶回路アドレス発生回路内で、Ａ１１というア
ドレスにキャラクタ１ライン分のアドレスが加算され
て”Ａ”キャラクタの２ライン目の先頭アドレスＡ２１
にアドレス変換された後、同様の動作によって画像デ−
タ記憶回路（ＲＯＭ）に入力されるＲＯＭアドレスＡＤ
Ｄが、Ａ２１，Ａ２２，Ａ２３−−−と変化して”Ａ”
キャラクタの２ライン目の１ライン分の画像デ−タが読
み出されて画像表示部に転送される。以上の様な動作を
繰り返すことによって、画像表示部に図２示す様に”
Ａ”，”Ｂ”，”Ｃ”，”Ｄ”キャラクタが表示される
ことになる。

【００２５】

【発明の効果】以上に述べた様に本発明による構成の画
像表示装置を用いることにより、制御回路（ＣＰＵ）か
ら転送されてくる画像表示制御デ−タは、２系統ある記
憶回路（ＲＡＭ）の書き込みモ−ドになっている方の記
憶回路（ＲＡＭ）に書き込まれる一方、他方の記憶回路
が読み出しモ−ドになっていて以前に制御回路（ＣＰ
Ｕ）から転送されて書き込まれている画像表示制御デ−
タが読み出されている。そして画像表示制御デ−タの書
き込みが終了してから画像表示部の次のフィ−ルドのス
タ−ト時点まで画像表示制御デ−タの記憶回路（ＲＡ
Ｍ）への書き込みが禁止された後、前記フィ−ルドのス
タ−ト時点で記憶回路（ＲＡＭ）の書き込み／読み出し
モ−ドが切り替わる即ち、書き込みモ−ドだった記憶回
路（ＲＡＭ）は読み出しモ−ドに、読み出しモ−ドだっ
た記憶回路（ＲＡＭ）は書き込みモ−ドになる。

【００２６】以上の様な動作により、読み出しモ−ドに
なっている記憶回路（ＲＡＭ）から画像表示制御デ−タ
が読み出されている期間中に新規の画像表示デ−タが書
き込まれることはない為、画像表示部の同一フィ−ルド
内に異なった画像表示デ−タが表示されることなく絶え
ず安定した画像表示が得られる。又、本発明の構成によ
れば、画像表示制御デ−タの記憶回路（ＲＡＭ）への書
き込みと記憶回路（ＲＡＭ）からの読み出しが各々別の
記憶回路（ＲＡＭ）で独立して行われる為、制御回路
（ＣＰＵ）からの画像表示制御デ−タのデ−タ転送タイ
ミング及び転送レ−トを画像表示部の表示タイミング仕
様に制約されることなく任意に設定できるので、制御回
路（ＣＰＵ）の設計負荷を大幅に軽減できるだけでな
く、システムとして画像表示部の仕様が変更になっても
制御回路（ＣＰＵ）の設計変更が不要になり、システム
としての柔軟性が大幅に向上する画像表示装置を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明による画像表示装置の構成図。

【図２】画像表示部表示例図。

【図３】本発明の画像表示装置における画像表示制御デ
−タの記憶回路（ＲＡＭ）への書き込み禁止制御タイミ
ングチャ−ト。

【図４】本発明の画像表示装置における画像表示制御デ
−タの記憶回路（ＲＡＭ）への書き込みタイミングチャ
−ト。

【図５】本発明の画像表示装置における記憶回路（ＲＯ
Ｍ）からのデ−タ読み出しタイミングチャ−ト。

【図６】従来の画像表示装置の構成図。

【図７】従来の画像表示装置における画像表示制御デ−
タの記憶回路（ＲＡＭ）への書き込みタイミングチャ−
ト及び画像デ−タ記憶回路（ＲＯＭ）に入力されるＲＯ
Ｍアドレスのタイミングチャ−ト。

【符号の説明】

１００ 制御回路（ＣＰＵ） １０１ 書き込み制御信号発生回路 １０２ 書き込み／読み出しモ−ド切り換え制御信号
発生回路 １０３ ＡＮＤゲ−ト １０４ 書き込みアドレス発生回路 １０５ 記憶回路−１（ＲＡＭ） １０６ 記憶回路−２（ＲＡＭ） １０７ 読み出しアドレス発生回路 １０８ 画像デ−タ記憶回路アドレス発生回路 １０９ 画像デ−タ記憶回路（ＲＯＭ） １１０ 画像表示部 １１１ 画像表示部制御信号発生回路 １１２ デ−タイネ−ブル信号ＤＥ １１３ 画像表示制御デ−タクロックＣＳ １１４ 画像表示制御デ−タＤＣＤＡＴＡ １１５ 書き込みクロックＷＣＬＫ １１６ 書き込みアドレスＷＡＤＤ １１７ 書き込み／読み出し制御信号Ｒ／Ｗ １１８ 書き込み禁止信号ＷＰ １１９ フィ−ドスタ−ト信号ＦＳ １２０ 画像表示スタ−トアドレスＡＤＡＴＡ １２１ 読み出しアドレスＲＡＤＤ １２２ ＲＯＭアドレスＡＤＤ １２３ 画像デ−タＤＤＡＴＡ １２４ ドットクロックＣＣＬＫ １２５ 読み出し制御信号ＲＣＯＮＴ １２６ 表示コントロ−ル信号ＤＣ １２７ インバ−タ ６００ 制御回路（ＣＰＵ） ６０１ 書き込みアドレス発生回路 ６０２ 記憶回路（ＲＡＭ） ６０３ 画像デ−タ記憶回路アドレス発生回路 ６０４ 読み出しアドレス発生回路 ６０５ 画像デ−タ記憶回路（ＲＯＭ） ６０６ 画像表示部 ６０７ 画像表示部制御信号発生回路 ６０８ 画像表示制御デ−タＤＣＤＡＴＡ ６０９ 書き込み／読み出し制御信号ＤＥ ６１０ 書き込みクロックＣＳ ６１１ 書き込みアドレスＷＡＤＤ ６１２ 画像表示スタ−トアドレスＡＤＡＴＡ ６１３ 読み出しアドレスＲＡＤＤ ６１４ ＲＯＭアドレスＡＤＤ ６１５ ドットクロックＣＣＬＫ ６１６ 読み出し制御信号ＲＣＯＮＴ ６１７ 画像デ−タＤＤＡＴＡ ６１８ 表示コントロ−ル信号ＤＣ ６１９ フィ−ルドスタ−ト信号ＦＳ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/42 G06F 3/14 - 3/153 G06T 1/60

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 制御回路から送られてくるデ−タに対応
   して画像を表示する画像表示部と、 前記制御回路から送られてくる該データが、前記制御回
   路の所定のタイミングで書き込まれ、書き込まれている
   データが、前記画像表示部の所定の表示タイミングで読
   み出される記憶回路と、を備えた画像表示装置であっ
   て、 前記記憶回路は２系列の記憶手段で構成され、第一の記
   憶手段から読み出されている時は、第二の記憶手段に書
   き込みを行い、第二の記憶手段から読み出されている時
   は、第一の記憶手段に書き込みを行う様に書き込み読み
   出し制御信号を発生する制御信号発生回路を有し、 前記制御信号発生回路は、前記制御回路から送られてく
   るデータに同期して書き込みを許可し、書き込み完了
   後、画像表示装置の所定の表示タイミングまで書き込み
   を禁止する書き込み制御信号発生回路を有する、 画像表
   示装置。
2. 【請求項２】 前記制御信号発生回路は、前記制御回路
   から送られてくるデータに同期して書き込みを許可し、
   書き込み完了後、画像表示装置の所定の表示タイミング
   で書き込みモ−ドと読み出しモ−ドを切り換える書き込
   み読み出しモ−ド切り換え制御信号発生回路をさらに有
   する、請求項１に記載の画像表示装置。