JPH10333659A - メモリ制御方法及び装置 - Google Patents
メモリ制御方法及び装置Info
- Publication number
- JPH10333659A JPH10333659A JP9137118A JP13711897A JPH10333659A JP H10333659 A JPH10333659 A JP H10333659A JP 9137118 A JP9137118 A JP 9137118A JP 13711897 A JP13711897 A JP 13711897A JP H10333659 A JPH10333659 A JP H10333659A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display
- image data
- line
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 リフレッシュを必要とするメモリを用いた表
示用メモリを使用した場合でも、その表示用メモリのリ
フレッシュフリーを実現したメモリ制御方法及び装置を
提供する。 【解決手段】 表示用メモリはディスプレイ装置の画面
上に表示される表示データを1フレームとして2フレー
ム分のメモリ領域を有し、それら2フレーム分のメモリ
領域の一方を読み出し専用とし、他方を書込み専用とし
て表示用メモリにアクセスし、その表示用メモリへのア
クセス頻度が表示用メモリのリフレッシュ周期以下とな
る場合に、画面上の1ラインに相当する画像データを表
示用メモリの8個のrowアドレスに跨って記憶する。
示用メモリを使用した場合でも、その表示用メモリのリ
フレッシュフリーを実現したメモリ制御方法及び装置を
提供する。 【解決手段】 表示用メモリはディスプレイ装置の画面
上に表示される表示データを1フレームとして2フレー
ム分のメモリ領域を有し、それら2フレーム分のメモリ
領域の一方を読み出し専用とし、他方を書込み専用とし
て表示用メモリにアクセスし、その表示用メモリへのア
クセス頻度が表示用メモリのリフレッシュ周期以下とな
る場合に、画面上の1ラインに相当する画像データを表
示用メモリの8個のrowアドレスに跨って記憶する。
Description
【0001】
【発明の属する技術分野】本発明は、リフレッシュが必
要なメモリを使用してディスプレイ装置に画像を表示す
るためのメモリ制御方法及び装置に関するものである。
要なメモリを使用してディスプレイ装置に画像を表示す
るためのメモリ制御方法及び装置に関するものである。
【0002】
【従来の技術】従来、DRAMを用いて画像データを記
憶するためのフレームメモリを構成する場合、そのDR
AMに対して所定時間間隔でメモリ・リフレッシュ制御
(以下リフレッシュ制御と略す)を行う必要がある。こ
のようなリフレッシュ制御は、そのフレームメモリのバ
ンド幅を有効に使用するために、表示制御動作における
水平/垂直同期期間に行ったり、これらの期間にリフレ
ッシュ制御を行うことができないシステムにおいては、
リフレッシュ制御がどこで実施されても良いように、十
分なバンド幅を持たせたメモリを使用したりしていた。
憶するためのフレームメモリを構成する場合、そのDR
AMに対して所定時間間隔でメモリ・リフレッシュ制御
(以下リフレッシュ制御と略す)を行う必要がある。こ
のようなリフレッシュ制御は、そのフレームメモリのバ
ンド幅を有効に使用するために、表示制御動作における
水平/垂直同期期間に行ったり、これらの期間にリフレ
ッシュ制御を行うことができないシステムにおいては、
リフレッシュ制御がどこで実施されても良いように、十
分なバンド幅を持たせたメモリを使用したりしていた。
【0003】
【発明が解決しようとする課題】しかしながら上記従来
技術のように、表示制御動作中の水平/垂直同期期間に
リフレッシュ制御を入れる場合、これら水平/垂直同期
期間に関係なくメモリアクセスが発生するシステムには
対応できなくなる。また、リフレッシュ制御がどこで入
力されても十分なバンド幅を持たせたメモリを用いるこ
とは、システムに余分なメモリが必要になり、それによ
りコストの上昇を招くなどの問題となっていた。
技術のように、表示制御動作中の水平/垂直同期期間に
リフレッシュ制御を入れる場合、これら水平/垂直同期
期間に関係なくメモリアクセスが発生するシステムには
対応できなくなる。また、リフレッシュ制御がどこで入
力されても十分なバンド幅を持たせたメモリを用いるこ
とは、システムに余分なメモリが必要になり、それによ
りコストの上昇を招くなどの問題となっていた。
【0004】本発明は上記従来例に鑑みてなされたもの
で、リフレッシュを必要とするメモリを用いた表示用メ
モリを使用した場合でも、その表示用メモリのリフレッ
シュフリーを実現したメモリ制御方法及び装置を提供す
ることを目的とする。
で、リフレッシュを必要とするメモリを用いた表示用メ
モリを使用した場合でも、その表示用メモリのリフレッ
シュフリーを実現したメモリ制御方法及び装置を提供す
ることを目的とする。
【0005】また本発明の目的は、表示用メモリへのア
クセス要求が当該表示用メモリのリフレッシュレートを
下回る場合でも、その表示用メモリをリフレッシュフリ
ーで使用できるメモリ制御方法及び装置を提供すること
にある。
クセス要求が当該表示用メモリのリフレッシュレートを
下回る場合でも、その表示用メモリをリフレッシュフリ
ーで使用できるメモリ制御方法及び装置を提供すること
にある。
【0006】また本発明の他の目的は、表示画面の1ラ
インに相当するラインデータを、表示用メモリの複数の
ロウアドレス領域に記憶させることにより、表示用デー
タの表示に際し当該表示用メモリへのアクセス回数を増
やしてリフレッシュレートを上回るアクセス頻度を実現
することにより、前記表示用メモリのリフレッシュフリ
ーを実現したメモリ制御方法及び装置を提供することに
ある。
インに相当するラインデータを、表示用メモリの複数の
ロウアドレス領域に記憶させることにより、表示用デー
タの表示に際し当該表示用メモリへのアクセス回数を増
やしてリフレッシュレートを上回るアクセス頻度を実現
することにより、前記表示用メモリのリフレッシュフリ
ーを実現したメモリ制御方法及び装置を提供することに
ある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリ制御装置は以下のような構成を備え
る。即ち、リフレッシュが必要なメモリを使用してディ
スプレイ装置に画像を表示するためのメモリ制御装置で
あって、前記ディスプレイ装置の画面上に表示される表
示データを1フレームとして2フレーム分のメモリ領域
を有し、表示用の画像データを記憶する表示用メモリ
と、前記2フレーム分のメモリ領域の一方を読み出し専
用、他方を書込み専用として前記表示用メモリにアクセ
スするメモリアクセス手段とを有し、前記メモリアクセ
ス手段による前記表示用メモリへのアクセス頻度が前記
表示用メモリのリフレッシュ周期以下となる場合に、前
記メモリアクセス手段は前記画面上の1ラインに相当す
る画像データを前記表示用メモリの複数のロウアドレス
に跨って記憶することを特徴とする。
に本発明のメモリ制御装置は以下のような構成を備え
る。即ち、リフレッシュが必要なメモリを使用してディ
スプレイ装置に画像を表示するためのメモリ制御装置で
あって、前記ディスプレイ装置の画面上に表示される表
示データを1フレームとして2フレーム分のメモリ領域
を有し、表示用の画像データを記憶する表示用メモリ
と、前記2フレーム分のメモリ領域の一方を読み出し専
用、他方を書込み専用として前記表示用メモリにアクセ
スするメモリアクセス手段とを有し、前記メモリアクセ
ス手段による前記表示用メモリへのアクセス頻度が前記
表示用メモリのリフレッシュ周期以下となる場合に、前
記メモリアクセス手段は前記画面上の1ラインに相当す
る画像データを前記表示用メモリの複数のロウアドレス
に跨って記憶することを特徴とする。
【0008】また上記目的を達成するために本発明のメ
モリ制御方法は以下のような工程を備える。即ち、リフ
レッシュが必要なメモリを使用してディスプレイ装置に
画像を表示するためのメモリ制御方法であって、前記表
示用メモリは、前記ディスプレイ装置の画面上に表示さ
れる表示データを1フレームとして2フレーム分のメモ
リ領域を有し、前記2フレーム分のメモリ領域の一方を
読み出し専用、他方を書込み専用として前記表示用メモ
リにアクセスし、前記表示用メモリへのアクセス頻度が
前記表示用メモリのリフレッシュ周期以下となる場合
に、前記画面上の1ラインに相当する画像データを前記
表示用メモリの複数のロウアドレスに跨って記憶するこ
とを特徴とする。
モリ制御方法は以下のような工程を備える。即ち、リフ
レッシュが必要なメモリを使用してディスプレイ装置に
画像を表示するためのメモリ制御方法であって、前記表
示用メモリは、前記ディスプレイ装置の画面上に表示さ
れる表示データを1フレームとして2フレーム分のメモ
リ領域を有し、前記2フレーム分のメモリ領域の一方を
読み出し専用、他方を書込み専用として前記表示用メモ
リにアクセスし、前記表示用メモリへのアクセス頻度が
前記表示用メモリのリフレッシュ周期以下となる場合
に、前記画面上の1ラインに相当する画像データを前記
表示用メモリの複数のロウアドレスに跨って記憶するこ
とを特徴とする。
【0009】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。 [実施の形態1]図1は本発明の実施の形態である表示
装置全体を示すブロック図である。
の好適な実施の形態を詳細に説明する。 [実施の形態1]図1は本発明の実施の形態である表示
装置全体を示すブロック図である。
【0010】図1において、1はパソコン/ワークステ
ーション/TVなどのホスト装置で、このホスト装置1
からは画像データと共に、その画像データを表示するた
めの各種同期信号などが出力される。2は画像処理部
で、本実施の形態では、メモリ制御部3によりフレーム
メモリ4から読み出された画像データを受取り、ホスト
装置1からの入力した画像データと、前述した読み出し
データとの画像処理の結果を書込みデータとしてメモリ
制御部3へ受け渡す。一方、フレームメモリ4は2フレ
ーム分用意されたダブルバッファ構成になっており、言
いポ宇野フレームメモリから読み出された画像データは
画像処理された後、書込みデータとして他方のフレーム
メモリにストアされる(つまり、一方のフレームメモリ
は書込み専用バッファ、もう一方のフレームメモリは読
み出し専用バッファとして用いている)。更に、フラッ
トディスプレイ6への表示は、フレームメモリ4の読み
出し専用バッファから適宜画像データを読み出すことに
よりメモリ制御部3を経て、ディスパッチデータ(パネ
ル転送データ)としてディスプレイ制御部5へ渡され
る。ディスプレイ制御部5は、この受取った画像データ
をフラットディスプレイ6への適正なデータフォーマッ
トに変換した後、フラットディスプレイパネル6に表示
する。以上の構成から、本実施の形態ではフレームメモ
リ4へのアクセスとしては、リード/ライト/ディスパ
ッチ(リード)の3種類が発生し、フレームメモリ4が
シングルポートの場合は、アービトレーション回路9に
よりフレームメモリ4のバス調停を行わなくてはならな
くなる。
ーション/TVなどのホスト装置で、このホスト装置1
からは画像データと共に、その画像データを表示するた
めの各種同期信号などが出力される。2は画像処理部
で、本実施の形態では、メモリ制御部3によりフレーム
メモリ4から読み出された画像データを受取り、ホスト
装置1からの入力した画像データと、前述した読み出し
データとの画像処理の結果を書込みデータとしてメモリ
制御部3へ受け渡す。一方、フレームメモリ4は2フレ
ーム分用意されたダブルバッファ構成になっており、言
いポ宇野フレームメモリから読み出された画像データは
画像処理された後、書込みデータとして他方のフレーム
メモリにストアされる(つまり、一方のフレームメモリ
は書込み専用バッファ、もう一方のフレームメモリは読
み出し専用バッファとして用いている)。更に、フラッ
トディスプレイ6への表示は、フレームメモリ4の読み
出し専用バッファから適宜画像データを読み出すことに
よりメモリ制御部3を経て、ディスパッチデータ(パネ
ル転送データ)としてディスプレイ制御部5へ渡され
る。ディスプレイ制御部5は、この受取った画像データ
をフラットディスプレイ6への適正なデータフォーマッ
トに変換した後、フラットディスプレイパネル6に表示
する。以上の構成から、本実施の形態ではフレームメモ
リ4へのアクセスとしては、リード/ライト/ディスパ
ッチ(リード)の3種類が発生し、フレームメモリ4が
シングルポートの場合は、アービトレーション回路9に
よりフレームメモリ4のバス調停を行わなくてはならな
くなる。
【0011】次に、メモリ制御部3の詳細な説明を行
う。メモリ制御部3の機能としては、前述したバス調停
が主な機能であるが、リード/ライト/ディスパッチの
各要求が発生する度に、効率良くこれら3者の調停を行
うために、各要求ごとにデータを退避させるデータバッ
ファ(FIFO)が必要となる。まずフレームメモリ4
からのデータの読み出しは、リードコントローラ8が、
画像処理部2が出力するリード制御信号を基にリードリ
クエスト(以下、RREQ)をアービトレーション回路
9に出力すると同時に、読み出し用のフレームアドレス
生成回路16がその読み出しを要求するメモリリードア
ドレス(以下、RADD)を演算した後、そのアドレス
を出力する。実際の場合、メモリの読み出し要求の発生
は、画像処理部2がデータを必要とされる前に出力さ
れ、アービトレーション回路9による調停結果としてリ
ードアクノレッジ(以下、RACK)をアービトレーシ
ョン回路9から受け取る。これによりバス権を獲得する
とフレームメモリ4から画像データが読み出され、その
読み出された画像データは、一旦リードFIFO13に
ストアされる。この状態からリードデータ(RDAT
A)が画像処理部2へ適当なタイミングで読み出され、
画像処理が施された後、書込みデータとしてライトコン
トローラ7へ受け渡される。この書込みデータは、ライ
トFIFO12へ逐次ストアされていき、このFIFO
12に所定量のデータが格納されると、ライトコントロ
ーラ7は、ライトリクエスト(以下、WREQ)をアー
ビトレーション回路9に出力すると同時に、要求するフ
レームメモリ4への書込みアドレス(以下、WADD)
をライト用フレームアドレス生成回路15が演算した
後、アービトレーション回路9に出力する。実際の場
合、フレームメモリ4への書込み要求の発生は、画像処
理部2が画像データを読取りを行った後、一定の遅延時
間をもって発生し、その調停結果としてライトアクノレ
ッジ(以下、WACK)をアービトレーション回路9か
ら受け取り、フレームメモリ4のバス権を獲得したとき
は、フレームメモリ4への画像データの書込みが行われ
る。
う。メモリ制御部3の機能としては、前述したバス調停
が主な機能であるが、リード/ライト/ディスパッチの
各要求が発生する度に、効率良くこれら3者の調停を行
うために、各要求ごとにデータを退避させるデータバッ
ファ(FIFO)が必要となる。まずフレームメモリ4
からのデータの読み出しは、リードコントローラ8が、
画像処理部2が出力するリード制御信号を基にリードリ
クエスト(以下、RREQ)をアービトレーション回路
9に出力すると同時に、読み出し用のフレームアドレス
生成回路16がその読み出しを要求するメモリリードア
ドレス(以下、RADD)を演算した後、そのアドレス
を出力する。実際の場合、メモリの読み出し要求の発生
は、画像処理部2がデータを必要とされる前に出力さ
れ、アービトレーション回路9による調停結果としてリ
ードアクノレッジ(以下、RACK)をアービトレーシ
ョン回路9から受け取る。これによりバス権を獲得する
とフレームメモリ4から画像データが読み出され、その
読み出された画像データは、一旦リードFIFO13に
ストアされる。この状態からリードデータ(RDAT
A)が画像処理部2へ適当なタイミングで読み出され、
画像処理が施された後、書込みデータとしてライトコン
トローラ7へ受け渡される。この書込みデータは、ライ
トFIFO12へ逐次ストアされていき、このFIFO
12に所定量のデータが格納されると、ライトコントロ
ーラ7は、ライトリクエスト(以下、WREQ)をアー
ビトレーション回路9に出力すると同時に、要求するフ
レームメモリ4への書込みアドレス(以下、WADD)
をライト用フレームアドレス生成回路15が演算した
後、アービトレーション回路9に出力する。実際の場
合、フレームメモリ4への書込み要求の発生は、画像処
理部2が画像データを読取りを行った後、一定の遅延時
間をもって発生し、その調停結果としてライトアクノレ
ッジ(以下、WACK)をアービトレーション回路9か
ら受け取り、フレームメモリ4のバス権を獲得したとき
は、フレームメモリ4への画像データの書込みが行われ
る。
【0012】このように、上述したフレームメモリ4へ
のデータの書込み/読み出しのためのアクセスは、ホス
ト装置1のフレーム周波数に同期したスピードでフレー
ムメモリ4に対して実行される。この結果、ライトFI
FO12/リードFIFO13の各々は、バス調停によ
り待たされる時間を吸収し、ホスト装置1のフレーム周
波数に同期したスピードを保てない(FIFO12,1
3のオーバーフロー/アンダーフローが起きてしまう状
態)ことがないような最低限の容量を備える必要があ
る。
のデータの書込み/読み出しのためのアクセスは、ホス
ト装置1のフレーム周波数に同期したスピードでフレー
ムメモリ4に対して実行される。この結果、ライトFI
FO12/リードFIFO13の各々は、バス調停によ
り待たされる時間を吸収し、ホスト装置1のフレーム周
波数に同期したスピードを保てない(FIFO12,1
3のオーバーフロー/アンダーフローが起きてしまう状
態)ことがないような最低限の容量を備える必要があ
る。
【0013】更に、本実施の形態ではフラットパネルデ
ィスプレイ6への出力要求(ディスパッチ要求)は、前
述したリード/ライト転送のアクセス中に発生する。こ
のアクセス要求の発生頻度は、フラットパネルディスプ
レイ6のスキャン周波数に応じて入力フレーム周波数と
非同期で発生する。具体的には、ディスプレイ制御部5
からのディスパッチ制御信号を受けてディスプレイコン
トローラ10が、ディスパッチリクエスト(以下、DR
EQ)をアービトレーション回路9に出すと同時に、要
求するメモリディスパッチアドレス(以下、DADD)
をディスパッチ用ラインアドレス生成回路17が演算し
た後出力する。実際のメモリディスパッチ要求の発生
は、ディスプレイ制御部5がディスパッチデータを必要
とする前に出力され、その調停結果としてリードアクノ
レッジ(以下、DACK)をアービトレーション回路9
から受け取る。これによりディスプレイコントローラ1
0がバス権を獲得したときは、このディスプレイコント
ローラ10によりフレームメモリ4から画像データが読
み出され、その読み出された画像データが一旦ディスパ
ッチFIFO14にストアされる。この状態からディス
パッチデータがディスプレイ制御部5へ適当なタイミン
グで読み出されフラットパネルディスプレイ6に表示さ
れる。25はリフレッシュ回路で、にゅ力されるリフレ
ッシュ基準信号26に応じてフレームメモリ4のリフレ
ッシュ制御を実行している。
ィスプレイ6への出力要求(ディスパッチ要求)は、前
述したリード/ライト転送のアクセス中に発生する。こ
のアクセス要求の発生頻度は、フラットパネルディスプ
レイ6のスキャン周波数に応じて入力フレーム周波数と
非同期で発生する。具体的には、ディスプレイ制御部5
からのディスパッチ制御信号を受けてディスプレイコン
トローラ10が、ディスパッチリクエスト(以下、DR
EQ)をアービトレーション回路9に出すと同時に、要
求するメモリディスパッチアドレス(以下、DADD)
をディスパッチ用ラインアドレス生成回路17が演算し
た後出力する。実際のメモリディスパッチ要求の発生
は、ディスプレイ制御部5がディスパッチデータを必要
とする前に出力され、その調停結果としてリードアクノ
レッジ(以下、DACK)をアービトレーション回路9
から受け取る。これによりディスプレイコントローラ1
0がバス権を獲得したときは、このディスプレイコント
ローラ10によりフレームメモリ4から画像データが読
み出され、その読み出された画像データが一旦ディスパ
ッチFIFO14にストアされる。この状態からディス
パッチデータがディスプレイ制御部5へ適当なタイミン
グで読み出されフラットパネルディスプレイ6に表示さ
れる。25はリフレッシュ回路で、にゅ力されるリフレ
ッシュ基準信号26に応じてフレームメモリ4のリフレ
ッシュ制御を実行している。
【0014】これまで説明した一連の制御のタイミング
イメージを図2に示す。これについて簡単に説明する
と、18はフレームメモリ4への画像データの書込みタ
イミングを示している。ライトFIFO12は、画像処
理部2から出力されるライトデータとフレームメモリ4
への高速転送データ(WDATA)とのタイミングギャ
ップを吸収している。このライトFIFO12は、その
半分の容量を一回の転送量分に割り当てている。そして
半分の容量が書き込まれたらHalfFullフラグ(HFUL
L)を立て、その書き込まれたデータをアービトレーシ
ョン回路9に転送するためにWREQを出力する。19
はフレームメモリ4よりのデータの読み出しタイミング
を示している。リードFIFO13は、画像処理部2へ
のデータの出力とフレームメモリ4からの高速転送デー
タ(RDATA)とのタイミンギャップを吸収してい
る。リードFIFO13の場合もライトFIFOの場合
と同様に、その半分の容量を一回の転送量に割り当て、
画像処理部2からの読み出し要求前に全容量に書き込み
セットアップ(AllFull状態)を行い、その後、そのF
IFO13の半分が読み出されたらHalfEmptyフラグ
(HEMPTY)を立て、RREQをアービトレーショ
ン回路9に出力する。20はディスプレイ制御部5との
間のディスパッチ転送のデータタイミングを示してい
る。ディスパッチFIFO14は、ディスプレイ制御部
5へのディスパッチ出力するラインデータとフレームメ
モリ4からの高速転送データ(DDATA)との転送ギ
ャップを吸収している。ディスパッチFIFO14も半
分の容量を一回の転送量分に割り当て、ディスプレイ制
御部5からの読み出し要求(フラットパネル同期信号2
3に同期している)の前に全容量に書き込みセットアッ
プ(AllFull状態)を行い、その後、そのFIFO14
が半分読み出されたらHalfEmptyフラグ(HEMPT
Y)を立て、DREQをアービトレーション回路9に出
力する。
イメージを図2に示す。これについて簡単に説明する
と、18はフレームメモリ4への画像データの書込みタ
イミングを示している。ライトFIFO12は、画像処
理部2から出力されるライトデータとフレームメモリ4
への高速転送データ(WDATA)とのタイミングギャ
ップを吸収している。このライトFIFO12は、その
半分の容量を一回の転送量分に割り当てている。そして
半分の容量が書き込まれたらHalfFullフラグ(HFUL
L)を立て、その書き込まれたデータをアービトレーシ
ョン回路9に転送するためにWREQを出力する。19
はフレームメモリ4よりのデータの読み出しタイミング
を示している。リードFIFO13は、画像処理部2へ
のデータの出力とフレームメモリ4からの高速転送デー
タ(RDATA)とのタイミンギャップを吸収してい
る。リードFIFO13の場合もライトFIFOの場合
と同様に、その半分の容量を一回の転送量に割り当て、
画像処理部2からの読み出し要求前に全容量に書き込み
セットアップ(AllFull状態)を行い、その後、そのF
IFO13の半分が読み出されたらHalfEmptyフラグ
(HEMPTY)を立て、RREQをアービトレーショ
ン回路9に出力する。20はディスプレイ制御部5との
間のディスパッチ転送のデータタイミングを示してい
る。ディスパッチFIFO14は、ディスプレイ制御部
5へのディスパッチ出力するラインデータとフレームメ
モリ4からの高速転送データ(DDATA)との転送ギ
ャップを吸収している。ディスパッチFIFO14も半
分の容量を一回の転送量分に割り当て、ディスプレイ制
御部5からの読み出し要求(フラットパネル同期信号2
3に同期している)の前に全容量に書き込みセットアッ
プ(AllFull状態)を行い、その後、そのFIFO14
が半分読み出されたらHalfEmptyフラグ(HEMPT
Y)を立て、DREQをアービトレーション回路9に出
力する。
【0015】以上説明したフレームメモリ4の読み出し
/書込み動作に関していえば、全てホスト装置1からの
同期信号(水平同期信号など)22に同期して動作する
ため、ブランキング期間24中にはメモリバスの状態が
必ずアイドルな状態(メモリアクセスがない状態)とな
る。従って通常、画像を表示するためのメモリの用途に
ダイナミックRAM(DRAM)を使う場合、このブラ
ンキング期間24にリフレッシュ制御を実行するのが一
般的である。これを実現するには、図1のリフレッシュ
回路25のリフレッシュ基準入力26を、ブランキング
期間に規則的に発生させるようにすれば良い。
/書込み動作に関していえば、全てホスト装置1からの
同期信号(水平同期信号など)22に同期して動作する
ため、ブランキング期間24中にはメモリバスの状態が
必ずアイドルな状態(メモリアクセスがない状態)とな
る。従って通常、画像を表示するためのメモリの用途に
ダイナミックRAM(DRAM)を使う場合、このブラ
ンキング期間24にリフレッシュ制御を実行するのが一
般的である。これを実現するには、図1のリフレッシュ
回路25のリフレッシュ基準入力26を、ブランキング
期間に規則的に発生させるようにすれば良い。
【0016】しかし、本実施の形態のように、ホスト装
置1からのホスト同期信号22と非同期信号で発生する
フラットパネル同期信号23に同期した一連のディスパ
ッチ転送タイミング20は、このブランキング期間24
に発生する可能性があるため、このブランキング24に
無条件にリフレッシュ期間を挿入することはできない。
もし、図2の21で示すメモリバス状態において、リフ
レッシュ基準信号26により、フレームメモリ4のリフ
レッシュ周期分の外部クロックを入力させて非同期でリ
フレッシュ要求(REFREQ)を発生させるとフレー
ムメモリ4へのデータの書込み(W)、及びディスパッ
チデータのフレームメモリ4よりの読み出し(D)に不
具合が発生する。これを解消するためには、フレームメ
モリ4の転送バンド幅を更に増やす高速メモリが必要と
なるばかりでなく、リフレッシュ制御によるオーバーヘ
ッド回避のためライトFIFO12/リードFIFO1
3/ディスパッチFIFO14のメモリ容量を更に増や
さなければならなくなってしまう。これにより、システ
ム全体の回路の大規模化と、コストアップを招くことに
なる。よって、ダイナミックRAM(DRAM)をハイ
バンドで、かつ不規則なメモリアクセスで使用する本実
施の形態のようなシステムにおいては、リフレッシュを
行わなくても良い(リフレッシュフリー)なシステム構
成が必須になる。
置1からのホスト同期信号22と非同期信号で発生する
フラットパネル同期信号23に同期した一連のディスパ
ッチ転送タイミング20は、このブランキング期間24
に発生する可能性があるため、このブランキング24に
無条件にリフレッシュ期間を挿入することはできない。
もし、図2の21で示すメモリバス状態において、リフ
レッシュ基準信号26により、フレームメモリ4のリフ
レッシュ周期分の外部クロックを入力させて非同期でリ
フレッシュ要求(REFREQ)を発生させるとフレー
ムメモリ4へのデータの書込み(W)、及びディスパッ
チデータのフレームメモリ4よりの読み出し(D)に不
具合が発生する。これを解消するためには、フレームメ
モリ4の転送バンド幅を更に増やす高速メモリが必要と
なるばかりでなく、リフレッシュ制御によるオーバーヘ
ッド回避のためライトFIFO12/リードFIFO1
3/ディスパッチFIFO14のメモリ容量を更に増や
さなければならなくなってしまう。これにより、システ
ム全体の回路の大規模化と、コストアップを招くことに
なる。よって、ダイナミックRAM(DRAM)をハイ
バンドで、かつ不規則なメモリアクセスで使用する本実
施の形態のようなシステムにおいては、リフレッシュを
行わなくても良い(リフレッシュフリー)なシステム構
成が必須になる。
【0017】以下に、本実施の形態でのリフレッシュフ
リーを実現できるシステム構成について図3を用いて具
体的に説明する。
リーを実現できるシステム構成について図3を用いて具
体的に説明する。
【0018】まず、システム条件として以下の例を考え
る。 (1)ホスト入力部 :入力解像度SXGAモード
(1280×1024,75Hz) (2)フラットパネル :ディスプレイ解像度(12
80×1024)表示色数(12ビット/画素) (3)使用フレームメモリ:8M(×32)SGRAM この条件においてフレームメモリ4をダブルバッファ
(2フレーム)で構成すると、必要なメモリ容量は、1
280×1024×12(ビット/画素)×2(フレー
ム)=3.93MB(メガバイト)となり、メモリのバ
ンド幅を考えて64ビットバス構成にすれば図3に示し
たように4個のメモリで構成されることになる。このと
き、メモリバス30は64ビット構成の場合で考える
と、2個で1フレームを構成することになり、ダブルバ
ッファはフレームバッファ#0(31)とフレームバッ
ファ#1(32)とで構成される。これらフレームバッ
ファ31,32は、一方が書込み専用バッファ、もう一
方が読み出し/ディスパッチ専用バッファとし、これを
入力のフレーム単位でライト用フレームアドレス生成回
路15、リード用フレームアドレス生成回路16、ディ
スパッチ用ラインアドレス生成回路17がそれぞれ任意
に切り替えて行くことにより、フラットパネルディスプ
レイ6に、最新のディスパッチデータを表示することが
できる。ここで重要なのは、制約として必ず各フレーム
バッファ31,32は必ず入力のフレームレートでアク
セスできる(リード/ライトを別々のフレームバッファ
に割り当てる)ようにしていることである。
る。 (1)ホスト入力部 :入力解像度SXGAモード
(1280×1024,75Hz) (2)フラットパネル :ディスプレイ解像度(12
80×1024)表示色数(12ビット/画素) (3)使用フレームメモリ:8M(×32)SGRAM この条件においてフレームメモリ4をダブルバッファ
(2フレーム)で構成すると、必要なメモリ容量は、1
280×1024×12(ビット/画素)×2(フレー
ム)=3.93MB(メガバイト)となり、メモリのバ
ンド幅を考えて64ビットバス構成にすれば図3に示し
たように4個のメモリで構成されることになる。このと
き、メモリバス30は64ビット構成の場合で考える
と、2個で1フレームを構成することになり、ダブルバ
ッファはフレームバッファ#0(31)とフレームバッ
ファ#1(32)とで構成される。これらフレームバッ
ファ31,32は、一方が書込み専用バッファ、もう一
方が読み出し/ディスパッチ専用バッファとし、これを
入力のフレーム単位でライト用フレームアドレス生成回
路15、リード用フレームアドレス生成回路16、ディ
スパッチ用ラインアドレス生成回路17がそれぞれ任意
に切り替えて行くことにより、フラットパネルディスプ
レイ6に、最新のディスパッチデータを表示することが
できる。ここで重要なのは、制約として必ず各フレーム
バッファ31,32は必ず入力のフレームレートでアク
セスできる(リード/ライトを別々のフレームバッファ
に割り当てる)ようにしていることである。
【0019】このような条件での画面表示イメージを図
4に示す。図4では、(入力データサイズ(解像度)=
表示可能)なので入力画像の表示エリアはS1のように
なる。これを1フレーム分のメモリ物理アドレスモデル
にしたものを図5に示した。
4に示す。図4では、(入力データサイズ(解像度)=
表示可能)なので入力画像の表示エリアはS1のように
なる。これを1フレーム分のメモリ物理アドレスモデル
にしたものを図5に示した。
【0020】まず、メモリコアはカラムアドレス50と
ロウアドレス51で構成され、深さ方向に64ビットの
2個構成の場合には、カラムアドレス50は最大28の
256カラム(column)、ロウアドレスは最大29の10
24ロウ(row)となる。このような構成で、図1のライ
ト用フレームアドレス生成回路15とリード用アドレス
生成回路16が32バーストのページ単位(ライトFI
FO12/リードFIFO13の半分のデータ量)でフ
レームメモリ4にアクセスすると、32カラム分が一回
のアクセスで書き込まれることになる。
ロウアドレス51で構成され、深さ方向に64ビットの
2個構成の場合には、カラムアドレス50は最大28の
256カラム(column)、ロウアドレスは最大29の10
24ロウ(row)となる。このような構成で、図1のライ
ト用フレームアドレス生成回路15とリード用アドレス
生成回路16が32バーストのページ単位(ライトFI
FO12/リードFIFO13の半分のデータ量)でフ
レームメモリ4にアクセスすると、32カラム分が一回
のアクセスで書き込まれることになる。
【0021】図5の例では、1ラインを書き込む場合
(1280×12)/(64ビット×32ページ)=
7.5より、8回のアクセス要求が必要となる。このよ
うにして、ホスト装置1からのラスタ入力によるスキャ
ンレートでスキャン方向55に0ラインから1023ラ
インまで書き込まれ(或は読み出され)ることになる。
ディスパッチによる低速なフレームメモリ4からの読み
出しは、入力フレーム周波数とは非同期にリード専用バ
ッファからのリードアクセスとのアービトレーションに
よって起きるので、結局これらフレームバッファ31,
32の両方とも、入力と非同期なディスパッチ(フラッ
トパネルディスプレイ6のラインスキャン周期)に影響
されることなく、フレームのスキャンレートのみで更新
して行くことができる。
(1280×12)/(64ビット×32ページ)=
7.5より、8回のアクセス要求が必要となる。このよ
うにして、ホスト装置1からのラスタ入力によるスキャ
ンレートでスキャン方向55に0ラインから1023ラ
インまで書き込まれ(或は読み出され)ることになる。
ディスパッチによる低速なフレームメモリ4からの読み
出しは、入力フレーム周波数とは非同期にリード専用バ
ッファからのリードアクセスとのアービトレーションに
よって起きるので、結局これらフレームバッファ31,
32の両方とも、入力と非同期なディスパッチ(フラッ
トパネルディスプレイ6のラインスキャン周期)に影響
されることなく、フレームのスキャンレートのみで更新
して行くことができる。
【0022】一方、SGRAMにおいて規定されたリフ
レッシュ期間は、1024ロウ/16msなので、これ
をリフレッシュ期間を確保したリフレッシュ制御を行う
には上記構成で入力フレームが、最低1/16ms=6
2.5Hz以上であれば良いことがわかる。よって、本
実施の形態の入力データのサイズ(解像度)がSXGA
モードで75Hzの場合には、メモリのバンド幅を上げ
ずにリフレッシュフリーで対応することが可能となる。
レッシュ期間は、1024ロウ/16msなので、これ
をリフレッシュ期間を確保したリフレッシュ制御を行う
には上記構成で入力フレームが、最低1/16ms=6
2.5Hz以上であれば良いことがわかる。よって、本
実施の形態の入力データのサイズ(解像度)がSXGA
モードで75Hzの場合には、メモリのバンド幅を上げ
ずにリフレッシュフリーで対応することが可能となる。
【0023】以上説明したように、ホスト装置1とフラ
ットパネルディスプレイ4のディスプレイ・インターフ
ェースにDRAMを使用したフレームメモリを用いる場
合、そのフレームメモリへのアクセスが、本実施の形態
のように連続的に生じる入力ラスタ・スキャンレートで
行うようにフレームメモリを構成することによって、リ
フレッシュ制御を行うためにメモリのバンド幅を上げる
必要がなくなり、フレッシュ条件を満足した最小限のメ
モリのバンド幅を用いたシステム制御が可能となる。
ットパネルディスプレイ4のディスプレイ・インターフ
ェースにDRAMを使用したフレームメモリを用いる場
合、そのフレームメモリへのアクセスが、本実施の形態
のように連続的に生じる入力ラスタ・スキャンレートで
行うようにフレームメモリを構成することによって、リ
フレッシュ制御を行うためにメモリのバンド幅を上げる
必要がなくなり、フレッシュ条件を満足した最小限のメ
モリのバンド幅を用いたシステム制御が可能となる。
【0024】[実施の形態2]前述の実施の形態1は、
入力フレームの周波数がリフレッシュ制御の周波数を上
回っている場合には有効であるが、以下の2つの場合で
は対応ができなくなる。 (1)入力フレームの周波数がリフレッシュの周波数よ
り下回っている場合 (2)入力データサイズが表示データサイズより小さい
場合で、表示時に決まったボーダ領域を付ける場合 本実施の形態2では、上記2つの条件においても、リフ
レッシュフリーを実現する方法について以下に提案す
る。
入力フレームの周波数がリフレッシュ制御の周波数を上
回っている場合には有効であるが、以下の2つの場合で
は対応ができなくなる。 (1)入力フレームの周波数がリフレッシュの周波数よ
り下回っている場合 (2)入力データサイズが表示データサイズより小さい
場合で、表示時に決まったボーダ領域を付ける場合 本実施の形態2では、上記2つの条件においても、リフ
レッシュフリーを実現する方法について以下に提案す
る。
【0025】まず、本実施の形態2の構成は前述の実施
の形態1の場合と同様であるが、そのシステム構成条件
として以下の例を考える。 (1)ホスト入力部 :入力解像度XGAモード
(1024×768,60Hz) (2)フラットパネル :ディスプレイ解像度(12
80×1024)表示色数(12ビット/画素) (3)使用フレームメモリ:8M(×32)SGRAM まずこの条件では、入力フレーム周波数は、前述のリフ
レッシュレートの62.5Hzに達していないので前述
の実施の形態1のようにしてリフレッシュフリーを実現
することは不可能である。また、仮に入力フレーム周波
数が62.5Hz以上であったとしても、図5のメモリ
物理アドレス構成では、図6に示すような、前もって付
けられた(1024−768)ライン=256ライン分
のボーダデータが保証されない(入力による256ライ
ン分のアクセスが発生しない、また、フラットパネルの
スキャンレートによるアクセスは低速なためリフレッシ
ュレートを満足しないため)。
の形態1の場合と同様であるが、そのシステム構成条件
として以下の例を考える。 (1)ホスト入力部 :入力解像度XGAモード
(1024×768,60Hz) (2)フラットパネル :ディスプレイ解像度(12
80×1024)表示色数(12ビット/画素) (3)使用フレームメモリ:8M(×32)SGRAM まずこの条件では、入力フレーム周波数は、前述のリフ
レッシュレートの62.5Hzに達していないので前述
の実施の形態1のようにしてリフレッシュフリーを実現
することは不可能である。また、仮に入力フレーム周波
数が62.5Hz以上であったとしても、図5のメモリ
物理アドレス構成では、図6に示すような、前もって付
けられた(1024−768)ライン=256ライン分
のボーダデータが保証されない(入力による256ライ
ン分のアクセスが発生しない、また、フラットパネルの
スキャンレートによるアクセスは低速なためリフレッシ
ュレートを満足しないため)。
【0026】図6において、S3は垂直ボーダエリアを
示し、これはメモリに予め決まったパターンをイニシャ
ル時に書き込むことによって作ることができる。S4は
水平ボーダエリアを示し、このシステムでは図1のディ
スプレイ制御部5で生成する。よって、フレームメモリ
4に画像データとして保持しなくてはならないデータ
は、S3の垂直ボーダエリアとS2の入力画像表示エリ
アに対応する画像データとなる。
示し、これはメモリに予め決まったパターンをイニシャ
ル時に書き込むことによって作ることができる。S4は
水平ボーダエリアを示し、このシステムでは図1のディ
スプレイ制御部5で生成する。よって、フレームメモリ
4に画像データとして保持しなくてはならないデータ
は、S3の垂直ボーダエリアとS2の入力画像表示エリ
アに対応する画像データとなる。
【0027】この図6のイメージを1フレーム分のメモ
リ物理アドレスモデルにしたものを図7に示した。図5
のメモリ物理アドレスモデルでは、1ライン/1ロウの
メモリ充填方式を用いたが、図7のメモリ物理アドレス
モデルでは1ライン/8ロウ(2ロウは水平ボーダ部分
に相当するため画像データは6ロウ分)のメモリ充填方
式を用いている点が大きく異なる。つまり、最初の32
カラム分のバースト転送によりカラムアドレス方向に充
填し(バースト転送はロウアドレスを跨いで実行できな
いため)、次の転送は一つインクリメントしたロウアド
レスで、同様に32バースト転送を行い、最後に次のロ
ウアドレスで同様に32バースト転送を行う。この例で
は、8(ロウ)×32(カラム)に1ライン分の画像デ
ータを割り当てているが、前述したように、水平ボーダ
部分70のデータは前述したようにフレームメモリ4に
記憶する必要がないので、垂直ボーダ部分71を含めた
72で示す6ロウ分が、実際にフレームメモリ4に保持
しなくてはならない1ラインデータの領域となる。
リ物理アドレスモデルにしたものを図7に示した。図5
のメモリ物理アドレスモデルでは、1ライン/1ロウの
メモリ充填方式を用いたが、図7のメモリ物理アドレス
モデルでは1ライン/8ロウ(2ロウは水平ボーダ部分
に相当するため画像データは6ロウ分)のメモリ充填方
式を用いている点が大きく異なる。つまり、最初の32
カラム分のバースト転送によりカラムアドレス方向に充
填し(バースト転送はロウアドレスを跨いで実行できな
いため)、次の転送は一つインクリメントしたロウアド
レスで、同様に32バースト転送を行い、最後に次のロ
ウアドレスで同様に32バースト転送を行う。この例で
は、8(ロウ)×32(カラム)に1ライン分の画像デ
ータを割り当てているが、前述したように、水平ボーダ
部分70のデータは前述したようにフレームメモリ4に
記憶する必要がないので、垂直ボーダ部分71を含めた
72で示す6ロウ分が、実際にフレームメモリ4に保持
しなくてはならない1ラインデータの領域となる。
【0028】このような構成により、フレームメモリ4
のスキャン方向が、フレームレートで図7の73で示さ
れるスキャン方向73に流れて行くことになる。これに
より、図5の構成では垂直ボーダ部分が、フレームメモ
リ4のスキャンによって決してアクセスされることがな
かったが、図7の構成では、画像データがアクセスされ
るのに伴って必ずアクセスされるようになる。また、図
5の構成では1ラインのスキャン時間で1つのロウしか
アクセスできなかったものが、図7の構成では1ライン
のスキャン時間で6ロウ分もアクセスされるようにな
る。即ち、図7の構成で1ラインをアクセスすることに
より、図5の場合に比べてロウアドレスが6倍アクセス
されることになる。
のスキャン方向が、フレームレートで図7の73で示さ
れるスキャン方向73に流れて行くことになる。これに
より、図5の構成では垂直ボーダ部分が、フレームメモ
リ4のスキャンによって決してアクセスされることがな
かったが、図7の構成では、画像データがアクセスされ
るのに伴って必ずアクセスされるようになる。また、図
5の構成では1ラインのスキャン時間で1つのロウしか
アクセスできなかったものが、図7の構成では1ライン
のスキャン時間で6ロウ分もアクセスされるようにな
る。即ち、図7の構成で1ラインをアクセスすることに
より、図5の場合に比べてロウアドレスが6倍アクセス
されることになる。
【0029】従って図7のような構成を採ることによ
り、図5の方式よりも入力フレーム周波数を、1/6倍
(62.5Hz/6=10.4Hz)まで下げてもリフレ
ッシュレートの既定を守ることができ、尚かつ、垂直ボ
ーダ領域の画像データに関しても、フレームデータをア
クセスするラスタスキャンによるフレームメモリ4のア
クセスだけでリフレッシュレートが保証され、データの
保持が保証されることになる。
り、図5の方式よりも入力フレーム周波数を、1/6倍
(62.5Hz/6=10.4Hz)まで下げてもリフレ
ッシュレートの既定を守ることができ、尚かつ、垂直ボ
ーダ領域の画像データに関しても、フレームデータをア
クセスするラスタスキャンによるフレームメモリ4のア
クセスだけでリフレッシュレートが保証され、データの
保持が保証されることになる。
【0030】以上説明したように本実施の形態2のアド
レス生成方式によれば、表示用フレームメモリにおける
リフレッシュフリーを実現でき、システム条件(入力条
件や接続パネルの動作条件など)が変更されても、幅広
い自由度でリフレッシュフリーのメモリ制御システムを
構築することが可能となる。
レス生成方式によれば、表示用フレームメモリにおける
リフレッシュフリーを実現でき、システム条件(入力条
件や接続パネルの動作条件など)が変更されても、幅広
い自由度でリフレッシュフリーのメモリ制御システムを
構築することが可能となる。
【0031】[他の実施の形態2]次に本発明の他の実
施の形態として、図5のアドレス生成方式と図7のアド
レス生成方式の各々の長所を考慮し、システムを最適な
方式に切り替えて使用する方法について提案する。
施の形態として、図5のアドレス生成方式と図7のアド
レス生成方式の各々の長所を考慮し、システムを最適な
方式に切り替えて使用する方法について提案する。
【0032】まず、前述した2つの方式の長所と最適な
使用条件について説明する。 <図5のアドレス生成方式の最適な使用条件と長所> −使用条件− 入力データサイズ(解像度)=表示データサイズ(解像
度)で、かつ入力フレーム周波数>62.5Hzのシス
テムでメモリのバンド幅をぎりぎりで使用している高速
メモリシステムの場合。 −長所− 1ラインを1ロウアドレスで使用するために、メモリの
アクセスタイムを最速にして使用できる(特にセンスア
ンプキャッシュを有するRambusDRAMを用いる
場合はキャッシュミスヒットによるリトライのオーバヘ
ッドが減少する)。
使用条件について説明する。 <図5のアドレス生成方式の最適な使用条件と長所> −使用条件− 入力データサイズ(解像度)=表示データサイズ(解像
度)で、かつ入力フレーム周波数>62.5Hzのシス
テムでメモリのバンド幅をぎりぎりで使用している高速
メモリシステムの場合。 −長所− 1ラインを1ロウアドレスで使用するために、メモリの
アクセスタイムを最速にして使用できる(特にセンスア
ンプキャッシュを有するRambusDRAMを用いる
場合はキャッシュミスヒットによるリトライのオーバヘ
ッドが減少する)。
【0033】<図7のアドレス生成方式の最適な使用条
件と長所> −使用条件− 入力データサイズ(解像度)<表示データサイズ(解像
度)によりボーダ挿入が必要、あるいは入力フレーム周
波数<62.5Hzのシステムでメモリのバンド幅には
余裕がある低中速メモリシステムの場合。 −長所− 入力フレーム周波数を最低10.4Hzまで下げても、
またボーダ領域の挿入があっても、十分にリフレッシュ
フリーで対応できる。
件と長所> −使用条件− 入力データサイズ(解像度)<表示データサイズ(解像
度)によりボーダ挿入が必要、あるいは入力フレーム周
波数<62.5Hzのシステムでメモリのバンド幅には
余裕がある低中速メモリシステムの場合。 −長所− 入力フレーム周波数を最低10.4Hzまで下げても、
またボーダ領域の挿入があっても、十分にリフレッシュ
フリーで対応できる。
【0034】以上の前提を踏まえて、図8を参照して実
際の表示制御回路における表示制御の切り替えについて
説明する。
際の表示制御回路における表示制御の切り替えについて
説明する。
【0035】図8において、マイコン(CPU)41
は、動作初期時に、ホスト入力情報42、接続パネル情
報43、接続メモリ情報44を検出し、前述した図5の
アドレス生成を行う表示制御回路46か、図7のアドレ
ス生成を行う表示制御回路47のいずれを使用するのが
最適かを判断し、それに応じて切り替えスイッチ45を
切り替えて、最適な物理アドレスをフレームメモリ4に
出力する。このように、システム条件に最適なアドレス
を選択できるようにすることで、それぞれ単独で使う場
合よりも、システム動作条件に対してより幅の広い柔軟
なシステムが構築できるようになる。
は、動作初期時に、ホスト入力情報42、接続パネル情
報43、接続メモリ情報44を検出し、前述した図5の
アドレス生成を行う表示制御回路46か、図7のアドレ
ス生成を行う表示制御回路47のいずれを使用するのが
最適かを判断し、それに応じて切り替えスイッチ45を
切り替えて、最適な物理アドレスをフレームメモリ4に
出力する。このように、システム条件に最適なアドレス
を選択できるようにすることで、それぞれ単独で使う場
合よりも、システム動作条件に対してより幅の広い柔軟
なシステムが構築できるようになる。
【0036】なお、本発明は、複数の機器(例えばホス
トコンピュータ,インタフェイス機器,リーダ,プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機,ファクシミリ装置
など)に適用してもよい。
トコンピュータ,インタフェイス機器,リーダ,プリン
タなど)から構成されるシステムに適用しても、一つの
機器からなる装置(例えば、複写機,ファクシミリ装置
など)に適用してもよい。
【0037】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ(またはCPU
やMPU)が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ(またはCPU
やMPU)が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。
【0038】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
【0039】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク,ハードディス
ク,光ディスク,光磁気ディスク,CD−ROM,CD
−R,磁気テープ,不揮発性のメモリカード,ROMな
どを用いることができる。
体としては、例えば、フロッピディスク,ハードディス
ク,光ディスク,光磁気ディスク,CD−ROM,CD
−R,磁気テープ,不揮発性のメモリカード,ROMな
どを用いることができる。
【0040】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているOS(オペレ
ーティングシステム)などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているOS(オペレ
ーティングシステム)などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。
【0041】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。
【0042】以上説明したように本実施の形態によれ
ば、ホスト装置とディスプレイ装置とのインターフェー
スに置かれるフレームメモリへのアクセスを、メモリの
リフレッシュレートを上回るアクセスが連続して起きる
ように、メモリの物理構成、アドレス生成回路の方式を
最適化することにより以下のような効果が得られる。
ば、ホスト装置とディスプレイ装置とのインターフェー
スに置かれるフレームメモリへのアクセスを、メモリの
リフレッシュレートを上回るアクセスが連続して起きる
ように、メモリの物理構成、アドレス生成回路の方式を
最適化することにより以下のような効果が得られる。
【0043】リフレッシュのためにメモリのバンド幅
をあげる必要がなくなり、フレームメモリに使われるD
RAMのビットコストが下げられる。
をあげる必要がなくなり、フレームメモリに使われるD
RAMのビットコストが下げられる。
【0044】リフレッシュ期間にメモリアクセスを行
う他のデータ転送を、一時的に退避させるバッファメモ
リの容量増加を抑えることができる。
う他のデータ転送を、一時的に退避させるバッファメモ
リの容量増加を抑えることができる。
【0045】入力フレーム周波数、ボーダーデータの
有無など様々なシステム条件に対しても、幅広い自由度
でリフレッシュフリー(DRAMリフレッシュをしな
い)が実現でき、高いバンド幅を必要とする高速画像処
理システム用途や、様々なメモリアクセスが発生するメ
モリ制御システムにおいて、制御回路の簡略化と回路規
模の低下が実現できる。
有無など様々なシステム条件に対しても、幅広い自由度
でリフレッシュフリー(DRAMリフレッシュをしな
い)が実現でき、高いバンド幅を必要とする高速画像処
理システム用途や、様々なメモリアクセスが発生するメ
モリ制御システムにおいて、制御回路の簡略化と回路規
模の低下が実現できる。
【0046】
【発明の効果】以上説明したように本発明によれば、リ
フレッシュを必要とするメモリを用いた表示用メモリを
使用した場合でも、その表示用メモリのリフレッシュフ
リーを実現できるという効果がある。
フレッシュを必要とするメモリを用いた表示用メモリを
使用した場合でも、その表示用メモリのリフレッシュフ
リーを実現できるという効果がある。
【0047】また本発明によれば、表示用メモリへのア
クセス要求が当該表示用メモリのリフレッシュレートを
下回る場合でも、その表示用メモリをリフレッシュフリ
ーで使用できる。
クセス要求が当該表示用メモリのリフレッシュレートを
下回る場合でも、その表示用メモリをリフレッシュフリ
ーで使用できる。
【0048】また本発明によれば、表示画面の1ライン
に相当するラインデータを、表示用メモリの複数のロウ
アドレス領域に記憶させることにより、表示用データの
表示に際し当該表示用メモリへのアクセス回数を増やし
てリフレッシュレートを上回るアクセス頻度を実現する
ことにより、前記表示用メモリのリフレッシュフリーを
実現できるという効果がある。
に相当するラインデータを、表示用メモリの複数のロウ
アドレス領域に記憶させることにより、表示用データの
表示に際し当該表示用メモリへのアクセス回数を増やし
てリフレッシュレートを上回るアクセス頻度を実現する
ことにより、前記表示用メモリのリフレッシュフリーを
実現できるという効果がある。
【0049】
【図1】本発明の実施の形態のフラットパネルディスプ
レイのインターフェース回路の構成を示すブロック図で
ある。
レイのインターフェース回路の構成を示すブロック図で
ある。
【図2】図1のインターフェース回路の動作を示すタイ
ミング図である。
ミング図である。
【図3】本実施の形態のフレームメモリの構成図であ
る。
る。
【図4】本実施の形態1の入力データサイズと表示サイ
ズとが同じ場合の画像表示エリアを説明する図である。
ズとが同じ場合の画像表示エリアを説明する図である。
【図5】本実施の形態1のフレームメモリの物理アドレ
スを説明する図である。
スを説明する図である。
【図6】本実施の形態2の入力データサイズより表示デ
ータサイズが大きい場合の画像表示エリアを説明する図
である。
ータサイズが大きい場合の画像表示エリアを説明する図
である。
【図7】本実施の形態2のフレームメモリの物理アドレ
スを説明する図である。
スを説明する図である。
【図8】本実施の形態1及び2のアドレス生成を切り替
えて実行する画像表示制御装置のブロック図である。
えて実行する画像表示制御装置のブロック図である。
1 ホスト装置 2 画像処理部 3 メモリ制御部 4 フレームメモリ 5 ディスプレイ制御部
Claims (8)
- 【請求項1】 リフレッシュが必要なメモリを使用して
ディスプレイ装置に画像を表示するためのメモリ制御装
置であって、 前記ディスプレイ装置の画面上に表示される表示データ
を1フレームとして2フレーム分のメモリ領域を有し、
表示用の画像データを記憶する表示用メモリと、 前記2フレーム分のメモリ領域の一方を読み出し専用、
他方を書込み専用として前記表示用メモリにアクセスす
るメモリアクセス手段とを有し、 前記メモリアクセス手段による前記表示用メモリへのア
クセス頻度が前記表示用メモリのリフレッシュ周期以下
となる場合に、前記メモリアクセス手段は前記画面上の
1ラインに相当する画像データを前記表示用メモリの複
数のロウアドレスに跨って記憶することを特徴とするメ
モリ制御装置。 - 【請求項2】 請求項1に記載のメモり制御装置であっ
て、前記メモリアクセス手段は、前記画面上の1ライン
に相当する画像データの転送を、前記表示用メモリのカ
ラムアドレス方向は1回のバーストデータ転送により行
い、前記表示用メモリのロウアドレス方向に複数回数分
のバーストデータ転送を当該1ラインの最後まで行うこ
とを特徴とする。 - 【請求項3】 請求項1に記載のメモり制御装置であっ
て、更に前記メモリアクセス手段による前記表示用メモ
リへのアクセス頻度が前記表示用メモリのリフレッシュ
周期以上となる場合に、前記メモリアクセス手段は前記
画面上の1ラインに相当する画像データを前記表示用メ
モリの1ロウアドレスに跨って記憶することを特徴とす
る。 - 【請求項4】 請求項3に記載のメモり制御装置であっ
て、前記メモリアクセス手段は、前記画像データの入力
条件、前記ディスプレイ装置における表示条件、前記表
示用メモリの種類の少なくとも1つに応じて前記1ライ
ンに相当する画像データの記憶処理を切り替えることを
特徴とする。 - 【請求項5】 リフレッシュが必要なメモリを使用して
ディスプレイ装置に画像を表示するためのメモリ制御方
法であって、 前記表示用メモリは、前記ディスプレイ装置の画面上に
表示される表示データを1フレームとして2フレーム分
のメモリ領域を有し、 前記2フレーム分のメモリ領域の一方を読み出し専用、
他方を書込み専用として前記表示用メモリにアクセス
し、 前記表示用メモリへのアクセス頻度が前記表示用メモリ
のリフレッシュ周期以下となる場合に、前記画面上の1
ラインに相当する画像データを前記表示用メモリの複数
のロウアドレスに跨って記憶することを特徴とするメモ
リ制御方法。 - 【請求項6】 請求項5に記載のメモり制御方法であっ
て、 前記画面上の1ラインに相当する画像データの転送を、
前記表示用メモリのカラムアドレス方向は1回のバース
トデータ転送により行い、前記表示用メモリのロウアド
レス方向に複数回数分のバーストデータ転送を当該1ラ
インの最後まで行うことを特徴とする。 - 【請求項7】 請求項5に記載のメモり制御方法であっ
て、 更に前記表示用メモリへのアクセス頻度が前記表示用メ
モリのリフレッシュ周期以上となる場合に、前記画面上
の1ラインに相当する画像データを前記表示用メモリの
1ロウアドレスに跨って記憶することを特徴とする。 - 【請求項8】 請求項7に記載のメモり制御方法であっ
て、 前記画像データの入力条件、前記ディスプレイ装置にお
ける表示条件、前記表示用メモリの種類の少なくとも1
つに応じて前記1ラインに相当する画像データの記憶処
理を切り替えることを特徴とする。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9137118A JPH10333659A (ja) | 1997-05-27 | 1997-05-27 | メモリ制御方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9137118A JPH10333659A (ja) | 1997-05-27 | 1997-05-27 | メモリ制御方法及び装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10333659A true JPH10333659A (ja) | 1998-12-18 |
Family
ID=15191254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9137118A Pending JPH10333659A (ja) | 1997-05-27 | 1997-05-27 | メモリ制御方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10333659A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005062693A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | メモリコントローラおよびメモリコントロール方法、その方法を実行するためのプログラム、レート変換装置および画像信号処理装置 |
JP2006126829A (ja) * | 2004-10-18 | 2006-05-18 | Genesis Microchip Inc | フラットパネルコントローラ中の仮想拡張ディスプレイ識別データ(edid) |
US7869085B2 (en) | 2003-08-19 | 2011-01-11 | Sony Corporation | Memory controller, memory control method, rate conversion apparatus, rate conversion method, image-signal-processing apparatus, image-signal-processing method, and program for executing each of those methods |
JP2013101356A (ja) * | 2012-12-10 | 2013-05-23 | Kawasaki Microelectronics Inc | メモリインターフェースおよび画像処理装置 |
US8766956B2 (en) | 2004-10-18 | 2014-07-01 | Tamiras Per Pte. Ltd., Llc | Automatic activity detection in a display controller |
-
1997
- 1997-05-27 JP JP9137118A patent/JPH10333659A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005062693A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | メモリコントローラおよびメモリコントロール方法、その方法を実行するためのプログラム、レート変換装置および画像信号処理装置 |
US7869085B2 (en) | 2003-08-19 | 2011-01-11 | Sony Corporation | Memory controller, memory control method, rate conversion apparatus, rate conversion method, image-signal-processing apparatus, image-signal-processing method, and program for executing each of those methods |
JP2006126829A (ja) * | 2004-10-18 | 2006-05-18 | Genesis Microchip Inc | フラットパネルコントローラ中の仮想拡張ディスプレイ識別データ(edid) |
US8766956B2 (en) | 2004-10-18 | 2014-07-01 | Tamiras Per Pte. Ltd., Llc | Automatic activity detection in a display controller |
US10134354B2 (en) | 2004-10-18 | 2018-11-20 | Tamiras Per Pte. Ltd., Llc | Automatic activity detection in a display controller |
JP2013101356A (ja) * | 2012-12-10 | 2013-05-23 | Kawasaki Microelectronics Inc | メモリインターフェースおよび画像処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5566306A (en) | Transfer control apparatus for independent transfer of data from a storage device to an I/O device over a secondary bus | |
US8665282B2 (en) | Image generating apparatus and image generating method and reading of image by using plural buffers to generate computer readable medium | |
JP2000276127A (ja) | 情報処理装置及び表示制御装置 | |
JP3105884B2 (ja) | メモリ性表示装置用表示コントローラ | |
JPH10333659A (ja) | メモリ制御方法及び装置 | |
JPH11296145A (ja) | 液晶表示制御装置 | |
JP2000029782A (ja) | メモリ制御方法及び装置 | |
KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
KR20010050234A (ko) | 메모리(mem)와 결합한 데이터 처리용 디바이스 | |
JPH0361199B2 (ja) | ||
JPS58116585A (ja) | デイスプレイ表示制御方式 | |
JP3204297B2 (ja) | Dma転送制御装置 | |
JP2966182B2 (ja) | 計算機システム | |
JP2002278919A (ja) | 表示制御方法及び装置 | |
JP3249427B2 (ja) | 映像信号ライン遅延回路 | |
JP2002091823A (ja) | 画像表示装置に使用されるメモリ制御装置 | |
JPH0553548A (ja) | デイスプレイ制御装置 | |
JPS62113193A (ja) | 記憶回路 | |
JP2000122630A (ja) | コードリフレッシュ方式表示システムの表示データ生成回路 | |
JPH09102192A (ja) | リフレッシュ制御方法 | |
JP2000172553A (ja) | データ処理装置 | |
JP2000330540A (ja) | 画像メモリ制御方法及び画像メモリ制御装置 | |
JPH07311837A (ja) | 画像記録装置 | |
JP2001236033A (ja) | 情報処理装置及び液晶表示制御装置 | |
US20050237332A1 (en) | Information processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030718 |