JP2002091823A - 画像表示装置に使用されるメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭなどの高速
メモリを、１６ビットＣＰＵなどで高速に制御するメモ
リ制御装置を提供する。 【解決手段】 画像信号の表示を行う画像表示装置に使
用されるメモリ制御装置において、前記画像信号のデー
タの連続転送を行うバースト転送機能を有する高速メモ
リ１１と、前記バースト転送機能を有していない中央処
理装置（ＣＰＵ）１２と、前記高速メモリ１１と前記Ｃ
ＰＵ（１２）との間に接続されて、転送された前記画像
信号のデータを蓄積し、その蓄積された前記画像信号の
データを前記高速メモリ１１にバースト転送するバッフ
ァメモリ１３Ａとを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭ、ＤＤ
Ｒ-ＳＤＲＡＭなどの高速メモリを、１６ビットＣＰＵ
等で高速に制御するメモリ制御に関するものである。

【０００２】

【従来の技術】近年、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭ
などの高速メモリが一般的となっているが、これらのメ
モリは、バースト転送を実行することにより、高速デー
タ転送を可能としている。また、３２ビット以上の、例
えばＨＤＤ、光ディスク等の記憶部を有するハイエンド
中央処理装置（ＣＰＵ）においては、バースト転送を考
慮した設計とすることが出来るため、高速メモリを採用
することにより、高性能なシステムを実現することが可
能である。しかし、従来のハイエンドＣＰＵでない１６
ビット程度のＣＰＵの場合は、バースト転送を考慮した
設計とすることは出来ずノーマル転送となるために、高
速メモリを採用しても、その高速メモリに見合った高性
能なシステムを構築することは出来なかった。

【０００３】従来の画像表示装置に使用されるメモリ制
御装置の一例について図５と共に以下に説明する。図５
に示される従来の画像表示装置に使用されるメモリ制御
装置の一例は、ＳＤＲＡＭ(高速メモリ)３１、ＨＤＤ
（光ディスク）等の記憶部３２Ｍを有するＣＰＵ（３
２）、メモリ制御回路３３、及びビデオ回路（画像表示
装置）3５より構成されている。また、このメモリ制御
回路３３は、入力バッファメモリ３３Ｂと出力バッファ
メモリ３３Ｃとを有して構成されている。

【０００４】動画像等のビデオ入力はメモリ制御回路３
３の入力バッファメモリ３３Ｂに供給され、ＳＤＲＡＭ
(高速メモリ)３１を介して出力バッファメモリ３３Ｃに
供給されて、ビデオ回路（画像表示装置）３５に出力さ
れ、動画像の通常の連続再生を行う。つぎに、ビデオ回
路（画像表示装置）３５に前記動画像を切り替えて前記
動画像とは関係のない別の画像の静止画を出力したい場
合について述べる。この場合には、ＨＤＤ（光ディス
ク）等の記憶部３２Ｍを有するＣＰＵ（３２）よりの静
止画を、ＳＤＲＡＭ(高速メモリ)３１に時間を掛けて個
別にノーマル転送して蓄積して、その蓄積された静止画
信号を出力バッファメモリ３３Ｃを介してビデオ回路
（画像表示装置）３５に出力する。

【０００５】この静止画をＳＤＲＡＭ(高速メモリ)３１
にノーマル転送して蓄積するのにかなりの時間がかかっ
てしまうために、程よいタイミングのスピードで静止画
を順番に切り替えて出力するといった高速メモリ３１を
生かしたパフォーマンスを行うことは出来ず、通常の動
画の連続再生を切り替えて別の静止画を次々とビデオ回
路（画像表示装置）３５に出力するのには、スムースに
思うような各静止画の切替えを行うことが出来ないとい
う問題があった。

【０００６】図６に、従来のハイエンドＣＰＵでない１
６ビット程度のＣＰＵの場合におけるノーマル転送時の
タイミングチャートを示す。ノーマル転送の場合には、
１回のライトサイクルに、４クロックサイクル（アクデ
ィブ（ＡＣＴ）、ブランク、ライト（ＷＲＴ）、プリチ
ャージ（ＰＲＥ））を必要とする。後述するように画像
信号（データ）のバースト転送の場合には、６クロック
サイクル（４バーストの場合）が必要となる。ノーマル
転送を用いて、バースト転送により転送するデータ量と
同じデータ量を転送しようとすると、１６クロックサイ
クルが必要となり、時間の掛かる大変効率の悪いデータ
転送となってしまう。

【０００７】高速メモリのＳＤＲＡＭに対しては、Ｖｉ
ｄｅｏ-ｉｎ、ＣＰＵ、Ｖｉｄｅｏ-ｏｕｔの３種類のア
クセスの要求が発生する。各アクセスの要求に対して、
ノーマル転送を実行した場合には、大変効率の悪いシス
テムとなってしまう。

【０００８】そこで、ハイエンドＣＰＵでない１６ビッ
ト程度のＣＰＵを使用したプロジェクタ等の表示装置の
場合であっても高速メモリ（ＳＤＲＡＭ）に対するアク
セスは、全てバースト転送とすることが望まれていた。

【０００９】

【発明が解決しようとする課題】前述のようなハイエン
ドＣＰＵを採用出来ないようなシステム（プロジェクタ
等の表示装置）においては、高速メモリを採用したにも
かかわらず、思うような性能が実現出来ないということ
が課題であった。

【００１０】以上の課題に鑑みて本発明は、３２ビット
以上のハイエンドＣＰＵ（中央処理装置）ではない１６
ビット程度のＣＰＵ、バースト転送機能を有する高速メ
モリ及びバッファメモリとを用いたメモリ制御装置を使
用することによって、高性能なパフォーマンスが可能な
画像表示装置が構築出来るメモリ制御装置を実現するこ
とを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
請求項１に記載の発明は、画像信号の表示を行う画像表
示装置に使用されるメモリ制御装置において、前記画像
信号のデータの連続転送を行うバースト転送機能を有す
る高速メモリ１１と、前記バースト転送機能は無く、前
記画像信号の記憶部１２Ｍを有する中央処理装置（ＣＰ
Ｕ）１２と、前記高速メモリ１１と前記ＣＰＵ（１２）
との間に接続されて、前記ＣＰＵ（１２）より個別に転
送された前記画像信号のデータを蓄積し、その蓄積され
た前記画像信号のデータを前記高速メモリ１１にまとめ
てバースト転送するバッファメモリ１３Ａとを備えて構
成したことを特徴とする画像表示装置に使用されるメモ
リ制御装置を提供するものである。

【００１２】

【発明の実施の形態】本発明のメモリ制御装置の実施の
形態につき、好ましい一実施例により、以下に図と共に
説明する。図１は本発明の画像表示装置に使用されるメ
モリ制御装置が適用される画像表示装置の一実施例のブ
ロック構成図を示したものである。

【００１３】図１に示される本発明の画像表示装置に使
用されるメモリ制御装置の一実施例は、ＳＤＲＡＭ(高
速メモリ)１１、ＨＤＤや光ディスク等の記憶部（記憶
機能）１２Ｍを有するＣＰＵ（１２）、メモリ制御回路
１３、及びビデオ回路（画像表示装置）１５より構成さ
れている。また、図１に示される本発明の画像表示装置
に使用されるメモリ制御装置のメモリ制御回路の一実施
例は、バッファメモリ１３Ａ、入力バッファメモリ１３
Ｂ、及び出力バッファメモリ１３Ｃより構成されてい
る。

【００１４】本発明は、図１に示されるように、ＨＤ
Ｄ、光ディスク等の記憶部１２Ｍを有するＣＰＵ(１２)
と高速メモリ１１の間にバッファメモリ１３Ａを有する
メモリ制御回路１３を設けることにより、高速データ転
送を実現可能としたものである。

【００１５】まず、動画像等のビデオ入力はメモリ制御
回路１３の入力バッファメモ１３Ｂに供給され、ＳＤＲ
ＡＭ(高速メモリ)１１を介して出力バッファメモリ１３
Ｃに供給され、ビデオ回路（画像表示装置）１５に供給
され、動画像の通常の連続再生を行う。

【００１６】つぎに、今までの動画像の通常の連続再生
を切り替えて、ビデオ回路（画像表示装置）１５に別の
画像の静止画を次々に供給したい場合について図２と共
に述べる。この場合には、ＨＤＤ（光ディスク）等の記
憶部１２Ｍを有するＣＰＵ（１２）よりの静止画データ
を、繰り返しバッファメモリ１３Ａに蓄えて１バースト
分のデータＤ0,Ｄ2,Ｄ3,Ｄ4｛３２ビット×（４バース
ト分程度）｝を蓄えると、この蓄えられた画像データ
を、バースト転送機能を有するＳＤＲＡＭ(高速メモリ)
１１にまとめて、図２に示されるようにバースト転送す
る。その転送して蓄積された画像信号データを出力バッ
ファメモリ１３Ｃを介してビデオ回路（画像表示装置）
１５に出力する。

【００１７】この静止画をＳＤＲＡＭ(高速メモリ)１１
にまとめてバースト転送して信号データを蓄積するのに
従来のノーマル転送程時間はかからずに、程よいスピー
ドのタイミングで静止画を順番に切り替え、次々とビデ
オ回路（画像表示装置）１５に出力することが出来、ス
ムースに思うような各静止画の切替え再生を行うことが
出来るものである。

【００１８】以下に、本発明の画像表示装置に使用され
るメモリ制御装置の一実施例のライトサイクル及びリー
ドサイクルの場合の各動作について、それぞれ説明す
る。本発明の画像表示装置に使用されるメモリ制御装置
の一実施例のライトサイクルの場合について説明する。
ＨＤＤ、光ディスク等の記憶部１２Ｍを有する１６ビッ
トＣＰＵ（１２）は、データのバースト転送をサポート
していないため、１回のバスサイクルでは最大１６ビッ
ト（２バイト）のデータを転送するのみである。

【００１９】このため、本発明のメモリ制御回路１３
は、ＣＰＵ（１２）からのライトサイクルをバッファメ
モリ１３Ａが検出すると、バッファメモリ１３Ａにアド
レスとデータとを格納する。そして、このバッファメモ
リ１３Ａは、バースト転送機能を有する高速メモリ(Ｓ
ＤＲＡＭ)１１へのライトサイクルを実行し、例えばＨ
ＤＤ、光ディスク等の記憶部１２Ｍを有するＣＰＵ（１
２）からの繰り返して蓄えられたバッファメモリ１３Ａ
の画像データを、バースト転送機能を有する高速メモリ
１１にバースト転送する。

【００２０】ここで、データのバースト転送をサポート
していないため、１６ビットＣＰＵ（１２）が有するＨ
ＤＤ、光ディスク等の記憶部１２Ｍへのビデオ信号の供
給の仕方の一実施例について述べる。まず、ビデオ入力
を静止画として入力バッファ１３Ｂを介して高速メモリ
(ＳＤＲＡＭ)１１に供給する。

【００２１】高速メモリ (ＳＤＲＡＭ)１１に蓄えられ
た静止画のビデオ信号は、バースト転送によりバッファ
メモリ１３Ａに転送される。バッファメモリ１３Ａに蓄
えられた静止画のビデオ信号は、バッファメモリ１３Ａ
とデータのバースト転送をサポートしていないＣＰＵ
（１２）との間はバースト転送が出来ないので、時間を
掛けてノーマル転送によって記憶部１２Ｍに個別に転送
されて蓄積される。

【００２２】つぎに、本発明の画像表示装置に使用され
るメモリ制御装置の一実施例のリードサイクルの場合に
ついて説明する。ＣＰＵ（１２）からのリードサイクル
を高速メモリ(ＳＤＲＡＭ)１１が検出すると、ＣＰＵ
（１２）の示すアドレスを先頭にし、バースト転送機能
を有する高速メモリ(ＳＤＲＡＭ)１１から３２ビット×
(４バースト分)程度の画像データをバースト転送によ
り、バッファメモリ１３Ａに蓄える。

【００２３】この転送により、ＣＰＵ（１２）が連続し
てアクセスした場合には、２回目以降のデータは、高速
メモリ（ＳＤＲＡＭ）１１からではなく、バッファメモ
リ１３Ａから読み出す。

【００２４】画面に動画を表示する場合には、図３に示
されるように、入力ビデオバッファ１３Ｂ（図１）への
ビデオ入力(Video in buf)（ライトサイクル）とビデオ
出力バッファ１３Ｃ（図１）からのビデオ出力(Video o
ut buf)サイクル（リードサイクル）とが交互に実行さ
れて画面に動画像が再生される。また、画面に文字を表
示する場合には、図４に示されるように、ＣＰＵバッフ
ァメモリ(CPU buf)１３Ａ（図１）からのCPUaccessのサ
イクルも挿入されて実行され、画面に文字が再生され
る。

【００２５】さらにまた、画面に、ＣＰＵ（１２）の有
するＨＤＤ、光ディスク等の記憶部１２Ｍからの静止画
を表示する場合には、図４に示されるように、ビデオ出
力バッファ１３Ｃ（図１）からのビデオ出力(Video out
buf)サイクル（リードサイクル）にＣＰＵバッファメ
モリ(CPU buf)１３Ａ（図１）からのCPUaccessのサイク
ルが付加されて実行され、画面には記憶部１２Ｍからの
静止画が再生される。

【００２６】本発明では、メモリ制御回路１３の内部の
バッファ１３Ａに一旦データを蓄えてから転送するた
め、図２に示されるように、６クロックサイクルで、従
来例の４倍のデータ転送が可能となるものである。

【００２７】本発明では、例えば静止画をＳＤＲＡＭ
(高速メモリ)１１にまとめてバースト転送して信号デー
タを蓄積するのに従来のノーマル転送程時間はかからず
に、程よいスピードのタイミングで静止画を順番に切り
替え、つぎつぎとビデオ回路（画像表示装置）に出力す
ることが出来、スムースに思うような各静止画の切替え
再生を行うようにすることも出来るものである。

【００２８】

【発明の効果】以上に説明した如く、本発明は、画像信
号の表示を行う画像表示装置に使用されるメモリ制御装
置において、前記画像信号のデータの連続転送を行うバ
ースト転送機能を有する高速メモリと、前記バースト転
送機能は無く、前記画像信号の記憶部を有するＣＰＵ
と、前記高速メモリと前記ＣＰＵとの間に接続されて、
前記ＣＰＵより個別に転送された前記画像信号のデータ
を蓄積し、その蓄積された前記画像信号のデータを前記
高速メモリにまとめてバースト転送するバッファメモリ
とを備えて構成されているので、バースト転送機能を有
する高速メモリと３２ビット以上のハイエンドＣＰＵで
はなく１６ビット程度のバースト転送機能を有していな
いＣＰＵとを用いて、高速メモリのパフォーマンスを落
とすことなく、データの転送が可能なプロジェクター等
の画像表示装置に使用されるメモリ制御装置を構築する
ことが出来る。

【図面の簡単な説明】

【図１】本発明のメモリ制御装置が適用される画像表示
装置の一実施例のブロック構成図を示したものである。

【図２】本発明の画像表示装置に使用されるメモリ制御
装置のデータ転送タイミングのタイムチャートを示した
図である。

【図３】本発明の画像表示装置に使用されるメモリ制御
装置の動画表示の場合のサイクル（ライトサイクルとリ
ードサイクル）の一実施例を示した図である。

【図４】本発明のメモリ制御装置の静止画を表示する場
合のサイクル（リードサイクル）の一実施例を示した図
である。

【図５】従来のメモリ制御装置が適用される画像表示装
置の一例のブロック構成図を示したものである。

【図６】従来のメモリ制御装置の一例のデータ転送タイ
ミングのタイムチャートを示した図である。

【符号の説明】

１１ ＳＤＲＡＭ（高速メモリ） １２ 画像信号の記憶部（記憶機能）を有するＣＰＵ
（中央処理装置） １２Ｍ 画像信号の記憶部（画像信号の記憶機能） １３ メモリ制御回路 １３Ａ バッファメモリ １３Ｂ 入力バッファメモリ １３Ｃ 出力バッファメモリ １５ ビデオ回路（画像表示装置）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 5/00 Ｇ０９Ｇ 5/00 ５５５Ｈ ５５５Ｔ

Claims (1)

【特許請求の範囲】
1. 【請求項１】画像信号の表示を行う画像表示装置に使用
   されるメモリ制御装置において、 前記画像信号のデータの連続転送を行うバースト転送機
   能を有する高速メモリと、 前記バースト転送機能は無く、前記画像信号の記憶部を
   有する中央処理装置（ＣＰＵ）と、 前記高速メモリと前記ＣＰＵとの間に接続されて、前記
   ＣＰＵより個別に転送された前記画像信号のデータを蓄
   積し、その蓄積された前記画像信号のデータを前記高速
   メモリにまとめてバースト転送するバッファメモリとを
   備えて構成したことを特徴とする画像表示装置に使用さ
   れるメモリ制御装置。