JPH08129881A - Ｓｄｒａｍ制御装置 - Google Patents
Ｓｄｒａｍ制御装置Info
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- JPH08129881A JPH08129881A JP6267586A JP26758694A JPH08129881A JP H08129881 A JPH08129881 A JP H08129881A JP 6267586 A JP6267586 A JP 6267586A JP 26758694 A JP26758694 A JP 26758694A JP H08129881 A JPH08129881 A JP H08129881A
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- sdram
- refresh
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Abstract
(57)【要約】
【目的】 ＳＤＲＡＭのリフレッシュ時間を短縮する。
【構成】 ＳＤＲＡＭ４は２つのバンクを有し、メモリ
コントローラ３はＤＲＡＭにアクセスしてライト、リー
ドを行い、また、アクセスされているバンクと異なるバ
ンクに対してアクティブコマンドとプリチャージコマン
ドによりリフレッシュする。メモリコントローラ３はま
た、アクティブコマンド及びプリチャージコマンドとオ
ートリフレッシュコマンドをミックスしてＳＤＲＡＭ４
をリフレッシュしたり、ＳＤＲＡＭ４の空間の最上位ア
ドレス又は最下位アドレスから使用中のアドレスまでを
リフレッシュしたり、ブロックを交互にアクセスするよ
うに割り付けられたアドレスに基づいてリフレッシュす
る。
コントローラ３はＤＲＡＭにアクセスしてライト、リー
ドを行い、また、アクセスされているバンクと異なるバ
ンクに対してアクティブコマンドとプリチャージコマン
ドによりリフレッシュする。メモリコントローラ３はま
た、アクティブコマンド及びプリチャージコマンドとオ
ートリフレッシュコマンドをミックスしてＳＤＲＡＭ４
をリフレッシュしたり、ＳＤＲＡＭ４の空間の最上位ア
ドレス又は最下位アドレスから使用中のアドレスまでを
リフレッシュしたり、ブロックを交互にアクセスするよ
うに割り付けられたアドレスに基づいてリフレッシュす
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のバンクを有する
Ｓ（同期型）ＤＲＡＭを制御するＳＤＲＡＭ制御装置に
関し、特にＳＤＲＡＭのリフレッシュに関する。
Ｓ（同期型）ＤＲＡＭを制御するＳＤＲＡＭ制御装置に
関し、特にＳＤＲＡＭのリフレッシュに関する。
【０００２】
【従来の技術】従来、画像メモリとしてはＤＲＡＭが用
いられている。その理由はＤＲＡＭのビット単価が他の
ＲＡＭに比べて安価であり、画像メモリのような大容量
のメモリを必要とするシステムに好適であるからであ
る。しかしながら、他のＲＡＭに比べてアクセスタイム
が遅く、制御が複雑であるというデメリットも有する。
いられている。その理由はＤＲＡＭのビット単価が他の
ＲＡＭに比べて安価であり、画像メモリのような大容量
のメモリを必要とするシステムに好適であるからであ
る。しかしながら、他のＲＡＭに比べてアクセスタイム
が遅く、制御が複雑であるというデメリットも有する。
【０００３】
【発明が解決しようとする課題】ところで、例えば特開
平５−１２０１１４号公報に示されているＳ（同期型）
ＤＲＡＭは、ＤＲＡＭと比較してコマンドを一旦設定す
るとアクセスタイムが非常に速く、クロック毎に出力さ
れる。したがって、シーケンシャルにアクセスを行うブ
ロック転送などが頻繁に行われるシステムには非常に有
効である。
平５−１２０１１４号公報に示されているＳ（同期型）
ＤＲＡＭは、ＤＲＡＭと比較してコマンドを一旦設定す
るとアクセスタイムが非常に速く、クロック毎に出力さ
れる。したがって、シーケンシャルにアクセスを行うブ
ロック転送などが頻繁に行われるシステムには非常に有
効である。
【０００４】本発明は、ＳＤＲＡＭのリフレッシュ時間
を短縮することができる新規なＳＤＲＡＭ制御装置を提
供することを目的とする。
を短縮することができる新規なＳＤＲＡＭ制御装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、複数のバンクを有する同期型ＤＲＡＭ
と、前記同期型ＤＲＡＭにアクセスされているバンクと
異なるバンクに対してアクティブコマンドとプリチャー
ジコマンドによりリフレッシュするメモリコントローラ
とを備えたことを特徴とする。
達成するために、複数のバンクを有する同期型ＤＲＡＭ
と、前記同期型ＤＲＡＭにアクセスされているバンクと
異なるバンクに対してアクティブコマンドとプリチャー
ジコマンドによりリフレッシュするメモリコントローラ
とを備えたことを特徴とする。
【０００６】第２の手段は、第１の手段において前記メ
モリコントローラが、前記アクティブコマンド及びプリ
チャージコマンドとオートリフレッシュコマンドをミッ
クスして前記同期型ＤＲＡＭをリフレッシュすることを
特徴とする。
モリコントローラが、前記アクティブコマンド及びプリ
チャージコマンドとオートリフレッシュコマンドをミッ
クスして前記同期型ＤＲＡＭをリフレッシュすることを
特徴とする。
【０００７】第３の手段は、第１の手段において前記同
期型ＤＲＡＭの空間の最上位アドレス又は最下位アドレ
スから使用中のアドレスを記憶する記憶手段を更に備
え、前記メモリコントローラが、最上位アドレス又は最
下位アドレスから使用中のアドレスまでをリフレッシュ
することを特徴とする。
期型ＤＲＡＭの空間の最上位アドレス又は最下位アドレ
スから使用中のアドレスを記憶する記憶手段を更に備
え、前記メモリコントローラが、最上位アドレス又は最
下位アドレスから使用中のアドレスまでをリフレッシュ
することを特徴とする。
【０００８】第４の手段は、第１の手段において前記メ
モリコントローラが、ブロックを交互にアクセスするよ
うに割り付けられたアドレスに基づいてリフレッシュす
ることを特徴とする。
モリコントローラが、ブロックを交互にアクセスするよ
うに割り付けられたアドレスに基づいてリフレッシュす
ることを特徴とする。
【０００９】第５の手段は、第１ないし第４の手段にお
いて前記メモリコントローラが、スキャナにより読み取
られた画像データを前記同期型ＤＲＡＭに書き込む際に
並行して前記同期型ＤＲＡＭをリフレッシュすることを
特徴とする。
いて前記メモリコントローラが、スキャナにより読み取
られた画像データを前記同期型ＤＲＡＭに書き込む際に
並行して前記同期型ＤＲＡＭをリフレッシュすることを
特徴とする。
【００１０】第６の手段は、第１ないし第５の手段にお
いて前記メモリコントローラが、前記同期型ＤＲＡＭに
展開された画像データを読み出してプリンタに出力する
際に並行して前記同期型ＤＲＡＭをリフレッシュするこ
とを特徴とする。
いて前記メモリコントローラが、前記同期型ＤＲＡＭに
展開された画像データを読み出してプリンタに出力する
際に並行して前記同期型ＤＲＡＭをリフレッシュするこ
とを特徴とする。
【００１１】
【作用】第１の手段では、アクセスされているバンクと
異なるバンクに対してアクティブコマンドとプリチャー
ジコマンドによりリフレッシュするので、アクセスとリ
フレッシュを並行して行うことができ、したがって、Ｓ
ＤＲＡＭのリフレッシュ時間を短縮することができる。
異なるバンクに対してアクティブコマンドとプリチャー
ジコマンドによりリフレッシュするので、アクセスとリ
フレッシュを並行して行うことができ、したがって、Ｓ
ＤＲＡＭのリフレッシュ時間を短縮することができる。
【００１２】第２の手段では、アクティブコマンド及び
プリチャージコマンドとオートリフレッシュコマンドを
ミックスしてリフレッシュするので、異なるバンクが交
互にアクセスされず、同一のバンクがアクセスされてい
る場合に１クロックのオートリフレッシュコマンドによ
りリフレッシュすることによりリフレッシュ時間を短縮
することができる。
プリチャージコマンドとオートリフレッシュコマンドを
ミックスしてリフレッシュするので、異なるバンクが交
互にアクセスされず、同一のバンクがアクセスされてい
る場合に１クロックのオートリフレッシュコマンドによ
りリフレッシュすることによりリフレッシュ時間を短縮
することができる。
【００１３】第３の手段では、同期型ＤＲＡＭの最上位
アドレス又は最下位アドレスから使用中のアドレスまで
をリフレッシュするので、使用されていないアドレスが
リフレッシュされず、したがって、リフレッシュ時間を
短縮することができる。
アドレス又は最下位アドレスから使用中のアドレスまで
をリフレッシュするので、使用されていないアドレスが
リフレッシュされず、したがって、リフレッシュ時間を
短縮することができる。
【００１４】第４の手段では、ブロックを交互にアクセ
スするように割り付けられたアドレスに基づいてリフレ
ッシュするので、リフレッシュ時間を短縮することがで
きる。
スするように割り付けられたアドレスに基づいてリフレ
ッシュするので、リフレッシュ時間を短縮することがで
きる。
【００１５】第５の手段では、スキャナにより読み取ら
れた画像データを同期型ＤＲＡＭに書き込む際に並行し
てリフレッシュするので、ブロック単位でバンクを切り
替えてスキャナにより読み取られた画像データを書き込
む際にリフレッシュ時間を短縮することができる。
れた画像データを同期型ＤＲＡＭに書き込む際に並行し
てリフレッシュするので、ブロック単位でバンクを切り
替えてスキャナにより読み取られた画像データを書き込
む際にリフレッシュ時間を短縮することができる。
【００１６】第６の手段では、ＤＲＡＭに展開された画
像データを読み出してプリンタに出力する際に並行して
リフレッシュするので、ブロック単位でバンクを切り替
えて読み出す際にリフレッシュ時間を短縮することがで
きる。
像データを読み出してプリンタに出力する際に並行して
リフレッシュするので、ブロック単位でバンクを切り替
えて読み出す際にリフレッシュ時間を短縮することがで
きる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係るＳＤＲＡＭ制御装置の一実施
例を示すブロック図、図２は図１のＳＤＲＡＭ制御装置
の主要信号を示すタイミングチャートである。
する。図１は本発明に係るＳＤＲＡＭ制御装置の一実施
例を示すブロック図、図２は図１のＳＤＲＡＭ制御装置
の主要信号を示すタイミングチャートである。
【００１８】図１において、ＣＰＵ１はこの装置全体を
制御し、ＲＯＭ２にはＣＰＵ１のプログラムが予め記憶
されている。メモリコントローラ３はＳＤＲＡＭ４のコ
ントロール信号やタイミングを制御し、また、ＳＤＲＡ
Ｍ４のリフレッシュのコントロールやリフレッシュのた
めのアドレスなどを管理している。ＳＤＲＡＭ４はこの
実施例では画像メモリやプログラムのワークメモリとし
て用いられている。
制御し、ＲＯＭ２にはＣＰＵ１のプログラムが予め記憶
されている。メモリコントローラ３はＳＤＲＡＭ４のコ
ントロール信号やタイミングを制御し、また、ＳＤＲＡ
Ｍ４のリフレッシュのコントロールやリフレッシュのた
めのアドレスなどを管理している。ＳＤＲＡＭ４はこの
実施例では画像メモリやプログラムのワークメモリとし
て用いられている。
【００１９】ビデオＩ／Ｆ５は、図示省略のスキャナ装
置から送信されて入力するデータを受信したり、展開さ
れた画像データを図示省略の印刷装置（エンジン）に送
出し、通常ではＦＩＦＯメモリなどのバッファが内蔵さ
れることが多く、また、スタートアドレスや転送長を管
理している場合もある。ホストＩ／Ｆ６はホストマシン
６ａが送信したデータを受け取り、Ｉ／Ｏデバイス７に
は複数のアプリケーション（例えばＳＣＳＩコントロー
ラや通信用ＬＳＩなど）が接続される。ＤＭＡコントロ
ーラ８はＤＭＡのプロトコルを制御し、ＣＰＵ１に代わ
ってバス権を獲得してバスを制御するマスタデバイスに
成り得る。
置から送信されて入力するデータを受信したり、展開さ
れた画像データを図示省略の印刷装置（エンジン）に送
出し、通常ではＦＩＦＯメモリなどのバッファが内蔵さ
れることが多く、また、スタートアドレスや転送長を管
理している場合もある。ホストＩ／Ｆ６はホストマシン
６ａが送信したデータを受け取り、Ｉ／Ｏデバイス７に
は複数のアプリケーション（例えばＳＣＳＩコントロー
ラや通信用ＬＳＩなど）が接続される。ＤＭＡコントロ
ーラ８はＤＭＡのプロトコルを制御し、ＣＰＵ１に代わ
ってバス権を獲得してバスを制御するマスタデバイスに
成り得る。
【００２０】ここで、ＳＤＲＡＭ４は複数のインターナ
ルバンクを有し、それぞれのバンクに対して別々にプリ
チャージするコマンドが設けられている。また、ＳＤＲ
ＡＭ４をリフレッシュするために用意されているコマン
ドにはオートリフレッシュとセルフコマンドが有るが、
本発明では、ＳＤＲＡＭのリフレッシュコマンドを使用
しないで、アクティブコマンドを発行して次にプリチャ
ージコマンドを発行するという一連の動作でリフレッシ
ュを行う。
ルバンクを有し、それぞれのバンクに対して別々にプリ
チャージするコマンドが設けられている。また、ＳＤＲ
ＡＭ４をリフレッシュするために用意されているコマン
ドにはオートリフレッシュとセルフコマンドが有るが、
本発明では、ＳＤＲＡＭのリフレッシュコマンドを使用
しないで、アクティブコマンドを発行して次にプリチャ
ージコマンドを発行するという一連の動作でリフレッシ
ュを行う。
【００２１】また、スキャナ装置からの受信データをＳ
ＤＲＡＭ４にビデオＤＭＡ転送（ライト）したり、ＳＤ
ＲＡＭ４に展開されたデータを印刷装置にビデオＤＭＡ
転送（リード）する場合には、ＳＤＲＡＭの連続したア
ドレス空間にライト／リードアクセスを行う際にブロッ
ク単位でバンクを切り替えるようにアドレスを選択する
ことにより、バックグランド（後述）でリフレッシュす
ることができ、リフレッシュとアクセスを同時に並行し
て行うことができる。
ＤＲＡＭ４にビデオＤＭＡ転送（ライト）したり、ＳＤ
ＲＡＭ４に展開されたデータを印刷装置にビデオＤＭＡ
転送（リード）する場合には、ＳＤＲＡＭの連続したア
ドレス空間にライト／リードアクセスを行う際にブロッ
ク単位でバンクを切り替えるようにアドレスを選択する
ことにより、バックグランド（後述）でリフレッシュす
ることができ、リフレッシュとアクセスを同時に並行し
て行うことができる。
【００２２】次に、図２を参照してライト／リード時の
リフレッシュのプロトコルを説明する。ここでは、ＳＤ
ＲＡＭ４の内部には２つのバンク（Ｂａｎｋ０、Ｂａｎ
ｋ１）が有るものとし、Ｂａｎｋ０に対してコマンドを
発行するかＢａｎｋ１に対してコマンドを発行するか
は、ＳＤＲＡＭ４の最上位のアドレスＡ１１により決め
られるものとする。また、他のアクセスのパラメータと
してＣａｓ−Ｌａｔｅｎｃｙ〔ＲＡＳ（ロウアドレスス
トローブ）−ＣＡＳ（コラムアドレスストローブ）、Ｃ
ＡＳ−ＤＡＴＡ間のクロック数〕を１とし、ブロックサ
イズを４とする。
リフレッシュのプロトコルを説明する。ここでは、ＳＤ
ＲＡＭ４の内部には２つのバンク（Ｂａｎｋ０、Ｂａｎ
ｋ１）が有るものとし、Ｂａｎｋ０に対してコマンドを
発行するかＢａｎｋ１に対してコマンドを発行するか
は、ＳＤＲＡＭ４の最上位のアドレスＡ１１により決め
られるものとする。また、他のアクセスのパラメータと
してＣａｓ−Ｌａｔｅｎｃｙ〔ＲＡＳ（ロウアドレスス
トローブ）−ＣＡＳ（コラムアドレスストローブ）、Ｃ
ＡＳ−ＤＡＴＡ間のクロック数〕を１とし、ブロックサ
イズを４とする。
【００２３】図２において、時間Ｓ０ではＢａｎｋ１
（Ａ１１＝Ｈ）に対してＲＡＳ信号とロウアドレス（Ｒ
Ａ）が印加され、続く時間Ｓ１ではＣＡＳ信号と、コラ
ムアドレス（ＣＡ）とライトコマンド（ＷＥ* ＝Ｌ）又
はリードコマンド（ＷＥ* ＝Ｈ）が印加される。続く時
間Ｓ２、Ｓ３ではそれぞれライト／リードデータ（ＤＡ
１、ＤＡ２）が転送される。
（Ａ１１＝Ｈ）に対してＲＡＳ信号とロウアドレス（Ｒ
Ａ）が印加され、続く時間Ｓ１ではＣＡＳ信号と、コラ
ムアドレス（ＣＡ）とライトコマンド（ＷＥ* ＝Ｌ）又
はリードコマンド（ＷＥ* ＝Ｈ）が印加される。続く時
間Ｓ２、Ｓ３ではそれぞれライト／リードデータ（ＤＡ
１、ＤＡ２）が転送される。
【００２４】時間Ｓ４ではライト／リードデータ（ＤＡ
３）が転送されながら、Ｂａｎｋ０（Ａ１１＝Ｌ）に対
してＲＡＳ信号とロウアドレス（ＲＡ）が印加される。
続く時間Ｓ５ではライト／リードデータ（ＤＡ４）が転
送されながら、コラムアドレス（ＣＡ）が印加されない
でＢａｎｋ０にのみプリチャージャコマンド（ＲＡＳ*
＝Ｌ，ＷＥ* ＝Ｌ，Ａ１１＝Ｌ）を印加することによ
り、Ｂａｎｋ０に対するロウアドレスのリフレッシュが
行われる。なお、この動作は従来のＲＡＳオンリー・リ
フレッシュと良く似ている。
３）が転送されながら、Ｂａｎｋ０（Ａ１１＝Ｌ）に対
してＲＡＳ信号とロウアドレス（ＲＡ）が印加される。
続く時間Ｓ５ではライト／リードデータ（ＤＡ４）が転
送されながら、コラムアドレス（ＣＡ）が印加されない
でＢａｎｋ０にのみプリチャージャコマンド（ＲＡＳ*
＝Ｌ，ＷＥ* ＝Ｌ，Ａ１１＝Ｌ）を印加することによ
り、Ｂａｎｋ０に対するロウアドレスのリフレッシュが
行われる。なお、この動作は従来のＲＡＳオンリー・リ
フレッシュと良く似ている。
【００２５】続く時間Ｓ６では全ての信号をネゲートし
て時間Ｓ７ではそのまま信号を維持し、続く時間Ｓ８か
ら今度はＢａｎｋ０に対するＲＡＳコマンドのサイクル
になり、続く時間Ｓ９においてプリチャージコマンドを
印加することによりリフレッシュを行う。このようにロ
ウアドレスを印加し、次のクロックでそのバンクに対し
てプリチャージコマンドを印加することによりリフレッ
シュを行う。
て時間Ｓ７ではそのまま信号を維持し、続く時間Ｓ８か
ら今度はＢａｎｋ０に対するＲＡＳコマンドのサイクル
になり、続く時間Ｓ９においてプリチャージコマンドを
印加することによりリフレッシュを行う。このようにロ
ウアドレスを印加し、次のクロックでそのバンクに対し
てプリチャージコマンドを印加することによりリフレッ
シュを行う。
【００２６】すなわち、時間Ｓ４、Ｓ５のようにアクテ
ィブになっているバンクと別のバンクをリフレッシュす
ることにより、ライト／データリードと並行してリフレ
ッシュすることができる（以下、バックグランドリフレ
ッシュ）。また、これに対して時間Ｓ８、Ｓ９のサイク
ルではリフレッシュのみを行う（以下、フォアグランド
リフレッシュ）。
ィブになっているバンクと別のバンクをリフレッシュす
ることにより、ライト／データリードと並行してリフレ
ッシュすることができる（以下、バックグランドリフレ
ッシュ）。また、これに対して時間Ｓ８、Ｓ９のサイク
ルではリフレッシュのみを行う（以下、フォアグランド
リフレッシュ）。
【００２７】ここで、この処理をビデオＤＭＡ転送に利
用する場合、ビデオＤＭＡ転送は連続したアドレスをラ
イト／リードアクセスするのでアドレスを普通に割り振
ると、バンクの切り替えをＳＤＲＡＭ４の最上位アドレ
スＡ１１により行うので連続して同じバンクをライト／
リードアクセスし、したがって、バックグランドリフレ
ッシュすることができない。そこで、アドレスをブロッ
ク単位のアドレスにしてＬＳＢを最上位アドレスＡ１１
に接続することにより、連続したブロックリードアドレ
スであっても交互にバンクが切り換わるので、バックグ
ランドリフレッシュすることができる。
用する場合、ビデオＤＭＡ転送は連続したアドレスをラ
イト／リードアクセスするのでアドレスを普通に割り振
ると、バンクの切り替えをＳＤＲＡＭ４の最上位アドレ
スＡ１１により行うので連続して同じバンクをライト／
リードアクセスし、したがって、バックグランドリフレ
ッシュすることができない。そこで、アドレスをブロッ
ク単位のアドレスにしてＬＳＢを最上位アドレスＡ１１
に接続することにより、連続したブロックリードアドレ
スであっても交互にバンクが切り換わるので、バックグ
ランドリフレッシュすることができる。
【００２８】ところで、一般的なオートリフレッシュは
１サイクルで行うことができ、これに対し、上記リフレ
ッシュ方式ではＲＡＳサイクルとプリチャージサイクル
の２サイクルが必要であるが、ライト／リードアクセス
と並行しているので実質的に０サイクルである。しかし
ながら、上記リフレッシュ方式のみでリフレッシュを行
うと、ＳＤＲＡＭのインターナルバンクをある程度交互
にアクセスしている場合には良いが、同一のバンクをア
クセスしている場合やある期間中アクセスが全く発生し
ない場合には１クロックのオートリフレッシュを上記方
式とミックスすることにより無駄なサイクルを減少する
ことができる。
１サイクルで行うことができ、これに対し、上記リフレ
ッシュ方式ではＲＡＳサイクルとプリチャージサイクル
の２サイクルが必要であるが、ライト／リードアクセス
と並行しているので実質的に０サイクルである。しかし
ながら、上記リフレッシュ方式のみでリフレッシュを行
うと、ＳＤＲＡＭのインターナルバンクをある程度交互
にアクセスしている場合には良いが、同一のバンクをア
クセスしている場合やある期間中アクセスが全く発生し
ない場合には１クロックのオートリフレッシュを上記方
式とミックスすることにより無駄なサイクルを減少する
ことができる。
【００２９】また、リフレッシュはメモリを使用してい
てもいなくても全領域にわたって行わなければならな
い。そこで、メモリの使用エリアをソフトウエアで制限
し、例えば図３に示すようにＳＤＲＡＭ空間の最上位ア
ドレスからまたは最下位アドレスからできるだけ使用す
るように制限する。また、最上位アドレスからどのアド
レスまで使用しているかを記憶するレジスタ（最上位有
効アドレスポインタレジスタ）と、最下位アドレスから
どのアドレスまで使用しているかを記憶するレジスタ
（最下位アドレスポインタレジスタ）のハードウエアを
設け、最上位有効アドレスポインタレジスタと最下位ア
ドレスポインタレジスタの各アドレスの間の空間はリフ
レッシュしないようにすることによりアクセススピード
を向上させることができる。
てもいなくても全領域にわたって行わなければならな
い。そこで、メモリの使用エリアをソフトウエアで制限
し、例えば図３に示すようにＳＤＲＡＭ空間の最上位ア
ドレスからまたは最下位アドレスからできるだけ使用す
るように制限する。また、最上位アドレスからどのアド
レスまで使用しているかを記憶するレジスタ（最上位有
効アドレスポインタレジスタ）と、最下位アドレスから
どのアドレスまで使用しているかを記憶するレジスタ
（最下位アドレスポインタレジスタ）のハードウエアを
設け、最上位有効アドレスポインタレジスタと最下位ア
ドレスポインタレジスタの各アドレスの間の空間はリフ
レッシュしないようにすることによりアクセススピード
を向上させることができる。
【００３０】また、オートリフレッシュとミックスする
場合には、アクセスする転送長を固定し、上位アドレス
Ａ１１を、ブロックの境界で変化するアドレスの最下位
ビットに接続して各ブロックを交互にアクセスするよう
にアドレスを割り付けることによりリフレッシュをより
効率的に行うことができる。図４はバス幅が６４ビッ
ト、ブロックレングスが４ダブルワード構成の場合を示
し、この場合にはアドレスＡ５を最上位アドレスＡ１１
に接続することによりリフレッシュをより効率的に行う
ことができる。
場合には、アクセスする転送長を固定し、上位アドレス
Ａ１１を、ブロックの境界で変化するアドレスの最下位
ビットに接続して各ブロックを交互にアクセスするよう
にアドレスを割り付けることによりリフレッシュをより
効率的に行うことができる。図４はバス幅が６４ビッ
ト、ブロックレングスが４ダブルワード構成の場合を示
し、この場合にはアドレスＡ５を最上位アドレスＡ１１
に接続することによりリフレッシュをより効率的に行う
ことができる。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
は、アクセスされているバンクと異なるバンクに対して
アクティブコマンドとプリチャージコマンドによりリフ
レッシュするので、アクセスとリフレッシュを並行して
行うことができ、したがって、ＳＤＲＡＭのリフレッシ
ュ時間を短縮することができる。
は、アクセスされているバンクと異なるバンクに対して
アクティブコマンドとプリチャージコマンドによりリフ
レッシュするので、アクセスとリフレッシュを並行して
行うことができ、したがって、ＳＤＲＡＭのリフレッシ
ュ時間を短縮することができる。
【００３２】請求項２記載の発明は、アクティブコマン
ド及びプリチャージコマンドとオートリフレッシュコマ
ンドをミックスしてリフレッシュするので、異なるバン
クが交互にアクセスされず、同一のバンクがアクセスさ
れている場合に１クロックのオートリフレッシュコマン
ドによりリフレッシュすることによりリフレッシュ時間
を短縮することができる。
ド及びプリチャージコマンドとオートリフレッシュコマ
ンドをミックスしてリフレッシュするので、異なるバン
クが交互にアクセスされず、同一のバンクがアクセスさ
れている場合に１クロックのオートリフレッシュコマン
ドによりリフレッシュすることによりリフレッシュ時間
を短縮することができる。
【００３３】請求項３記載の発明は、同期型ＤＲＡＭの
最上位アドレス又は最下位アドレスから使用中のアドレ
スまでをリフレッシュするので、使用されていないアド
レスがリフレッシュされず、したがって、リフレッシュ
時間を短縮することができる。
最上位アドレス又は最下位アドレスから使用中のアドレ
スまでをリフレッシュするので、使用されていないアド
レスがリフレッシュされず、したがって、リフレッシュ
時間を短縮することができる。
【００３４】請求項４記載の発明は、ブロックを交互に
アクセスするように割り付けられたアドレスに基づいて
リフレッシュするので、リフレッシュ時間を短縮するこ
とができる。
アクセスするように割り付けられたアドレスに基づいて
リフレッシュするので、リフレッシュ時間を短縮するこ
とができる。
【００３５】請求項５記載の発明は、スキャナにより読
み取られた画像データを同期型ＤＲＡＭに書き込む際に
並行してリフレッシュするので、ブロック単位でバンク
を切り替えてスキャナにより読み取られた画像データを
書き込む際にリフレッシュ時間を短縮することができ
る。
み取られた画像データを同期型ＤＲＡＭに書き込む際に
並行してリフレッシュするので、ブロック単位でバンク
を切り替えてスキャナにより読み取られた画像データを
書き込む際にリフレッシュ時間を短縮することができ
る。
【００３６】請求項６記載の発明は、ＤＲＡＭに展開さ
れた画像データを読み出してプリンタに出力する際に並
行してリフレッシュするので、ブロック単位でバンクを
切り替えて読み出す際にリフレッシュ時間を短縮するこ
とができる。
れた画像データを読み出してプリンタに出力する際に並
行してリフレッシュするので、ブロック単位でバンクを
切り替えて読み出す際にリフレッシュ時間を短縮するこ
とができる。
【図１】本発明に係るＳＤＲＡＭ制御装置の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１のＳＤＲＡＭ制御装置の主要信号を示すタ
イミングチャートである。
イミングチャートである。
【図３】ＳＤＲＡＭの最上位アドレス又は最下位アドレ
スから使用中のアドレスまでをリフレッシュする場合を
示す説明図である。
スから使用中のアドレスまでをリフレッシュする場合を
示す説明図である。
【図４】ブロックを交互にアクセスするように割り付け
られたアドレスに基づいてリフレッシュする場合を示す
説明図である。
られたアドレスに基づいてリフレッシュする場合を示す
説明図である。
３ メモリコントローラ ４ Ｓ（同期型）ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (6)
- 【請求項１】 複数のバンクを有する同期型ＤＲＡＭ
と、 前記同期型ＤＲＡＭにアクセスされているバンクと異な
るバンクに対してアクティブコマンドとプリチャージコ
マンドによりリフレッシュするメモリコントローラと、
を備えたＳＤＲＡＭ制御装置。 - 【請求項２】 前記メモリコントローラは、前記アクテ
ィブコマンド及びプリチャージコマンドとオートリフレ
ッシュコマンドをミックスして前記同期型ＤＲＡＭをリ
フレッシュすることを特徴とする請求項１記載のＳＤＲ
ＡＭ制御装置。 - 【請求項３】 前記同期型ＤＲＡＭの空間の最上位アド
レス又は最下位アドレスから使用中のアドレスを記憶す
る記憶手段を更に備え、前記メモリコントローラは、最
上位アドレス又は最下位アドレスから使用中のアドレス
までをリフレッシュすることを特徴とする請求項１記載
のＳＤＲＡＭ制御装置。 - 【請求項４】 前記メモリコントローラは、ブロックを
交互にアクセスするように割り付けられたアドレスに基
づいてリフレッシュすることを特徴とする請求項１記載
のＳＤＲＡＭ制御装置。 - 【請求項５】 前記メモリコントローラは、スキャナに
より読み取られた画像データを前記同期型ＤＲＡＭに書
き込む際に並行して前記同期型ＤＲＡＭをリフレッシュ
することを特徴とする請求項１ないし４のいずれかに記
載のＳＤＲＡＭ制御装置。 - 【請求項６】 前記メモリコントローラは、前記同期型
ＤＲＡＭに展開された画像データを読み出してプリンタ
に出力する際に並行して前記同期型ＤＲＡＭをリフレッ
シュすることを特徴とする請求項１ないし５のいずれか
に記載のＳＤＲＡＭ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267586A JPH08129881A (ja) | 1994-10-31 | 1994-10-31 | Ｓｄｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267586A JPH08129881A (ja) | 1994-10-31 | 1994-10-31 | Ｓｄｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129881A true JPH08129881A (ja) | 1996-05-21 |
Family
ID=17446826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267586A Pending JPH08129881A (ja) | 1994-10-31 | 1994-10-31 | Ｓｄｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129881A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510097B2 (en) | 2001-02-15 | 2003-01-21 | Oki Electric Industry Co., Ltd. | DRAM interface circuit providing continuous access across row boundaries |
| JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
| US7093067B2 (en) * | 2001-03-30 | 2006-08-15 | International Business Machines Corporation | DRAM architecture enabling refresh and access operations in the same bank |
| KR100710644B1 (ko) * | 2000-11-23 | 2007-04-24 | 매그나칩 반도체 유한회사 | 에스디램 컨트롤러 |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| US8004921B2 (en) | 2006-12-22 | 2011-08-23 | Fujitsu Semiconductor Limited | Memory device, memory controller and memory system |
| JP2012009129A (ja) * | 2004-05-27 | 2012-01-12 | Qualcomm Inc | 揮発性メモリのために独立したバンクリフレッシュを提供する方法及びシステム |
-
1994
- 1994-10-31 JP JP6267586A patent/JPH08129881A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710644B1 (ko) * | 2000-11-23 | 2007-04-24 | 매그나칩 반도체 유한회사 | 에스디램 컨트롤러 |
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| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| US8072829B2 (en) | 2006-02-23 | 2011-12-06 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
| US8004921B2 (en) | 2006-12-22 | 2011-08-23 | Fujitsu Semiconductor Limited | Memory device, memory controller and memory system |
| US8077537B2 (en) | 2006-12-22 | 2011-12-13 | Fujitsu Semiconductor Limited | Memory device, memory controller and memory system |
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