JP2000242544A - メモリ制御装置及びダイレクトメモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 読み出しを行う時にシステムメモリバスの効
率悪化を防ぐことができるメモリ制御装置及びバスを獲
得してからデータ転送が開始されるまでの時間を短縮す
ることができるダイレクトメモリアクセス制御装置を提
供する。 【解決手段】 メモリ制御装置１０は、メモリ制御装置
１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バ
ッファ書き込み制御部１６、バッファＡ１８、バッファ
Ｂ２０、メモリ読み出し要求制御部２２、メモリ制御部
２４、及びメモリ２６で構成されている。バッファＡ１
８及びバッファＢ２０はメモリ２６を分割した各領域に
対応している。メモリ制御部２４は、バッファＢ２０に
データが残っている場合でもバッファＡからデータを読
み出すことができる。このため、データの読み出し時に
おけるバスの占有率を下げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置及
びダイレクトメモリアクセス制御装置に係り、特に、特
に入出力バスを介して記憶装置にデータを転送するメモ
リ制御装置及びダイレクトメモリアクセス制御装置に関
する。

【０００２】

【従来の技術】従来より、処理装置、メモリ、及び入出
力装置等が各々バスによって接続されたシステムにおい
て、処理装置内に設けられたライトバッファからの書き
込みアドレス及びデータの転送を１回のバス調停で行う
ようにし、バスが長時間占有されるのを防ぐことができ
る技術が提案されている（特開平４−３３３９５０号公
報）。

【０００３】上記のようなシステムの例を図１１に示
す。図１１に示すように、処理装置４００はプロセッサ
４０２、キャッシュ４０４、及びライトバッファ４０６
を含んで構成されており、各々システムメモリバス４０
８により接続されている。また、処理装置４００、記憶
装置４１０、及び入出力装置４１２も各々システムメモ
リバス４０８により接続されている。

【０００４】ライトバッファ４０６には、プロセッサ４
０２が記憶装置４１０内のメモリアレイ４１４に書き込
みを行うための書き込みアドレスとデータが蓄積されて
おり、順次システムメモリバス４０８に出力される。記
憶装置４１０は、一回のバス調停でライトバッファ４０
６に蓄積された書き込みアドレス及びデータを連続して
読み出すことのできる連続読み出し回路４１６を備えて
おり、この連続読み出し回路４１６により読み出された
書き込みアドレス及びデータはライトデータ保持回路４
１８により一時的に保持される。

【０００５】そして、書き込み回路４２０によってメモ
リアレイ４１４に書き込みアドレス及びデータが書き込
まれる。このように、システムメモリバス４０８を介し
てメモリアレイ４１４に書き込みを行う場合、連続的に
読み出したデータを一時的にライトデータ保持回路４１
８に蓄える事によってシステムメモリバス４０８の占有
率を下げる事ができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、システムメモリバス４０８を介して読み出
しを行う場合、一時的に蓄えたデータが全てメモリアレ
イ４１４に書き込まれるのが終了するのを待つ必要があ
り、システムメモリバス４０８の使用効率が悪くなると
いう問題があった。

【０００７】また、近年では、パソコンやプリンタ、ゲ
ーム機等に搭載される制御装置においては、ＣＰＵの高
性能化やバス幅を増加によりシステムパフォーマンスの
向上が図られている。このようなコントローラでは、Ｄ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）を用
いることにより、ＣＰＵを介在させずにメモリ間でＤＭ
Ａ転送を行うことで高速化を図る場合がある。

【０００８】このようなＤＭＡ転送を行うダイレクトメ
モリアクセス制御装置の例を図１７に示す。図１７に示
すように、制御装置８０は、ＣＰＵ及びバスアービタ等
を含んで構成されるコントローラ８２、ＤＭＡＣ８４、
ＳＤＲＡＭ８６、及びＳＤＲＡＭコントローラ８８等を
備えており、各々アドレスバス９０及びデータバス９２
を介して接続されている。このアドレスバス９０及びデ
ータバス９２は、コントローラ８２及びＤＭＡＣ８４に
より共通で使用される。

【０００９】ダイレクトメモリアクセス制御装置８０に
おいてＤＭＡを実行する場合には、まず、ＤＭＡＣ８４
がコントローラ８２のバスアービタに対してバス獲得要
求（ＲＥＱ）信号９１をアサートする。バスアービタで
は、ＲＥＱ信号９１を受け、バス獲得権を与えてもよい
と判断した場合にはバス使用許可（ＧＮＴ）信号９３を
ＤＭＡＣ８４に対してアサートする。ＤＭＡＣ８４は、
その後バス使用中であることを示すＨＡＶＥＩＴ信号９
５をバスアービタに対してアサートしてアドレスバス９
０及びデータバス９２を使用し、ＳＤＲＡＭコントロー
ラ８８を介してＳＤＲＡＭ８６に対するリードライトを
行う。なお、ＤＭＡＣ８４がバスを開放する場合には、
ＨＡＶＥＩＴ信号９５をネゲートしてバスアービタに通
知する。

【００１０】このようにＣＰＵとＤＭＡＣが共存するシ
ステムにおいては、バスの獲得を行ったマスタデバイス
が、バスに接続されたメモリとのアクセスを実行する。
このメモリには、例えばＳＤＲＡＭやＥＤＯＤＲＡＭ等
が使用されるが、これらのメモリはデータのリードライ
トのためのアドレス設定をＲＡＳ、ＣＡＳ信号等で行う
必要があり、データを転送するまでの時間に時間がかか
るという問題があった。そのため、ＤＭＡ転送を行う場
合は、次にアクセスするアドレスを予測し、該予測した
アドレスからデータを先読みする方法が一般的に行われ
るが、予測が外れた場合には、再度読み出しが必要にな
るという問題がある。

【００１１】また、特開平７−１５２６８１号公報に
は、アドレスとデータがマルチプレクスするバスを使用
した場合に、ＤＭＡＣがメモリに対して１ワードづつア
ドレスとデータを交互に出力した場合のパフォーマンス
の低下を避けるため、予め先頭アドレスとバースト転送
数をメモリコントロール部に設定してメモリリードを先
行して行い、バスがデータサイクルのみになるようする
技術が提案されている。

【００１２】しかしながら、この技術では、ＤＭＡＣが
バス使用要求を出力し、バスを獲得した後にアドレス設
定が行われるため、最初のデータリードまで時間がかか
ると共に、アドレスとデータが分離したバスには使用で
きないという問題があった。

【００１３】本発明は上記問題を解決すべく成されたも
のであり、読み出しを行う時にシステムメモリバスの効
率悪化を防ぐことができるメモリ制御装置及びバスを獲
得してからデータ転送が開始されるまでの時間を短縮す
ることができるダイレクトメモリアクセス制御装置を提
供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明のメモリ制御装置は、記憶領域
が複数に分割されたメモリの少なくとも２つの記憶領域
の各々に対応して設けられると共に、各記憶領域に書き
込むデータを各々記憶する少なくとも２つのバッファ
と、データの読み出し要求があった記憶領域に対応した
バッファに記憶されたデータが前記データの読み出し要
求があった記憶領域に書き込まれた後に、当該記憶領域
からデータを読み出すメモリ制御手段と、を有すること
を特徴としている。

【００１５】請求項１記載の発明によれば、記憶領域が
複数に分割されたメモリの少なくとも２つの記憶領域、
例えばキャッシュ領域とそれ以外の領域の各々に対応し
て設けられると共に、各記憶領域に書き込むデータを各
々記憶する少なくとも２つのバッファを備えている。メ
モリ制御手段は、例えばバスからデータの読み出し要求
があった記憶領域に対応したバッファに記憶されたデー
タが前記メモリに書き込まれた後に、当該記憶領域から
データを読み出す。このため、バッファに一旦データを
記憶してからメモリに書き込む場合でも、誤って古いデ
ータを読み出してしまうことはない。また、このとき、
バッファに対するデータの書き込み速度が、メモリ制御
手段がバッファからデータを読み出してメモリに書き込
む速度よりも速い場合がある。例えば前記キャッシュ領
域以外の比較的アクセス速度の遅い領域にデータを転送
するような場合等である。このような場合、複数のバッ
ファにデータが残っている状態、すなわちメモリに対し
て複数のバッファから書き込み要求がある場合にデータ
の読み出し要求が発生する場合がある。このように読み
出し要求があった記憶領域以外の記憶領域に対応するバ
ッファにデータが残っている状態でも、読み出し要求の
あった記憶領域からデータを読み出すことができるので
バスをすぐに開放でき、読み出し時におけるバスの占有
率を下げることができる。

【００１６】なお、バッファは、特定の領域のみに対応
するように設けてもよい。この場合、メモリへの書き込
み速度が比較的遅いデバイスからメモリに対してデータ
の書き込みを行う場合には、バッファに書き込まずに直
接メモリに書き込むようにする。このようにすれば、不
必要にバッファを設けなくて済む。

【００１７】請求項２記載の発明は、請求項１に記載の
メモリ制御装置において、記憶領域が複数に分割された
メモリの少なくとも２つの記憶領域の各々に対応して設
けられると共に、各記憶領域に書き込むデータを各々記
憶すると共に、記憶したデータの書き込み要求信号を出
力する少なくとも２つのバッファと、指定されたアドレ
スが前記分割された各記憶領域の何れのアドレスに属す
るかを判定するアドレス判定手段と、前記メモリに対す
るデータの書き込み要求があった場合に、前記データを
前記アドレス判定手段の判定結果に応じたアドレスに対
応するバッファに書き込むバッファ書き込み手段と、前
記読み出し要求があった場合に、前記アドレス判定手段
の判定結果に応じたアドレスに対応する読み出し要求信
号を生成するメモリ読み出し要求手段と、前記読み出し
要求信号が入力され、かつ前記読み出し要求信号に対応
するアドレスが属する記憶領域に対する書き込み要求信
号が入力された場合には、前記書き込み要求信号を出力
したバッファに記憶されたデータが前記記憶領域に書き
込まれた後に、当該記憶領域からデータを読み出すメモ
リ制御手段と、を有することを特徴としている。

【００１８】請求項２記載の発明によれば、アドレス判
定手段は指定されたアドレスが前記分割された各記憶領
域、例えばキャッシュ領域とそれ以外の領域の何れのア
ドレスに属するかを判定する。この判定は、例えば指定
されたアドレスの上位ビットのみをキャッシュ領域であ
ることを示す所定のアドレスと比較することにより判定
することができる。バッファ書き込み手段は、前記メモ
リに対するデータの書き込み要求があった場合に、前記
データを前記アドレス判定手段の判定結果に応じたアド
レスに対応するバッファに書き込む。すなわち、分割さ
れた各記憶領域ごとにバッファに書き込まれる。メモリ
読み出し要求手段は、前記読み出し要求があった場合
に、前記アドレス判定手段の判定結果に応じたアドレス
に対応する読み出し要求信号を生成する。すなわち、分
割された各記憶領域ごとに読み出し要求信号を生成す
る。メモリ制御手段は、前記読み出し要求信号が入力さ
れ、かつ前記読み出し要求信号に対応するアドレスが属
する記憶領域に対する書き込み要求信号が入力された場
合には、前記書き込み要求信号を出力したバッファに記
憶されたデータが前記記憶領域に書き込まれた後に、当
該記憶領域からデータを読み出す。このため、読み出し
要求があった記憶領域以外の記憶領域に対応するバッフ
ァにデータが残っている状態でも、読み出し要求のあっ
た記憶領域からデータを読み出すことができるのでバス
をすぐに開放でき、読み出し時におけるバスの占有率を
下げることができる。

【００１９】請求項３記載の発明は、バス調停装置に対
してバスの使用許可を得ることによりメモリに対してメ
モリ制御手段を介してアクセスを行うダイレクトメモリ
アクセス制御装置において、前記使用許可を前記バス調
停装置に対して要求する時に、前記メモリ制御手段に信
号線を介してアドレスを出力することにより前記メモリ
に対してアクセスの準備をし、前記使用許可が得られた
場合に前記アドレスに基づいてデータ転送することを特
徴としている。

【００２０】請求項３記載の発明によれば、信号線を介
してメモリ制御手段にアドレスを出力するので、バスの
使用許可が得られる前であってもメモリに対してアクセ
スの準備をすることができる。例えば、メモリからデー
タを読み出す場合、メモリが使用許可状態であればバス
の使用許可が得られる前であってもメモリからメモリ制
御手段へデータを読み込んでおくことができる。また、
データの書き込み時には、メモリが使用許可状態であれ
ばバスの使用許可が得られる前であってもメモリへ書き
込む手前までの制御、例えば、アドレスを特定するため
の信号であるＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）信号及びＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）信号を出力することによりデータを書
き込むメモリの場合には、ＲＡＳ信号まで出力してお
く。そして、バスの使用許可が得られた場合にはＣＡＳ
信号を出力するだけで、即座にデータ転送を開始するこ
とができ、バスを獲得してからデータを転送するまでの
時間を短縮することができる。

【００２１】請求項４記載の発明によれば、データ転送
の前に、データがメモリから先立って読み出されてバッ
ファに記憶されているので、データ転送時にはバッファ
から読み出して転送するだけでよいため、バスを獲得し
てからデータを転送するまでの時間をさらに短縮するこ
とができる。

【００２２】

【発明の実施の形態】［第１の実施の形態］以下、図面
を参照して本発明の第１の実施の形態を詳細に説明す
る。

【００２３】図１には、本実施の形態に係るメモリ制御
装置１０の構成が示されている。図１に示すように、メ
モリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコー
ド部１４、バッファ書き込み制御部１６、バッファＡ１
８、バッファＢ２０、メモリ読み出し要求制御部２２、
メモリ制御部２４、及びメモリ（例えばＤＲＡＭ）２６
で構成されている。

【００２４】バスＩ／Ｆ１２は、図示しないＣＰＵやＤ
ＭＡＣ等とバス２８を介して接続されており、前記ＣＰ
ＵやＤＭＡＣからメモリ２６へのデータの書き込みを行
う場合、バスＩ／Ｆ１２はアドレス３０、書き込みデー
タ３２、及び書き込み信号３４を出力する。

【００２５】アドレスデコード部１４は、アドレス３０
がある特定領域のアドレスか否かを判定し（後述）、判
定結果であるデコード信号３６を出力する。バッファ書
き込み制御部１８は、書き込み信号３４が入力された場
合にバッファＡ書き込み信号３８又はバッファＢ書き込
み信号４０を出力する。バッファＡ書き込み信号３８が
出力された場合、バッファＡ１８にはアドレス３０と書
き込みデータ３２が記憶される。

【００２６】バッファＢ２０書き込み信号４０が出力さ
れた時、バッファＢ２０にはアドレス３０と書き込みデ
ータ３２が記憶される。バッファＡ１８にデータが記憶
されると、バッファＡ１８はメモリ書き込み要求信号４
２Ａを出力する。また、バッファＢ２０にデータが記憶
されると、バッファＢ２０はメモリ書き込み要求信号４
２Ｂを出力する。

【００２７】ＣＰＵやＤＭＡＣからメモリ２６に対して
データの読み出しを行う場合、バスＩ／Ｆ１２はアドレ
ス３０と読み出し信号４４を出力し、アドレスデコード
部１４ではアドレス３０がある特定領域のアドレスか否
かを判定し、判定結果であるデコード信号３６を出力す
る。メモリ読み出し要求制御部２２では、メモリ読み出
し要求信号４６Ａ又はメモリ読み出し要求信号４６Ｂを
出力する。メモリ制御部２４は、メモリ書き込み要求信
号４２Ａ、メモリ書き込み要求信号４２Ｂ、メモリ読み
出し要求信号４６Ａ、及びメモリ読み出し要求信号４６
Ｂの状態によって、メモリ２６への書き込みあるいは読
み出しを制御する。

【００２８】次に本実施の形態における作用について説
明する。

【００２９】まず、メモリ２６への書き込みが行われる
時の動作について説明する。バス２８に接続されたＣＰ
ＵやＤＭＡコントローラ等のデバイスから書き込み要求
があると、バスＩ／Ｆ１２はアドレス３０と書き込みデ
ータ３２と書き込み信号３４を出力する。そして、アド
レスデコード部１４ではアドレス３０がある特定領域か
否かを判定し、デコード信号３６を出力する。この時デ
コード信号３６が真（例えばローレベル）ならばアドレ
ス３０がある特定領域に含まれている事を示している。

【００３０】次に、バッファ書き込み制御部１６では、
書き込み信号３４が入力された時にバッファＡ書き込み
信号３８又はバッファＢ書き込み信号４０を出力する。
バッファＡ書き込み信号３８はデコード信号３６が真の
時に出力され、バッファＢ書き込み信号４０はデコード
信号３６が偽の時に出力される。バッファＡ書き込み信
号３８が出力された時、バッファＡ１８にはアドレス３
０と書き込みデータ３２が記憶される。バッファＢ書き
込み信号４０が出力された時、バッファＢ２０にはアド
レス３０と書き込みデータ３２が記憶される。バッファ
Ａ１８にデータが記憶されると、バッファＡ１８はメモ
リ書き込み要求信号４２Ａを出力する。また、バッファ
Ｂ２０にデータが記憶されると、バッファＢ２０はメモ
リ書き込み要求信号４２Ｂを出力する。

【００３１】メモリ制御部２４は、メモリ書き込み要求
信号４２Ａが入力されるとバッファＡ読み出し信号４８
Ａを出力し、バッファＡ１８からバッファＡアドレス５
０ＡとバッファＡデータ５２Ａを読み出す。そして、メ
モリ２６にバッファＡデータ５２Ａを書き込む。

【００３２】また、メモリ制御部２４は、メモリ書き込
み要求信号４２Ｂが入力されるとバッファＢ読み出し信
号４８Ｂを出力し、バッファＢ２０からバッファＢアド
レス５０ＢとバッファＢデータ５２Ｂを読み出す。そし
て、メモリ２６にバッファＢデータ５２Ｂを書き込む。

【００３３】続いて、各部における動作のタイミングに
ついて図２を参照して説明する。図２は、バス２８から
書き込みが行われる時のバスＩ／Ｆ１２のタイミングチ
ャートを示している。なお、タイミングチャート上部の
数字はタイミング番号であり、便宜上与えたものであ
る。

【００３４】図２に示すタイミング１では、バスＲＥＱ
とバスＷＲが‘Ｌ’になりバス２８から書き込み要求が
来た事を示している。この時バスＩ／Ｆ１２からはアド
レス３０が出力され、また、アドレスデコード結果であ
るアドレスデコード信号３６が入力されている。アドレ
スデコード信号３６の値が真であるから、この書き込み
はバッファＡ１８に対して行われる事が分かり、また、
バッファＡ１８から入力されるバッファＡ１８フル信号
５４が‘Ｈ’となりバッファＡ１８にはまだ空き領域が
ある事を示しているので、バスＩ／Ｆ１２は次のタイミ
ング２で書き込み信号３４を出力する。これにより、バ
ッファＡ１８のアドレス３０により指定されたアドレス
に書き込みデータ３２が書き込まれる。一方、バス制御
信号に対してはタイミング２でバスＩ／Ｆ１２からバス
ＡＣＫが‘Ｌ’で出力される。バスＡＣＫが出力された
時にバスのサイクルは終了しバス２８が開放される。

【００３５】次にタイミング４でバス２８から書き込み
要求が来た時は、バッファＡフル信号５４が‘Ｌ’とな
っている。これはバッファＡ１８に空き領域がない事を
示しているので、次のタイミング５で書き込み信号３４
を出力せずにバッファＡフル信号５４が‘Ｈ’になるの
を待つ。タイミング６でバッファＡ１８フル信号５４が
‘Ｈ’になると、次のタイミング７で書き込み信号３４
とバスＡＣＫを出力してバスのサイクルは終了する。

【００３６】ここで、タイミング１あるいはタイミング
４におけるアドレスデコード信号３６の結果が偽であっ
た場合には、バッファＢ２０に対して上記と同様に書き
込みが行われる。

【００３７】次に、アドレスデコード部１４について図
３を参照して説明する。アドレスデコード部１４は、図
３に示すように、特定アドレスレジスタ５６、有効ビッ
ト数レジスタ５８、及び比較器６０で構成されている。

【００３８】特定アドレスレジスタ５６には、特定アド
レス６２が設定されている。有効ビット数レジスタ５８
には、有効ビット数６４が設定されている。比較器６０
では、有効ビット数６４で示されるビット数分だけアド
レス３０と特定アドレス６２とを比較し、一致した場合
にデコード信号３６を真にする。例えば、アドレス３０
が３２ビットで有効ビット数６４が８の時は、アドレス
３０及び特定アドレス６２の上位８ビット同士を比較
し、一致したらデコード信号３６を真にする。また、特
定アドレス６２に外部ＣＰＵのキャッシュ領域を設定し
ておけば、キャッシュ領域に対する書き込みとキャッシ
ュ以外の領域に対する書き込みでバッファＡ１８を使う
かバッファＢ２０を使うか切り分ける事ができる。

【００３９】一方、バッファ書き込み制御部１４は、書
き込み信号３４が入力された時に、デコード信号３６が
真であればバッファＡ書き込み信号３８を出力し、デコ
ード信号３６が偽であればバッファＢ書き込み信号４０
を出力する。

【００４０】バッファＡ１８は、バッファＡ書き込み信
号３８が入力された時にアドレス３０と書き込みデータ
３２を順次記憶する。バッファＡ１８は、データが１つ
でも記憶されるとメモリ書き込み要求信号４２Ａを出力
し、バッファＡ読み出し信号４８Ａが入力されると、記
憶しているアドレス３０及び書き込みデータ３２を順次
読み出し、バッファＡアドレス５０Ａ及びバッファＡデ
ータ５２Ａとして出力する。バッファＡ１８では、記憶
したデータが一杯になるとバッファＡフル信号５４を出
力する。これにより、バッファＡからデータが読み出さ
れるまでバッファＡ１８に対するデータの書き込みが禁
止される。なお、バッファＢ２０もバッファＡ１８と同
様であるので、説明は省略する。

【００４１】次に、メモリ制御部２４の動作のタイミン
グについて図４を参照して説明する。図４は、メモリ２
６に書き込みを行う時のタイミングチャートを示してい
る。なお、タイミングチャート上部の数字はタイミング
番号であり便宜上与えたものである。

【００４２】タイミング１では、メモリ制御部２４にバ
ッファＡ１８からメモリ書き込み要求信号４２Ａが入力
される。次に、タイミング２では、メモリ制御部２４か
らバッファＡ１８に対してバッファＡ読み出し信号４８
Ａを出力し、バッファＡアドレス５０Ａ及びバッファＡ
データ５２Ａを読み出す。読み出されたバッファＡアド
レス５０Ａはロウアドレスとカラムアドレスとに分割し
てそれぞれタイミング３とタイミング５でメモリ２６に
対して出力する。また、読み出されたバッファＡデータ
５２Ａはタイミング５で出力される。その他のメモリＩ
／Ｆ信号については、ＲＡＳ信号がタイミング４、ＣＡ
Ｓ信号がタイミング６、ＷＥ信号がタイミング５でそれ
ぞれ出力される。

【００４３】次に、メモリ２６の読み出しが行われる時
の動作について説明する。バス２８から読み出し要求が
あると、バスＩ／Ｆ１２はアドレス３０と読み出し信号
４４を出力する。そして、アドレスデコード部１４で
は、アドレス３０がある特定領域か否かを判定し、デコ
ード信号３６を出力する。

【００４４】そして、メモリ読み出し要求制御部２２で
は、メモリ読み出し要求４６Ａ又はメモリ読み出し要求
４６Ｂを出力する。メモリ読み出し要求４６Ａはデコー
ド信号３６が真の時に出力し、メモリ読み出し要求４６
Ｂはデコード信号３６が偽の時に出力する。メモリ制御
部２４は、メモリ読み出し要求４６Ａが入力されるとメ
モリ２６からデータを読み出し、読み出しデータ６６及
び読み出しイネーブル信号６８を出力する。なお、メモ
リ読み出し要求４６Ｂが入力された時も同様に動作す
る。

【００４５】次に、バスＩ／Ｆ１２における動作のタイ
ミングについて図５を参照して説明する。図５はバス２
８から読み出しが行われる時のバスＩ／Ｆ１２のタイミ
ングチャートを示している。タイミングチャート上部の
数字はタイミング番号であり便宜上与えたものである。

【００４６】図５に示すタイミング１では、バスＲＥＱ
とバスＲＤが‘Ｌ’になりバス２８から読み出し要求が
来た事を示している。この時、バスＩ／Ｆ１２からはア
ドレス３０が出力され、次のタイミング２で読み出し信
号４４を出力する。その後、データが読み出されるのを
待つ。タイミング７で読み出しイネーブル信号６８が
‘Ｌ’になり読み出しデータ６６が入力されると、タイ
ミング８でバスＡＣＫが’Ｌ’で出力される。バスＡＣ
Ｋが出力された時にバスのサイクルは終了しバス２８が
開放される。なお、アドレスデコード部１４について
は、前述した書き込み時と同様に動作するため説明は省
略する。

【００４７】一方、メモリ読み出し要求制御部２２で
は、読み出し信号４４が入力されている時に、デコード
信号３６が真であればメモリ読み出し要求信号４６Ａを
出力し、デコード信号３６が偽であればメモリ読み出し
要求信号４６Ｂを出力する。

【００４８】次に、メモリ制御部２４の動作のタイミン
グについて図６を参照して説明する。図６は、メモリ２
６から読み出しを行う時のタイミングチャートを示して
いる。タイミングチャート上部の数字はタイミング番号
であり便宜上与えたものである。

【００４９】図６に示すタイミング１では、メモリ読み
出し要求４６Ａが入力される。また、アドレス３０はロ
ウアドレスとカラムアドレスに分割してそれぞれタイミ
ング２とタイミング４で出力する。その他のメモリＩ／
Ｆ信号については、ＲＡＳ信号がタイミング３、ＣＡＳ
信号がタイミング５で出力される。タイミング６でメモ
リ２６からリードデータが読み出され、タイミング７で
読み出しイネーブル信号６８及び読み出しデータ６６を
出力する。

【００５０】なお、図１に示した構成において、バス２
８からバッファＡ１８又はバッファＢ２０にデータを書
き込む時のスピードが、バッファＡ１８又はバッファＢ
２０からデータを読み出してメモリ２６に書き込む時の
スピードに比べて速い場合がある。このような場合、バ
ッファＡ１８又はバッファＢ２０にデータが残っている
状態でバス２８から読み出し要求がくる事が考えられ
る。このような場合のメモリ制御部２４の動作を説明す
る。

【００５１】メモリ制御部２４には、４つの動作要求信
号（メモリ書き込み要求信号４２Ａ、メモリ書き込み要
求信号４２Ｂ、メモリ読み出し要求信号４６Ａ、及びメ
モリ読み出し要求信号４６Ｂ）が入力される。メモリ制
御部２４では、それぞれの要求に対応して、メモリ書き
込み要求信号４２Ａに対してはバッファＡ１８領域の書
き込み、メモリ書き込み要求信号４２Ｂに対してはバッ
ファＢ２０領域の書き込み、メモリ読み出し要求信号４
６Ａに対してはバッファＡ１８領域の読み出し、メモリ
読み出し要求信号４６Ｂに対してはバッファＢ２０領域
の読み出しの４つの動作を実行する。

【００５２】図７は、メモリ書き込み要求信号４２Ａ、
メモリ書き込み要求信号４２Ｂ、及びメモリ読み出し要
求４６Ａが競合した時、すなわち、これらの信号がすべ
て‘Ｌ’の場合のメモリ制御部２４の動作タイミングを
示している。

【００５３】最初は、メモリ制御部２４は動作の選択状
態となっている。すなわち、この状態の時に４つの動作
要求信号に基づいて次にどの動作をするか選択する（後
述）。この場合、まず最初に選択される動作は、バッフ
ァＡ１８領域の書き込みで、順にバッファＡ１８領域の
読み出し、バッファＢ２０領域の書き込みとなる。

【００５４】図８は、メモリ書き込み要求信号４２Ａ、
メモリ書き込み要求信号４２Ｂ、及びメモリ読み出し要
求４６Ｂが競合した時のメモリ制御部２４の動作タイミ
ングを示している。この場合、最初に選択される動作は
バッファＢ２０領域の書き込みで、順にバッファＢ２０
領域の読み出し、バッファＡ１８領域の書き込みとな
る。

【００５５】図９は、メモリ制御部２４の選択状態から
各信号に応じてどの動作に遷移するかを示したものであ
る。ただし、前提条件としてバッファＢ２０領域よりバ
ッファＡ１８領域を優先する事とし、また、２つの領域
の読み出し要求は競合しないものとする。

【００５６】このように、複数のバッファにアドレスの
領域毎にデータを記憶させることで、例えばバッファＡ
１８にデータが残っている場合においてもバッファＢ２
０からデータの読み出しを行うことができるので、バス
２８をすぐに開放することができ、データの読み出し時
においてバス２８の占有率を下げることができる。 ［第２の実施の形態］次に、本発明の第２の実施の形態
について図面を参照して説明する。

【００５７】図１０には、第２の実施の形態に係るメモ
リ制御装置１０’の構成が示されている。なお、図１に
示すメモリ制御装置１０と同一部分には同一の符号を付
し、その詳細な説明は省略する。

【００５８】図１０に示すメモリ制御装置１０’は、メ
モリとしてＳＤＲＡＭ（シンクロナスＤＲＡＭ）７０が
用いられている。ＳＤＲＡＭ７０は、複数データを連続
して書き込み／読み出しする事が可能なメモリである。

【００５９】まず、ＳＤＲＡＭ７０のバースト書き込み
が行われる時の動作について説明する。バス２８からバ
ースト書き込み要求があると、バスＩ／Ｆ１２はアドレ
ス３０、書き込みデータ３２、書き込み信号３４、及び
バースト数７２を出力する。書き込みデータ３２にはバ
ス２８から連続して入力されたデータを出力する。そし
て、アドレスデコード部１４では、アドレス３０がある
特定領域か否かを判定し、デコード信号３６を出力す
る。

【００６０】次に、バッファ書き込み制御部１６では、
書き込み信号３４が入力された時にバッファＡ書き込み
信号３８又はバッファＢ書き込み信号４０を出力する。
バッファＡ書き込み信号３８はデコード信号３６が真の
時に出力し、バッファＢ書き込み信号４０はデコード信
号３６が偽の時に出力する。また、書き込み信号３４は
バースト数分入力されるので、バッファＡ書き込み信号
３８又はバッファＢ書き込み信号４０もバースト数分出
力される。

【００６１】バッファＡ書き込み信号３８が出力された
時、バッファＡ１８にはアドレス３０、書き込みデータ
３２、及びバースト数７２が記憶される。バッファＢ書
き込み信号４０が出力された時、バッファＢ２０にはア
ドレス３０、書き込みデータ３２、及びバースト数７２
が記憶される。

【００６２】バッファＡ１８にデータが記憶されると、
バッファＡ１８はメモリ書き込み要求信号４２Ａを出力
する。また、バッファＢ２０にデータが記憶されると、
バッファＢ２０はメモリ書き込み要求信号４２Ｂを出力
する。

【００６３】メモリ制御部２４は、メモリ書き込み要求
信号４２Ａが入力されるとバッファＡ読み出し信号４８
Ａを出力し、バッファＡ１８からバッファＡアドレス５
０Ａ、バッファＡデータ５２Ａ、及びバッファＡバース
ト数７４Ａを読み出す。ここで、読み込んだバッファＡ
バースト数７４Ａに達するまでバッファＡ読み出し信号
４８Ａを出力するとともに、ＳＤＲＡＭ７０に読み出し
たバースト数分のバッファＡデータ５２Ａを書き込む。

【００６４】また、メモリ書き込み要求信号４２Ｂが入
力されるとバッファＢ読み出し信号４８Ｂを出力し、バ
ッファＢ２０からバッファＢアドレス５０Ｂ、バッファ
Ｂデータ５２Ｂ、及びバッファＢバースト数７４Ｂを読
み出す。ここで、読み込んだバッファＢバースト数７４
Ｂに達するまでバッファＢ読み出し信号４８Ｂを出力す
るとともに、ＳＤＲＡＭ７０に読み出したバースト数分
のバッファＢデータ５２Ｂを書き込む。

【００６５】次に、ＳＤＲＡＭ７０のバースト読み出し
が行われる時の動作について説明する。バス２８からバ
ースト読み出し要求があるとバスＩ／Ｆ１２はアドレス
３０、読み出し信号４４、及びバースト数７２を出力す
る。そして、アドレスデコード部１４ではアドレス３０
がある特定領域か否かを判定し、デコード信号３６を出
力する。

【００６６】次に、メモリ読み出し要求制御部２２で
は、メモリ読み出し要求信号４６Ａ又はメモリ読み出し
要求４６Ｂを出力する。メモリ読み出し要求信号４６Ａ
はデコード信号３６が真の時に出力し、メモリ読み出し
要求信号４６Ｂはデコード信号３６が偽の時に出力す
る。メモリ制御部２４は、メモリ読み出し要求信号４６
Ａが入力されるとＳＤＲＡＭ７０からバースト数分のデ
ータを読み出し、読み出しデータ６６と読み出しイネー
ブル信号６８を出力する。また、メモリ読み出し要求信
号４６Ｂが入力された時も同様に動作する。このよう
に、複数データを連続して書き込んだり読み出したりす
ることができるので、バスの占有率をさらに下げること
ができる。

【００６７】なお、第１の実施の形態及び第2の実施の
形態におけるバス２８の制御信号は一例を示すものであ
り、これに限定されるものではない。また、図３に示し
たアドレスデコード部１４の構成は一例であり、これに
限定されるものではない。さらに、メモリ２６はＤＲＡ
ＭまたはＳＤＲＡＭとして説明したが、これに限定され
るものではなく、フラッシュメモリやＳＲＡＭ等のメモ
リを用いてもよい。 ［第３の実施の形態］本発明の第３の実施の形態につい
て図面を参照して説明する。

【００６８】図１２には、本実施の形態に係るダイレク
トメモリアクセス制御装置８０の概略構成が示されてい
る。図１２に示すように、ダイレクトメモリアクセス制
御装置８０は、ＣＰＵ及びバスアービタを含んで構成さ
れるコントローラ８２、ＤＭＡ転送を制御するＤＭＡＣ
８４、データを記憶するＳＤＲＡＭ８６、及びＳＤＲＡ
Ｍへのデータの書き込み及び読み出しを制御するＳＤＲ
ＡＭコントローラ８８で構成され、コントローラ８２、
ＤＭＡＣ８４、及びＳＤＲＡＭコントローラ８８は、各
々アドレスバス９０及びデータバス９２を介してそれぞ
れ接続されている。なお、図１７に示すダイレクトメモ
リアクセス制御装置と異なる点は、ＤＭＡＣ８４がＲＥ
Ｑ信号９１及びＨＡＶＥＩＴ信号９５をＳＤＲＡＭコン
トローラ８８にも出力するようにした点である。

【００６９】ＳＤＲＡＭコントローラ８６は、図１３に
示すように、制御部９６、アドレス選択部９８、ＳＤＲ
ＡＭ制御信号生成部１００、及びデータ保持部１０２で
構成されている。アドレス選択部９８は、ＣＰＵから出
力されるアドレスやバースト数（転送バイト数）とＤＭ
ＡＣ８４から出力されるアドレス及びバースト数の何れ
かを制御部９６から出力される選択信号に応じて選択
し、ＳＤＲＡＭ制御信号生成部１００へ出力する。ＳＤ
ＲＡＭ制御信号生成部１００では、これを受けて制御部
９６から出力されるスタート信号によりＳＤＲＡＭ８６
に対するデータの書き込み及び読み出しを開始する。デ
ータ保持部１０２は、ＳＤＲＡＭ８６から読み出したデ
ータやＳＤＲＡＭ８６へ書き込むデータを記憶する。

【００７０】次に、本実施の形態の作用を説明する。

【００７１】図１４には、各部における動作タイミング
を示すタイミングチャートが示されている。なお、図１
４に示すタイミングＣＹＣ０以前では、ＣＰＵがバスを
獲得していたものとする。

【００７２】まず、ＣＹＣ０でＤＭＡＣ８４がバス獲得
要求（ＲＥＱ）信号９１をアサート（ローレベル）した
が、まだＣＰＵがバスを使用中のためバス使用許可信号
ＧＮＴ９３はアサートされない。また、ＣＹＣ０におい
てＤＭＡＣ８４は、ＲＥＱ信号９１をアサートすると同
時にＤＭＡ転送を行うためのアドレス及びバースト数
（転送バイト数）を専用信号９４としてＳＤＲＡＭコン
トローラ８８へ出力する。

【００７３】ＣＹＣ１、ＣＹＣ２では、データバスはＣ
ＰＵが使用中であるが、ＳＤＲＡＭコントローラ８８に
おいてＣＰＵがＳＤＲＡＭ８６にアクセスしているか否
かを判断し、ＳＤＲＡＭ８６を使用していないと判断し
た場合には、ＤＭＡＣ８４から出力されたアドレス及び
転送バイト数に応じてＳＤＲＡＭ８６にＲＡＳ信号及び
ＣＡＳ信号をアサートしてアクセスを開始する。

【００７４】ＣＹＣ３では、ＣＰＵがバスの使用を終了
しているため、バス使用許可信号ＧＮＴ９３がＤＭＡＣ
８４にアサートされ、ＤＭＡＣ８４はＨＡＶＥＩＴ信号
９５をアサートしてバスの使用を開始する。この時、前
述したようにＳＤＲＡＭコントローラ８８は、ＳＤＲＡ
Ｍ８６に対してすでにＲＡＳ信号及びＣＡＳ信号をアサ
ートしてアクセスしているため、ＳＤＲＡＭ８６からす
ぐにデータが読み出され、該読み出したデータがデータ
バス９２上に出力される。

【００７５】次に、ＳＤＲＡＭコントローラ８８におい
て実行される読み出し時の制御について図１５に示すフ
ローチャートを参照して説明する。

【００７６】図１５に示すステップ２００では、制御部
９６においてＲＥＱ信号９１がローレベルか否かを判断
し、ＲＥＱ信号９１がローレベルでない場合にはステッ
プ２００で否定され、ローレベルになるまで待機する。
ＲＥＱ信号９１がローレベルの場合には、ステップ２０
０で肯定され、ステップ２０２でＳＤＲＡＭ８６が使用
できるか否かを判断する。この判断は、ＳＤＲＡＭ制御
信号生成部１００から出力されるイネーブル信号９７に
より判断することができる。このイネーブル信号は、例
えばＳＤＲＡＭ８６から出力される図示しない使用許可
信号がローレベル（使用可の場合）の場合にはローレベ
ルとなり、前記使用許可信号がハイレベル（使用不可の
場合）の場合にはハイレベルとなる。

【００７７】イネーブル信号９７がハイレベルの場合、
すなわち、ＳＤＲＡＭ８６が使用不可の場合には、ステ
ップ２０２で否定され、イネーブル信号９７がローレベ
ル、すなわち、ＳＤＲＡＭ８６が使用可になるまで待機
する。イネーブル信号９７がローレベルの場合には、ス
テップ２０２で肯定され、ステップ２０４で選択信号９
９をアドレス選択部９８に出力すると共に、ＳＤＲＡＭ
８６へのアクセスを開始するためのスタート信号１０３
をＳＤＲＡＭ制御信号生成部１００へ出力する。これに
より、アドレス選択部９８においてＤＭＡＣ８４から出
力されたＤＭＡアドレス及びバースト数が選択されてＳ
ＤＲＡＭアドレス１０１としてＳＤＲＡＭ制御信号生成
部１００へ出力され、ＳＤＲＡＭ８６からデータ１０４
がデータ保持部１０２に読み込まれる。

【００７８】次のステップ２０６では、ＨＡＶＥＩＴ信
号がローレベルか否か、すなわち、ＤＭＡＣ８４がバス
を獲得したか否かを判断する。ＨＡＶＥＩＴ信号がハイ
レベルの場合、すなわち、ＤＭＡＣ８４がバスを獲得し
ていない場合には、ステップ２０６で否定され、ＨＡＶ
ＥＩＴ信号がローレベルになるまで待機する。ＨＡＶＥ
ＩＴ信号がローレベルの場合にはステップ２０６で肯定
され、ステップ２０８で制御信号１０６をデータ保持部
１０２に出力する。これにより、データ保持部１０２か
らＳＤＲＡＭ８６から読み込んだデータがデータバス９
２上に出力される。上記の制御は所定間隔で繰り返し行
われる。

【００７９】次に、ＳＤＲＡＭコントローラ８８におい
て実行される書き込み時の制御について図１６に示すフ
ローチャートを参照して説明する。なお、図１６に示す
ステップ３００及びステップ３０２の処理は、図１５に
示すステップ２００及びステップ２０２の処理と同一で
あるので、説明を省略する。

【００８０】図１６に示すステップ３０２においてＳＤ
ＲＡＭ８６が使用可であると判断されると、ＳＤＲＡＭ
制御信号生成部１００は、ステップ３０４でＲＡＳ信号
のみをＳＤＲＡＭ８６に出力する。すなわち、ＳＤＲＡ
Ｍ８６にデータを書き込む直前までの動作を行う。

【００８１】そして、次のステップ３０６でＨＡＶＥＩ
Ｔ信号９５がローレベルか否かを判断する。ＨＡＶＥＩ
Ｔ信号がハイレベルの場合、すなわち、ＤＭＡＣ８４が
バスを獲得していない場合には、ステップ３０６で否定
され、ＨＡＶＥＩＴ信号がローレベルになるまで待機す
る。ＨＡＶＥＩＴ信号がローレベルの場合にはステップ
３０６で肯定され、ステップ３０８で選択信号９９をア
ドレス選択部９８に出力すると共に、ＳＤＲＡＭ８６へ
のアクセスを開始するためのスタート信号１０３をＳＤ
ＲＡＭ制御信号生成部１００へ出力する。

【００８２】これにより、アドレス選択部９８において
ＤＭＡＣ８４から出力されたＤＭＡアドレス及びバース
ト数が選択されてＳＤＲＡＭアドレス１０１としてＳＤ
ＲＡＭ制御信号生成部１００へ出力される。そして、Ｓ
ＤＲＡＭ制御信号生成部１００ではＣＡＳ信号をＳＤＲ
ＡＭ８６へ出力する。これにより、データバス９２から
出力されているデータがＳＤＲＡＭ８６に書き込まれ
る。この時、ＤＭＡＣ８４が転送するデータを予めデー
タ保持部１０２に格納しておいてもよいし、直接ＳＤＲ
ＡＭ８６に転送するようにしてもよい。上記の制御を所
定間隔で繰り返し行われる。

【００８３】従って、図１８に示す従来のように、ＤＭ
ＡＣ８４がＲＥＱ信号９１をアサートし、その後バス使
用許可信号ＧＮＴ９３がアサートされてバスを獲得して
からＳＤＲＡＭに８６にアクセスしてデータ転送を行う
のに対し、本発明の場合は、図１４に示すように、ＤＭ
ＡＣ８４がバスを獲得する前にＳＤＲＡＭ８６にアクセ
スすることにより、ＤＭＡＣ８４がバスを獲得した時点
でデータ転送を即座に実行することができる。このた
め、バスを獲得してからデータ転送を開始するまでの時
間を短縮することができる。

【００８４】なお、本実施の形態では、ＣＰＵからＤＭ
ＡＣ８４がバスを獲得する場合を例に説明したが、これ
に限らず、ＤＭＡＣ８４からＣＰＵがバスを獲得する場
合や複数のＤＭＡＣ間でバスの受け渡しを行う場合にも
本発明を適用可能であることはいうまでもない。また、
メモリとしてＳＤＲＡＭを用いた場合を例に説明した
が、フラッシュメモリやＳＲＡＭ等、他のメモリに本発
明を適用してもよい。

【００８５】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、記憶領域が複数に分割されたメモリの少
なくとも２つの記憶領域の各々に対応して設けられると
共に、各記憶領域に書き込むデータを各々記憶する少な
くとも２つのバッファを備えたので、読み出し要求のあ
った記憶領域以外の記憶領域に対応するバッファにデー
タが残っている状態でも、読み出し要求のあった記憶領
域からデータを読み出すことができるので、バスをすぐ
に開放でき、読み出し時におけるシステムバスの占有率
を下げることができる、という効果を有する。

【００８６】請求項２記載の発明によれば、メモリ制御
手段は、読み出し要求信号が入力され、かつ読み出し要
求信号に対応するアドレスが属する記憶領域に対する書
き込み要求信号が入力された場合には、前記書き込み要
求信号を出力したバッファに記憶されたデータが前記記
憶領域に書き込まれた後に、当該記憶領域からデータを
読み出すので、読み出し要求があった記憶領域以外の記
憶領域に対応するバッファにデータが残っている状態で
も、読み出し要求のあった記憶領域からデータを読み出
すことができるのでバスをすぐに開放でき、読み出し時
におけるバスの占有率を下げることができる、という効
果を有する。

【００８７】請求項３に記載の発明によれば、バス調停
装置に対してバスの使用許可を得ることによりメモリに
対してメモリ制御手段を介してアクセスを行うダイレク
トメモリアクセス制御装置において、前記使用許可を前
記バス調停装置に対して要求する時に、前記メモリ制御
手段にアドレスを出力して前記メモリに対してアクセス
の準備をし、前記使用許可が得られた場合に前記アドレ
スに基づいてデータ転送するようにしたので、使用許可
が得られると即座にデータ転送することができ、バスを
獲得してからデータを転送するまでの時間を短縮するこ
とができる、という効果を有する。

【００８８】請求項４記載の発明によれば、前記メモリ
からデータを読み出す場合に、前記データ転送に先立っ
て読み出したデータを予めバッファに記憶しておくの
で、データ転送時にはバッファから読み出せばよいの
で、バスを獲得してからデータを転送するまでの時間を
さらに短縮することができる、という効果を有する。

【図面の簡単な説明】

【図１】 第１の実施の形態におけるメモリ制御装置の
概略構成を示すブロック図である。

【図２】 バスＩ／Ｆの書き込み時における動作タイミ
ングを示すタイミングチャートである。

【図３】 アドレスデコード部の概略構成を示すブロッ
ク図である。

【図４】 メモリ制御部の書き込み時における動作タイ
ミングを示すタイミングチャートである。

【図５】 バスＩ／Ｆの読み出し時における動作タイミ
ングを示すタイミングチャートである。

【図６】 メモリ制御部の読み出し時における動作タイ
ミングを示すタイミングチャ一トである。

【図７】 メモリ制御部の動作タイミングを示すタイミ
ングチャートである。

【図８】 メモリ制御部の動作タイミングを示すタイミ
ングチャートである。

【図９】 メモリ制御部における動作遷移を示す図であ
る。

【図１０】 第２の実施の形態におけるメモリ制御装置
の概略構成を示すブロック図である。

【図１１】 従来における処理装置の概略構成を示すブ
ロック図である。

【図１２】 第３の実施の形態におけるダイレクトメモ
リアクセス制御装置の概略構成を示すブロック図であ
る。

【図１３】 ＳＤＲＡＭコントローラの概略構成を示す
ブロック図である。

【図１４】 ＤＭＡ転送時における動作タイミングを示
すタイミングチャートである。

【図１５】 ＳＤＲＡＭコントローラにおける読み出し
動作の流れを示すフローチャートである。

【図１６】 ＳＤＲＡＭコントローラにおける書き込み
動作の流れを示すフローチャートである。

【図１７】 従来におけるダイレクトメモリアクセス制
御装置の概略構成を示すブロック図である。

【図１８】 従来のダイレクトメモリアクセス制御装置
における動作タイミングを示すタイミングチャートであ
る。

【符号の説明】

１０ メモリ制御装置 １２ バスＩ／Ｆ １４ アドレスデコード部（アドレス判定手段） １６ バッファ書き込み制御部（バッファ書き込み手
段） １８ バッファＡ１８ ２０ バッファＢ２０ ２２ メモリ読み出し要求制御部（メモリ読み出し要
求手段） ２４ メモリ制御部（メモリ制御手段） ２６ メモリ ２８ バス ５６ 特定アドレスレジスタ ５８ 有効ビッド数レジスタ ６０ 比較器 ８０ ダイレクトメモリアクセス制御装置 ８２ コントローラ（バス調停装置） ８４ ＤＭＡＣ ８６ ＳＤＲＡＭ ８８ ＳＤＲＡＭコントローラ（メモリ制御手段） ９０ アドレスバス ９２ データバス ９６ 制御部 ９８ アドレス選択部 １００ ＳＤＲＡＭ制御信号生成部 １０２ データ保持部（バッファ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 記憶領域が複数に分割されたメモリの少
   なくとも２つの記憶領域の各々に対応して設けられると
   共に、各記憶領域に書き込むデータを各々記憶する少な
   くとも２つのバッファと、 データの読み出し要求があった記憶領域に対応したバッ
   ファに記憶されたデータが前記データの読み出し要求が
   あった記憶領域に書き込まれた後に、当該記憶領域から
   データを読み出すメモリ制御手段と、 を有するメモリ制御装置。
2. 【請求項２】 記憶領域が複数に分割されたメモリの少
   なくとも２つの記憶領域の各々に対応して設けられると
   共に、各記憶領域に書き込むデータを各々記憶すると共
   に、記憶したデータの書き込み要求信号を出力する少な
   くとも２つのバッファと、 指定されたアドレスが前記分割された各記憶領域の何れ
   のアドレスに属するかを判定するアドレス判定手段と、 前記メモリに対するデータの書き込み要求があった場合
   に、前記データを前記アドレス判定手段の判定結果に応
   じたアドレスに対応するバッファに書き込むバッファ書
   き込み手段と、 前記読み出し要求があった場合に、前記アドレス判定手
   段の判定結果に応じたアドレスに対応する読み出し要求
   信号を生成するメモリ読み出し要求手段と、 前記読み出し要求信号が入力され、かつ前記読み出し要
   求信号に対応するアドレスが属する記憶領域に対する書
   き込み要求信号が入力された場合には、前記書き込み要
   求信号を出力したバッファに記憶されたデータが前記記
   憶領域に書き込まれた後に、当該記憶領域からデータを
   読み出すメモリ制御手段と、 を有するメモリ制御装置。
3. 【請求項３】 バス調停装置に対してバスの使用許可を
   得ることによりメモリに対してメモリ制御手段を介して
   アクセスを行うダイレクトメモリアクセス制御装置にお
   いて、 前記使用許可を前記バス調停装置に対して要求する時
   に、前記メモリ制御手段に信号線を介してアドレスを出
   力することにより前記メモリに対してアクセスの準備を
   し、前記使用許可が得られた場合に前記アドレスに基づ
   いてデータ転送することを特徴とするダイレクトメモリ
   アクセス制御装置。
4. 【請求項４】 前記メモリからデータを読み出す場合
   に、前記データ転送に先立って読み出したデータをバッ
   ファに記憶することを特徴とする請求項３に記載のダイ
   レクトメモリアクセス制御装置。