JP2000501536A - 種々のメモリセグメント間のメモリコントロールシーケンスのタイミングを最適にするメモリコントローラユニット - Google Patents

Abstract

(57)【要約】 個々の対のメモリセグメント（３１２ａ，３１２ｂ）に分割されたメモリ（３１２）を制御するための個々の制御セグメント（３１１ａ，３１１ｂ）を含むメモリコントローラ（３１０）が記載される。プログラマブルメモリコントローラ（３１０）は、メモリ動作間の待ちサイクル数を減らすことによりメモリデバイス（３１２）の平均アクセス時間を改善する（図４）。共通データバス（３１９）はメモリセグメント（３１２ａ，３１２ｂ）間で共用される。各コントロールセグメント（３１１ａ，３１１ｂ）は個々の組のアドレス（３１８，３３６）およびコントロールライン（３２０，３２２，３２４，３２６，３３８，３４０，３４２，３４４）を各メモリセグメント（３１２ａ，３１２ｂ）に与え、多数のコントロールセグメント（３１１）およびメモリセグメント（３１２）間でコントロールシーケンス（図４）が同時に起こるようにする。したがって、コントロールシーケンス（図４）が１つのセグメント（３１１ａ，３１２ａ）内で処理されているときに、別のセグメント（３１１ｂ，３１２ｂ）において別のコントロールシーケンス（図４）が同時に起こり得る。この態様でコントロールシーケンス（図４）を重ならせることにより、アイドルな状態のままになる頻度を下げてデータバス（３１９）の帯域幅を増加させる。各コントロールセグメント（３１１ａ，３１１ｂ）は他のコントロールセグメントに複数の許可モード信号を与える。許可モード信号は複数の実行待ちメモリリクエスト（３０３）からメモリリクエストを選択するためにリクエストセレクタ（５３０）によって用いられ、このため、選択されたリクエスト（５５２）はコントロールセグメント（３１１ａ，３１１ｂ）のうちの１つがこのようなリクエストを受ける状態になると直ちに開始することができる。

Description

【発明の詳細な説明】 種々のメモリセグメント間のメモリコントロールシーケンスの タイミングを最適にするメモリコントローラユニット 発明の背景 発明の分野 この発明は一般にコンピュータシステムに関し、特にメモリコントロールデバ イスに関する。特定的には、この発明は、プログラマブルメモリコントローラで あって、メモリセグメントの対を用い、リクエストする複数の装置間で複数の実 行待ちメモリリクエストを最適に順序付けることによりセグメント対の間のタイ ミングシーケンスを最適に制御することによって、メモリアクセス速度を高める ものに向けられる。 関連技術 現在のコンピュータシステムに用いられる最も一般的な２つのタイプの半導体 ランダムアクセスメモリ（ＲＡＭ）は、スタティックランダムアクセスメモリ（ ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。典 型的にＤＲＡＭは、コンピュータシステムの主記憶部の実現などといった大量の メモリが要求される場合に用いられることが最も多い。ＳＲＡＭは、より少ない 量のメモリが要求され、かつ／またはより高いアクセス速度が望まれる場合に最 もよく用いられることが多い。たとえば、ＳＲＡＭは高速キャッシュメモリとし てコンピュータシステムに用いられることが多い。 ＤＲＡＭはＳＲＡＭと比較するとコストが低く、要求されるスペースが少ない ため、大量のメモリが必要である場合に最もよく実現される。しかしながら、Ｄ ＲＡＭの使用には、ＳＲＡＭよりもより複雑な支持回路構成が要求される。ＳＲ ＡＭはフリップフロップのアレイにデータのビットを記憶する。ＳＲＡＭにビッ トが書込まれると、それは別の書込シーケンスによって変更されるか、またはメ モリ回路にエネルギがなくなるまでそこに留まる。 一方、ＤＲＡＭはチャージされたキャパシタとしてデータのビットを記憶する 。 ＤＲＡＭは典型的に１ビットの記憶につき１つのトランジスタしか用いずに実現 されるため、典型的に１ビットにつき４つから６つのトランジスタを必要とする ＳＲＡＭよりもはるかに高密度で製造され得る。しかしながら、ＤＲＡＭは電荷 としてデータのビットを記憶するため、不安定である。なぜなら、電荷は一般に は数ミリセカンドであるごくわずかな時間に漏出してしまうからである。このた め、「リフレッシュ」として知られている手順がＤＲＡＭに連続して施されてい なければ、ＤＲＡＭはメモリ損失を受ける。 リフレッシュはＤＲＡＭの各セル内のデータにアクセスすることによって行な われる。ＤＲＡＭチップは一般に行および列を有するマトリックス状に構成され る。２ミリセカンドごとに各セルに対して連続して読出および書込を行なうこと によって多くの時間をかけずにリフレッシュ動作を有効に行なうために、ＤＲＡ Ｍは１回の動作で行全体をリフレッシュできるように構成される。この特徴によ りリフレッシュサイクルに費やされる時間が大幅に減る。 さらに、複数のＤＲＡＭの行／列構成により、各ＤＲＡＭチップに接続される 必要があるアドレスラインを少なくすることが容易になる。ＤＲＡＭ内の各メモ リ場所は、特定の行アドレスおよび特定の列アドレスを特定することによりアド レス指定される。行および列アドレスの交差部により特定のメモリ場所が特定さ れる。行アドレスおよび列アドレスを時間多重化することにより、そのアドレス の両方のコンポーネントに対して同じアドレスラインを用いることができ、それ により、必要なアドレスラインの本数が減る。 たとえば、６４Ｍビットの容量を有するＤＲＡＭチップは８１９２列と９１９ ２行とを含むマトリックスとして構成され得る。一般に、線形アドレス指定技術 を用いて６４Ｍビットのデータに対してアドレス指定を行なうためには２６本の アドレスラインが必要である。しかしながら、行および列アドレスを時間多重化 すると（すなわち行アドレスを与え、その後に列アドレスを与える）、１３本の アドレスラインしか必要ではない。 ＤＲＡＭの（後に説明する）リフレッシュ、アドレス多重化および他の厳しい 制御およびタイミング要件に対処するためには複雑な支持回路構成が必要である 。これはＳＲＡＭに要求される比較的単純な支持回路構成とは対照的である。し か しながら、このような複雑な支持回路構成はＤＲＡＭの大きなアレイ間で共有す ることができ、付加的なコストも大きなメモリアレイを採用するシステムにはさ ほど大きな問題ではない。実際に、大きなメモリアレイを採用するシステムに対 しては、半導体の占有面積およびメモリの低コスト化の両方において実現される 節減は一般には、複雑な支持回路構成に関連した付加的な費用よりも大きい。 したがって、システム設計においてＤＲＡＭの使用を希望するコンピュータシ ステムの設計技術者は、要求されるＤＲＡＭ支持回路構成を供給する必要がある 。一般に、ＤＲＡＭの製造業者は、製造する各タイプのＤＲＡＭに対して仕様書 を与えている。このような仕様書はＤＲＡＭの各動作モードを指示するために必 要な情報を含む。仕様書には複数のデジタル波形を含むタイミング図が含まれる ことも多い。各タイミング図には、コントロール信号と、ＤＲＡＭの動作の各モ ードを支持するために必要であるそれらの関連したタイミングとが示される。典 型的に、ＤＲＡＭは少なくとも３つの動作モード、すなわち読出、書込およびリ フレッシュを支持する。典型的な読出サイクルシーケンスは２０個よりも多いタ イミングパラメータにかかわり得、これらはすべて適切な読出動作を保証するた めに特定の範囲内に保たれる必要がある。書込およびリフレッシュサイクルタイ ミングも同様に複雑である。 ＤＲＡＭに用いられるタイミング要件、リフレッシュ要件およびアドレス多重 化技術はすべて、アクセス時間を増加する傾向にある。典型的に、今日では一般 的に入手可能である最も速い市販の（ＣＯＴＳ）ＤＲＡＭのアクセス時間は５０ ナノセカンドから７０ナノセカンド（ｎｓ）までの範囲である。これは５ｎｓか ら１５ｎｓまでの範囲である最も速いＣＯＴＳ ＳＲＡＭのアクセス時間とは対 照的である。ＤＲＡＭのコントロールタイミング要件は、それらのアクセス時間 が比較的長いことの原因の一部である。 このようなコントロールタイミングはメモリアクセス動作時およびメモリアク セス動作間の好ましくない待ちサイクルの原因となることが多い。典型的に、Ｄ ＲＡＭのメモリアクセス動作の前後には一定の期間が経過する必要がある。たと えば、ＤＲＡＭの読出動作の後には、データバスにデータが出力される前にいく つかのシーケンシャルな事象が起こらなければならない。この期間をここではセ ットアップ時間と呼ぶ。同様に、ＤＲＡＭメモリ読出動作が行なわれた後、ＤＲ ＡＭが別のメモリアクセスコマンドを受入れることができる状態になる前にも一 定の期間が経過しなければならない。この期間をここでは行アドレスストローブ （ＲＡＳ）プリチャージ時間と呼ぶ。したがって、従来の方法を用いると、ＤＲ ＡＭデバイスを用いる場合にはシステムデータバスの能力が最適に利用されない 。このようなデータバスがメモリアクセスシーケンス時およびメモリアクセスシ ーケンス間の長い時間にわたってアイドルな状態になることも稀ではない。 発明の概要 したがって、この発明は、メモリ動作間の待ちサイクル数を減らすことにより 、メモリデバイスの平均アクセス時間を改善するプログラマブルメモリコントロ ーラに向けられる。メモリは１対のメモリセグメントに分割される。共通データ バスはメモリセグメント間で共有されるが、各セグメントには個々の組のアドレ スおよびコントロールラインが設けられる。このため、コントロールシーケンス が１つのセグメント内で処理されているときに、別のコントロールシーケンスが ２つ目のセグメント内で同時に起こり得る。この態様でコントロールシーケンス が重なることにより、共用されるデータバスは第１のセグメントから解放される と直ちに第２のセグメントによって使用することができる。これにより、データ バスがアイドルな状態のままとなっている時間が減ることにより、共通データバ スの帯域幅が増加する。 各メモリセグメントには個々のコントロール論理（以下、「コントロールセグ メント」と呼ぶ）が設けられる。相補的なコントロールセグメントの各々は個々 の組のコントロールおよびアドレスラインを対応するメモリセグメントに与える 。２つのコントロールセグメント内に生じるコントロールシーケンス間の調整は 、コントロールセグメント間に伝達される一連の許可モード信号によって行なわ れる。したがって、各コントロールセグメントは他のコントロールセグメントに 許可モード信号を与える。許可モード信号は、特定のコントロールシーケンスが そこで開始し得ることを他のコントロールセグメントに示す。 このように、各コントロールセグメントはメモリコントローラによって行なう ことができる各動作モードに対して１つの許可モード信号をもたらす。たとえば 、典型的なＤＲＡＭメモリコントローラは３つの動作モード、すなわち読出、書 込およびリフレッシュを行なう。したがって、この例を用いると、読出許可、書 込許可およびリフレッシュ許可である３つの許可モード信号ジェネレータが各コ ントロールセグメント内に設けられる。各コントロールセグメントは他方のコン トロールセグメントによって用いられる１組の許可モード信号ジェネレータを維 持し、特定のコントロールシーケンスがそこで開始し得るときを決定する。 さらに、各セグメントの中でのメモリコントロールシーケンスを容易に最適化 るするために、各対のメモリセグメントの間にメモリアドレスをインターリーブ してもよい。たとえば、すべての偶数のアドレス場所を一方のメモリセグメント に含み、すべての奇数の場所を他方のメモリセグメントに含んでもよい。この態 様でアドレス場所をインターリーブすることにより、他方のメモリセグメントで メモリ動作を行なう間に、一方のメモリセグメントに対するメモリリクエストが 実行待ちの状態にされ易くなる。 この発明は、マルチプロセッサコンピュータシステムなどの多数のメモリリク エストする装置を採用するコンピュータシステムに関する共有のデータバスの帯 域幅をさらに増加する。リクエストする複数の装置からのメモリリクエストは対 応する複数のメモリリクエストキューに維持される。各メモリリクエストキュー は、予め規定された優先順位に従うか、または先入れ先出し方式（ＦＩＦＯ）な どに基づいたより簡単な方法によってリクエストを再度順序付けることにより管 理され得る。いずれの場合にも、メモリリクエストキューからの処理される次の リクエストをここで「現在のリクエスト」と呼ぶ。したがって、任意の時点にお いて各メモリリクエストキューは現在のリクエストを含む。 上述のとおり、許可モード信号は、特定のコントロールセグメント内で特定の タイプのメモリシーケンスが開始するときを通知する。これらの信号はこの発明 では特定のメモリシーケンスが「許可される」ときを決定するために用いられる 。したがって、任意の時点において、少なくとも１つの現在のリクエストが許可 されると決定されると、複数のメモリリクエストキューの各々からの現在のリク エストのすべてが取出される。１組の現在のリクエストが取出されると、取出さ れ たすべてのリクエストは各クロックパルスの間に並行して分析される。取出され たリクエストは各クロックパルスの間に同時に検査され、現在許可されているも のがあるかどうかが決定される。取出されたリクエストのうちの１つが許可され ていればそれは直ちに処理される。取出された残りのリクエストは、すべてのリ クエストが処理されるまで各クロックパルスの間に並行してさらに検査される。 取出された最後のリクエストに関するコントロールシーケンスが開始すると、複 数のメモリリクエストキューが前進し、次の組の現在のリクエストに対して先の プロセスが繰返される。 図面の簡単な説明 添付の図面を参照してこの発明を説明する。 図１は、この発明の典型的な動作環境を示すブロック図である。 図２は、ＤＲＡＭデバイスに関するシーケンシャルな２つの読出シーケンスを 示す典型的なタイミング図である。 図３は、この発明の好ましい実施例を含む典型的な動作環境を示すブロック図 である。 図４は、この発明の実現例に従ったＤＲＡＭデバイスに関する２つの同時読出 コントロールシーケンスを示す典型的なタイミング図である。 図５Ａおよび図５Ｂを含む図５は、この発明の好ましい実施例を示すブロック 図である。 図面において、似た参照番号は一般に同一であり、機能的に類似しており、か つ／または構造的に類似したエレメントを示す。エレメントが最初に示される図 面は参照番号の一番左の数字で示される。 好ましい実施例の詳細な説明 この発明は、メモリ動作間の待ちサイクル数を減らすことによりメモリデバイ スの平均アクセス時間を改善するプログラマブルメモリコントローラに向けられ る。メモリの各ブロックは共通データバスを共用する２つのセグメントに分割さ れる。各セグメントはそれ自体の個々の組のアドレスおよびコントロールライン を有する。セグメント間のコントロールシーケンスは重なるため、共用データバ スは他方のセグメントにから解放されると直ちに一方のセグメントによって使用 することができる。 各メモリセグメントに対して個々のコントロールセグメントが設けられる。２ つのコントロールセグメント内に発生するコントロールシーケンス間の調整は、 コントロールセグメント間に伝達される一連の許可モード信号によって行なわれ る。したがって、各コントロールセグメントは他方のコントロールセグメントに 許可モード信号を与え、これは特定のコントロールシーケンスがそこで開始し得 るときを示す。上述の許可モード信号を与えるプログラマブル波形ジェネレータ の一例は前述の相互参照した出願に開示されている。 この発明は、上述のとおり、重なるコントロールシーケンスの能力を最大限に 利用するために、リクエストする複数の装置からの実行待ちメモリリクエストの 順番を最適にする。リクエストする複数の装置からのメモリリクエストは対応す る複数のメモリリクエストキューに維持される。各メモリリクエストキューから の現在のリクエストは各クロックパルスの間に並行して分析される。少なくとも １つの現在のリクエストがアクティブであるときに現在のリクエストすべてが取 出される。取出されたリクエストはすべて各クロックパルスの間に同時に検査さ れ、許可されると直ちに処理されるため、共用データバスがアイドルな状態のま まとなる時間が減る。 ここに記載する例は、ＤＲＡＭデバイスの制御に関するものとして、この発明 の好ましい実施例を説明する。しかしながら、この発明の実施例は制限されるこ となくスタティックランダムアクセスメモリ（ＳＲＡＭ）、ビデオメモリ（ＶＲ ＡＭ）、三次元ランダムアクセスメモリ（３ＤＤＲＡＭ）、同期型ダイナミック ランダムアクセスメモリ（ＳＤＲＡＭ）、ウィンドウズランダムアクセスメモリ （ＷＲＡＭ）、キャッシュＤＲＡＭ、マルチバンクＤＲＡＭおよび未だ発明され ていない他のメモリデバイスを含む、マルチプルセグメントに構成することがで きるいかなるタイプのメモリデバイスによって実現されてもよい。 図１は、この発明の典型的な動作環境を示すブロック図である。図１は、リク エストする複数の装置１０２ａ，１０２ｂ，・・・，および１０２ｎ（１０２と総 称 する）と、ＤＲＡＭコントローラ１１０と、ＤＲＡＭ１１２とを示す。リクエス トする装置１０２の各々は、ＤＲＡＭコントローラ１１０と接続され、メモリの 読出および書込動作をリクエストし得るものならいかなるデバイスでもよい。こ のようなリクエストをする装置の例としては、中央処理装置（ＣＰＵ）、ダイレ クトメモリアクセス（ＤＭＡ）デバイス、第２レベルキャッシュデバイスおよび 入力／出力（Ｉ／Ｏ）チャネルデバイスなどが挙げられる。リクエストをする装 置１０２はコントロールバス１０６および共通アドレスバス１０４を介してＤＲ ＡＭコントローラ１１０に結合され、かつ共通データバス１０８を介してＤＲＡ Ｍ１１２に結合される。ＤＲＡＭコントローラはＤＲＡＭ１１２とリクエストを する装置１０２との間のインターフェイスとして作用する。なお、図１に示され るように、複数のＤＲＡＭ１１２が単一のＤＲＡＭコントローラ１１０に結合さ れてもよい。また、ＤＲＡＭコントローラとＤＲＡＭとの複数の組合せ１３４を 、図示されるようにアドレスバス１０４、コントロールバス１０６およびデータ バス１０８を介してリクエストする装置１０２に結合してもよい。 各ＤＲＡＭコントローラ１１０はアドレスマルチプレクサ１１４とＤＲＡＭタ イミングコントロール回路１１６とを含む。アドレスマルチプレクサ１１４はア ドレスバス１０４に結合される。アドレスマルチプレクサ１１４は典型的に、リ クエストする装置１０２で発生したアドレスを、ＤＲＡＭ１１２が必要とする時 間多重化された行および列アドレスに変換する。時間多重化された行および列ア ドレスはアドレスバス１１８を介してＤＲＡＭ１１２に送られる。 上述のとおり、ＤＲＡＭに必要なアドレスバス１１８は典型的にはせいぜいリ クエストする装置のアドレスバス１０４およびＤＲＡＭの入カアドレスバス１３ ０の幅の半分である。たとえば、６４ＭバイトのＤＲＡＭを有するコンピュータ システムの典型的な実現例では一般に、少なくとも２６ビット幅のアドレスバス が要求される。すなわち、６５，５３６，０００個の個々のアドレス場所を表わ すためには最低でも２６個の２進数字が必要である。実現例によっては、ＤＲＡ Ｍを制御するために付加的なアドレスラインがさらに用いられる。たとえば、特 に大きなメモリアレイを採用するシステムにおいては、各ブロックが６４Ｍバイ トのＤＲＡＭを含む複数のＤＲＡＭブロック間で選択を行なうために、付加的な アドレスラインが用いられる。この例では、要求される２６本のアドレスライン に３本のアドレスラインを加えることができ、最高で８個のこのようなブロック 間での選択を行なうために用いることができろ。したがって、この例では、アド レスバス１０４および１３０は２９ビット幅となるであろう。しかしながら、先 に述べた時間多重化技術を用いるとアドレスバス１１８には１３本のラインしか 必要ではない。典型的に単一のＤＲＡＭコントローラ１１０が複数のＤＲＡＭチ ップ１１２を制御する点を考慮するとこの節減は非常に大きい。 メモリ読出およびメモリ書込リクエストはリクエストする装置１０２によって コントロールバス１０６を介して送られる。ＤＲＡＭコントローラ１１０は、こ のような信号に対する適切な信号および適切なタイミングを発生して、アドレス ライン１１８およびコントロールラインＲＡＳ′１２０、ＣＡＳ′１２２、ＯＥ ′１２４およびＷＥ′１２６を介してＤＲＡＭ１１２に送ることにより、このよ うなリクエストに応答する。メモリ書込に関するデータが双方向データバス１０ ８および１２８をそれぞれ介してリクエストする装置１０２からＤＲＡＭ１１２ に送られる。同様に、メモリ読出に関するデータは双方向データバス１２８およ び１０８をそれぞれ介してＤＲＡＭ１１２からリクエストする装置１０２に送ら れる。一般に、ＤＲＡＭコントローラ１１０はＤＲＡＭ１１２によって要求され るように周期的なリフレッシュサイクルを制御して発生する。読出および書込リ クエストならびにこのようなリフレッシュ動作間の調停もまた、典型的にはＤＲ ＡＭコントローラ１１０によって管理される。 ＤＲＡＭコントローラ１１０からの出力信号であって、具体的にはアドレスバ ス１１８、ＲＡＳ′ライン１２０、ＣＡＳ′ライン１２２、ＯＥ′ライン１２４ およびＷＥ′ライン１２６上の信号を、図２のタイミング図を参照して説明する 。図２のタイミング図には典型的なＤＲＡＭ読出動作に関するタイミング関係が 示される。この場合、示される読出動作は４ワードページモードの読出リクエス トである。これはたとえばＣＯＴＳ拡張データ出力（ＥＤＯ）ＤＲＡＭによって 支持される一般的なタイプの読出リクエストである。この動作モードでは、連続 した４つの列アドレスが後続する単一の行アドレスを特定することにより、共通 の行内に記憶された４ワードのデータがアクセスされる。４つの列アドレスの各 々 に結合された単一の行アドレスは、異なった４つの行／列アドレスを含む。行ア ドレスは１回しか特定されないため、４ワードのデータを読出すためのシーケン ス時間が実質的に減る。 図２のタイミング図はメモリコントロールデバイスによって一般的にもたらさ れる、コントロールラインの相互関係およびタイミング制約のタイプに関する典 型的な要件を示すために用いられることに注目されたい。ここに示した原理をも たらすために、書込またはリフレッシュモードなどの他の動作モードを用いても よい。したがって、この開示を通して用いられる読出動作は、この発明の好まし い実施例によってもたらされる特徴および機能を顕著に示すための一例として用 いられたものである。種々のタイプの読出モード、書込モードおよびリフレッシ ュモードといった、他の動作モードにも同じ原理が当てはまる。 図２に示されるタイミング図はＤＲＡＭデバイスに関するコントロール信号の 公称タイミングおよび関係を示す典型的なタイミング図である。コントロール信 号は水平方向の波形として示され、タイミング図の左側に各波形の初めに明示さ れる。タイミング図の上方に示される数字は連続したシステムクロックパルス２ ２８を表わす時間基準点である。この例では、クロックパルス０からクロックパ ルス１８までの範囲に１９個のクロックパルスが示される（参照番号２２８の右 の数字を参照）。ここでは特定のクロックパルスについて述べる場合、それは以 後クロックパルス２２８−ｎと呼ばれ、ここでｎはタイミング図の上方の行２２ ８に示される０から１４までの数のうちの１つを表わすことに注目されたい。た とえば、ＲＡＳ′波形２０６の遷移２２２はクロックパルス２２８−２で起こる 。なおＲＡＳ′２０６などの波形信号の名称の最後に付された「′」という記号 は、関連した信号が論理ローレベルでアクティブな状態にあることを示す。 次に、典型的なＤＲＡＭに必要なタイミングの関係を説明する。読出開始シー ケンスは読出開始信号２５０が論理ハイレベルから論理ローレベル２０２に移行 するときに開始する。ＤＲＡＭ１１２は行アドレスストローブ（ＲＡＳ′）２２ ２の立下がり縁で行アドレス２１８をラッチする。このため、クロックパルス２ ２８−２の間には、ＤＲＡＭコントローラ１１０がＲＡＳ′信号２０６の立下が り縁２２２を発生するときに、アドレスマルチプレクサ１１４は、リクエストす る装置１０によって発生した読出リクエストに対応する適当な行アドレス２１８ をＤＲＡＭ１１２に同時に供給する必要がある。行アドレス２１８はアドレスバ ス１１８を介してＤＲＡＭに伝達される。 典型的に、行アドレス２１８はＤＲＡＭコントローラ１１０のアドレスマルチ プレクサ１１４で発生した変換された出力である。先に述べたとおり、アドレス マルチプレクサ１１４はアドレスバス１０４および１３０の全幅を含むアドレス を変換する。全長アドレスの各々は別個の行および列アドレスに変換され、これ らは行および列アドレス信号２１８および２２０で示されるようにＤＲＡＭチッ プ１１２に時間多重化される。前述のとおり、各行および列アドレスはより小さ い幅を持つアドレスバス１１８を含むことに留意されたい。行／列アドレス指定 のこの方法により、各ＤＲＡＭチップに装着されるアドレスラインの数が（典型 的には半分に）減る。より大きいアドレスバス１３０はＤＲＡＭコントローラチ ップ１１０の各々だけに装着され、これらは典型的には、大きなメモリアレイを 有する典型的なコンピュータシステムを含む複数のＤＲＡＭチップと比較すると はるかに少ない。 再度図２を参照して、クロックパルス２２８−４で次の事象が起こる。クロッ クパルス２２８−４では、列アドレスストローブ（ＣＳＡ′）２０８が論理ロー レベル２２４に移行する。この事象によりＤＲＡＭ１１２がアドレスバス１１８ を介して列アドレス２２０をラッチする。このため、クロックパルス２２８−４ の間に、ＤＲＡＭコントローラ１１０がＣＡＳ′信号２０６の立下がり縁２２４ を発生するときに、アドレスマルチプレクサ１１４はリクエストする装置１０２ の読出リクエストに対応する有効な列アドレス２２０をＤＲＡＭ１１２に同時に 供給する必要がある。 同時に、クロックパルス２２８−４の間に、出力イネーブル（ＯＥ′）信号２ １０が論理ロー状態２４６に移行し、ＤＲＡＭ１１２にその出力ドライバをオン にさせる。この結果、行／列アドレス２１８／２２０によって特定されたメモリ 場所に記憶されたデータがこのときデータバス１２８上に現れる。このためデー タＤ０ ２２６はリクエストする装置１０２がデータバス１０８を介して読出で きる。 次に、クロックパルス２２８−６において、ＣＡＳ′信号２０８は２３４で再 びローになる。これによりＤＲＡＭ１１２が第２の列アドレス２２８をラッチす る。このときＯＥ′信号２１０はローのままであり、ＤＲＡＭはその出力ドライ バをオンにする。これにより、行／列アドレス２１８／２２８によって特定され たメモリ場所に記憶されたデータがデータバス１２８上に現れるようになる。こ の時点でデータＤ１ ２４０はリクエストする装置１０２がデータバス１０８を 介して読出できる。 次に、クロックパルス２２８−８において、ＣＡＳ′２０８がロー２３４にな り、ＤＲＡＭ１１２に列アドレス２３０をラッチさせる。このときＯＥ′信号２ １０はローのままであり、ＤＲＡＭはその出力ドライバをオンにし、それにより 行／列アドレス２１８／２３０からのデータがデータバス１２８に出力される。 この時点でデータＤ２ ２４２はリクエストする装置１０２がデータバス１０８ を介して読出できる。 最後に、クロックパルス２２８−１０において、ＣＡＳ′信号２３４はローに なり、ＤＲＡＭ１１２に列アドレス２３２をラッチさせる。このときＯＥ′信号 ２１０はローのままであり、ＤＲＡＭはその出力ドライバをオンにし、それによ り行／列アドレス２１８／２３２からのデータがデータバス１２８に出力される 。この時点でデータＤ３ ２４４はリクエストする装置１０２がデータバス１０ ８を介して読出できる。読出動作が図２に示され、書込イネーブル（ＷＥ′）信 号２１２は読出シーケンス全体にわたってハイのままであることに留意されたい 。 この４ワードページの読出シーケンスの直後に第２の読出シーケンスがつづき 、これは図２に示される。ＲＡＳプリチャージ２４８として知られるＤＲＡＭの 制約のために、第２の読出シーケンスは第１の読出シーケンスが完了した直後に 開始することはできない。ＲＡＳプリチャージは次のメモリサイクルに備えて典 型的なＤＲＡＭデバイスのダイナミック回路構成をプリチャージするために要す る時間である。この例では、ＲＡＳプリチャージ２４８は３クロックサイクル分 の長さであり、クロックパルス２２８−１１から２２８−１４までの間に起こる 。異なったＤＲＡＭデバイスによりＲＡＳプリチャージ時間に必要な異なった時 間が特定され得る。 この例では、後の読出サイクルが開始し得る最も早い期間は、ＲＡＳプリチャ ージ２４８の時間要件を補償するクロックパルス２２８−１２の間である。した がって、第２の読出開始シーケンスは読出開始信号２５０がクロックパルス２２ ８−１３においてハイから論理ローレベル２５４に移行するときに開始する。第 ２の読出シーケンスは上述の第１の読出シーケンスと同じ態様で機能する。した がって、ＲＡＳ′信号２０６の立下がり縁２５６で新しい行アドレス２５２がＤ ＲＡＭ１１２にラッチされる。同様に、ＣＳＡ′信号２０８の立下がり縁２５８ で新しい列アドレス２５４がＤＲＡＭデバイス１１２にラッチされる。さらに、 同時に、ＯＥ′信号２１０が２６０でローに移行し、ＤＲＡＭ１１２にその出力 ドライバをオンにさせ、それにより行／列アドレス２５２／２５４からのデータ がデータバス２１４に出力される。 データバス２１４は先の連続した読出動作間の４クロックパルス（２２８−１ ２から２２８−１６まで）にわたってアイドルな状態となる。データバスがアイ ドルな状態にある期間が生じるというこの現象は一般に、書込およびリフレッシ ュサイクルなどの他のモードのＤＲＡＭ動作時にも起こる。これは上述の要求さ れるセットアップ時間およびＲＡＳプリチャージ時間のためである。さらに、他 のタイプのメモリデバイスの場合にもデータバスがアイドルの状態にある期間は 生じ得る。５０メガヘルツのシステムクロック速度で動作する典型的なシステム の場合、各クロックパルス２２８は２０ナノセカンド（ｎｓ．）の経過時間を表 わすことに留意されたい。したがってこの場合、データバスは２つの連続した読 出動作間に８０ｎｓにわたってアイドルな状態である。 図３は、この発明の好ましい実施例を含む典型的な動作環境を示すブロック図 である。この発明の好ましい実施例はＡＳＩＣデバイスを用いて実現される。し たがって、この例はＡＳＩＣ３１０としてこの発明の好ましい実施例を説明する 。ＡＳＩＣ３１０はＤＲＡＭ３１２と、複数のリクエストする装置３０２ａ，３ ０２ｂ，・・・，３０２ｎ（３０２と総称する）との間のインターフェイスとして 作用する。ＤＲＡＭ３１２は２つのセグメント３１２ａおよび３１２ｂ（３１２ と総称する）に分割される。図３に示されるように、複数のＤＲＡＭ３１２が単 一のＡＳＩＣ３１２に結合され得ることに留意されたい。また、ＡＳＩＣ／ＤＲ ＡＭ のこのような複数の組合せ３３４を複数のリクエストする装置３０２の各々に結 合してもよいことに留意されたい。 ＡＳＩＣ３１０は２つのコンポーネントを含み、ここではそれらをインターフ ェイスコントローラ３２８およびＤＲＡＭコントローラ３１１と呼ぶ。ＤＲＡＭ コントローラ３１１は１対の相補的なコントロールセグメント３１１ａおよび３ １１ｂ（３１１と総称する）を含む。各コントロールセグメント３１１は１つの ＤＲＡＭセグメント３１２を制御する。したがって、コントロールセグメント３ １１ａはコントロール信号をＤＲＡＭセグメント３１２ａに与え、コントロール セグメント３１１ｂはコントロール信号をＤＲＡＭセグメント３１２ｂに与える 。インターフェイスコントローラ３２８は複数のリクエストする装置３０２とＤ ＲＡＭコントローラ３１１との間にインターフェイスを提供する。コンポーネン ト３２８および３１１の各々によってもたらされる機能を以下に説明する。 ＤＲＡＭコントローラ３１１はアドレスおよびコントロール信号をＤＲＡＭ３ １２に与える。コントロールセグメント３１１ａおよび３１１ｂの各々はＤＲＡ Ｍセグメント３１２ａおよび３１２ｂの各々に、個々の組のアドレスおよびコン トロールラインを介して結合される。たとえば、コントロールセグメント３１１ ａはアドレスラインＡＤＲ＿Ａ３１８を介してＤＲＡＭセグメント３１２ａに結 合される。同様に、コントロールセグメント３１１ａはコントロールラインＲＡ Ｓ′＿Ａ３２０、ＣＡＳ′＿Ａ３２２、ＯＥ′＿Ａ３２４およびＷＥ′＿Ａ３２ ６を介してＤＲＡＭセグメント３１２ａに結合される。同様に、コントロールセ グメント３１１ｂはアドレスラインＡＤＲ Ｂ３３６を介してＤＲＡＭセグメン ト３１２ｂに結合される。さらに、コントロールセグメント３１１ｂはコントロ ールラインＲＡＳ′＿Ｂ３３８、ＣＡＳ′＿Ｂ３４０、ＯＥ′＿Ｂ３４２および ＷＥ′＿Ｂ３４４を介してＤＲＡＭセグメント３１２ｂに結合される。 双方向データバス３１９は相補的な対のＤＲＡＭセグメント３１２ａおよび３ １２ｂによって共用される。したがって、リクエストする装置３０２からの読出 リクエストの処理時にはＤＲＡＭ３１２からＤＲＡＭコントローラ３１１の方向 にデータバス３１９を介してデータが伝達される。同様に、リクエストする装置 ３０２からの書込リクエストの処理時にはＤＲＡＭコントローラ３１１からＤＲ ＡＭ３１２の方向にデータバス３１９を介してデータが伝達される。 インターフェイスコントローラ３２８は複数のリクエストする装置３０２とＤ ＲＡＭコントローラ３１１との間にインターフェイスを提供する。各リクエスト する装置３０２は、バス３０４ａ，３０４ｂ，・・・，および３０４ｎ（３０４と 総称する）ならびに３０６ａ，３０６ｂ，・・・，および３０６ｎ（３０６と総称 する）によって示される２つの単方向バスを介してインターフェイスコントロー ラに結合される。第１の単方向バス３０４はリクエストする装置３０２からのア ドレス、コントロールおよびデータ信号をインターフェイスコントローラ３２８ 内の個々のメモリリクエストキューに伝達する。個々のメモリリクエストキュー ３０３ａ，３０３ｂ，・・・，および３０３ｎ（３０３と総称する）はリクエスト する装置３０２からの複数のリクエストを記憶する。このようなリクエストは後 に、メモリリクエストキュー出力３０８ａ，３０８ｂ，・・・，および３０８ｎ（ ３０８と総称する）を介してメモリリクエストキュー３０３からＤＲＡＭコント ローラ３１１に転送される。 バス３０６によって示される第２の単方向バスはインターフェイスコントロー ラ３２８内のデータ記憶領域３１０からのデータを、リクエストする装置３０２ に伝達する。典型的には、インターフェイスコントローラ３１０によつて他の機 能がもたらされる。たとえば、インターフェイスコントローラは典型的に、ＤＲ ＡＭ３１２によって要求される周期的なリフレッシュサイクルに関する制御を与 える。さらに、実行待ちの読出、書込およびリフレッシュリクエスト間の調停は 、典型的にはインターフェイスコントローラ３２８によって管理される。これら および他の機能は論理コントロールクロック３１６および双方向信号バス３１４ によって表わされる。 図３に示されるこの発明の実施例によって発生するコントロール信号を以下に 図４のタイミング図を参照して説明する。図４に示されるタイミング図は、先に 述べ、かつ図２に示される読出コントロールシーケンスに類似した読出コントロ ールシーケンスであることに留意されたい。図２および図４に示される読出コン トロールシーケンスの両方に関するタイミング仕様は同じである。しかしながら 、図２は単一のＤＲＡＭからの２つの連続した読出シーケンスを示し、図４はこ の 発明の実施例に従う２つのＤＲＡＭセグメント３１２ａおよび３１２ｂに関する 重なる連続した２つの読出シーケンスを示す。 したがって、図４のタイミング図は２つの部分に分割される。上部分「セグメ ントＡ」４８４はコントロールセグメント３１１ａによって発生した信号を表わ す。同様に、下部分「セグメントＢ」４８６はコントロールセグメント３１１ｂ によって発生した信号を表わす。よって、信号ＡＤＲ Ａ４０４、ＲＡＳ′＿Ａ ４０６、ＣＡＳ′＿Ａ４０８およびＯＥ′＿Ａ４１０はそれぞれコントロールセ グメント３１１ａのコントロールラインＡＤＲ＿Ａ３１８、ＲＡＳ′＿Ａ３２０ 、ＣＡＳ′＿Ａ３２２およびＯＥ′＿Ａ３２４に対応する。同様に、信号ＡＤＲ ＿Ｂ４５７、ＲＡＳ′＿Ｂ４５８、ＣＡＳ′＿Ｂ４６０およびＯＥ′＿Ｂ４６２ はそれぞれコントロールセグメント３１１ｂの制御ラインＡＤＲ＿Ｂ３３６、Ｒ ＡＳ′＿Ｂ３３８、ＣＡＳ′＿Ｂ３４０およびＯＥ′＿Ｂ４３２に対応する。コ ントロールラインＷＥ′＿Ａ３２６およびＷＥ＿Ｂ３４４に対応する信号は図４ には示されず、これらの読出シーケンスを通してハイの論理状態にあるものと仮 定する。 共用データバス３１９に関連した信号は、セグメントＡ４８４およびＢ４８６ に関する読出シーケンス間にあるデータバス信号４８８として図４に示される。 さらに、示されるように、第１の組のデータワードＤＯ ４５０ａ、Ｄ １４５ ０ｂ、Ｄ２ ４５０ｃおよびＤ３ ４５０ｄはセグメントＡ４８４からのコント ロールシーケンスに関連する。同様に、第２の組のデータワードＤＯ ４５２ａ 、Ｄ１ ４５２ｂ、Ｄ２ ４５２ｃおよびＤ３（図示せず）はセグメントＢ４８ ６からのコントロールシーケンスに関連する。 セグメントＡ４８４に関する読出シーケンスはＳｔａｒｔ Ｒｄ＿Ａ信号４０ ２で始まる。Ｓｔａｒｔ Ｒｄ＿Ａ信号４０２の立下がり縁４１４でＤＲＡＭコ ントローラ３１０はＡＤＲ＿Ａ信号４０４で示されるようにＡＤＲ＿Ａ３１８上 に行アドレス４８６を発生する。行アドレス４８６はＲＡＳ′＿Ａコントロール 信号４０６の立下がり縁４２２でＤＲＡＭセグメント３１２ａにラッチされる。 列アドレス４８８はＣＡＳ＿Ａ信号４０８の立下がり縁４２４でＤＲＡＭセグメ ント３１２ａにラッチされる。同時に、ＯＥ′＿Ａ信号４１０の立下がり縁４９ ０でＤＲＡＭセグメント３１２ａはその出力ドライバをオンにし、データバス信 号４８８上のデータワード４５０ａで示されるように、データバス３１９上にデ ータワードが現れるようにする。後の（ＡＤＲ＿Ａ信号４０４上に示される）列 アドレスおよびＣＡＳ′＿Ａ信号４０８の後の立下がり縁４９２、４９４および ４９６に応答して、他のデータワード４５０ａ、４５０ｂおよび４５０ｃが似た 態様でデータバス３１９上に現れる。 この読出シーケンスの開始時に、Ａｌｌｏｗ Ｒｄ＿Ｂ信号４５４で示される 読出許可信号がコントロールセグメント３１１ａによって発生する。この読出シ ーケンスおよび他のすべてのタイプのコントロールシーケンスの開始時に他の許 可信号もまたコントロールセグメント３１１ａによって発生されることに留意さ れたい。たとえば、読出シーケンスの開始時には、書込許可およびリフレッシュ 許可信号もまたコントロールセグメント３１１ａによって発生される。しかしな がら、簡略化するために、図４の例にはＡｌｌｏｗ Ｒｄ＿Ｂ信号４５４しか示 していない。さらに、Ａｌｌｏｗ Ｒｄ＿Ｂ信号と実行待ちの読出リクエストの 実行待ちである読出開始点との関係を説明するために、読出リクエストはコント ロールセグメント３１１ｂに関して実行待ちの状態にあるものと仮定する。コン トロールセグメント３１１ａおよび３１１ｂの各々はコントロールセグメント内 に発生する各コントロールシーケンスの開始時に相補的なコントロールセグメン トに関する１組の許可モード信号を発生すべきことは容易にわかる。たとえば、 このような許可モード信号がいかにして発生されるかについての一例および完全 な記述は前述の相互参照した出願に記載されている。 したがってコントロールセグメント３１１ｂは読出シーケンスが開始すること を許可されたときを決定するためにＡｌｌｏｗ Ｒｄ＿Ｂ信号４５４をモニタリ ングする。読出シーケンスがＤＲＡＭセグメント３１２ｂに関して実行待ちであ るならば、このようなシーケンスはＡｌｌｏｗ Ｒｄ＿Ｂ信号４５４が（４７０ などの）ハイの論理状態にある場合のみに開始することができる。したがって、 Ｓｔａｒｔ Ｒｄ＿Ｂ信号４５６で示されるように、読出開始シーケンスはＳｔ ａｒｔ Ｒｄ＿Ｂ信号４５６のローからハイへの遷移４７２によって示されるよ うにクロックパルス４４８−９で開始する。 このように、Ｓｔａｒｔ Ｒｄ＿Ｂ信号４５６の立下がり縁４７４でコントロ ールセグメント３１１ｂは行アドレス４７６を発生する。行アドレス４７６はＲ ＡＳ′＿Ｂ信号４５８の立下がり縁４７８でＤＲＡＭセグメントＢ３１２にラッ チされる。列アドレス４８０はＣＡＳ′＿Ｂ信号４６０の立下がり縁４８２でＤ ＲＡＭセグメントＢ３１２ｂにラッチされる。同時に、ＯＥ′＿Ｂ信号４６２の 立下がり縁４８８でＤＲＡＭセグメントＢ３１２ｂはその出力ドライバをオンに し、データバス信号４８８上のデータワード４５２ａで示されるように、データ バス３０８上にデータワードが現れるようにする。他のデータワード４５２ｂ、 ４５２ｃおよび４５０ｄ（図示せず）も後の列アドレスおよびＣＡＳ′＿Ｂ信号 ４６０の立下がり縁に応答して、似た態様でデータバス３０８上に現れる。 セグメントＡ４８４およびセグメントＢ４８６について示されたコントロール シーケンスの各々に関するタイミング仕様および制御は図２の読出シーケンスに 関して先に説明したものと同じであることに留意されたい。しかしながら、図４ に示されるようにセグメントＡ４８４およびセグメントＢ４８６の読出シーケン スが重なることにより、データバス４８８は読出シーケンス間の１クロックサイ クル４８４にわたってのみアイドルな状態となる。これは、連続した読出シーケ ンス間の４クロックサイクル間にわたってアイドルな状態となる図２のデータバ ス２１４とは対照的である。 上述のとおり、この発明は、複数のリクエストする装置で発生する実行待ちの メモリリクエストの順序を最適にして、コントロールシーケンスの、重なる能力 を最大限に利用するようにする。このようなリクエストの処理順序を最適に選択 するために用いることができる装置および技術の一例を以下に図５を参照して説 明する。 図５は図３に示されるインターフェイスコントローラ３２８およびＤＲＡＭコ ントローラ３１１の詳細な図を示す。ＤＲＡＭコントローラ３１１はＤＲＡＭコ ントロールセグメント３１１ａおよび３１１ｂを含む。インターフェイスコント ローラ３２８は複数（ｎ）のリクエストする装置３０２（図５には図示せず）と ＤＲＡＭコントローラ３１１との間にインターフェイスをもたらす。インターフ ェイスコントローラ３２８は、図５の右上角部に示される複数（ｎ）のメモリリ クエストキュー３０３を介して、リクエストする装置からリクエストを受ける。 リクエストセレクタ５３０はメモリリクエストキュー３０３内の複数のリクエ ストの中から（後に説明する特定の基準に従って）次のリクエストを選択する。 選択されたリクエスト５５２は後にリクエストプロセッサ５６０によって処理さ れる。リクエストプロセッサ５６０は、適切なコントロールセグメント３１１ａ または３１１ｂに、ＤＲＡＭコントロールセグメント３１１ａに与えられたｓｔ ａｒｔ＿ｒｅａｄ５５６、ｓｔａｒｔ ｗｒｉｔｅ５５８またはｓｔａｒｔ＿ｒ ｅｆｒｅｓｈ５７０信号などの、適切な開始信号を与える。選択されたリクエス ト５５２に対応するアドレスがアドレスライン５７８または５８２を介してＤＲ ＡＭコントロールセグメント３１１ａまたは３１１ｂに同時に与えられる。これ らの機能の詳細を以下に説明する。 下記の表には、図５に示されかつ後に説明するコントロールライン５３８およ び５３６に対応する信号の名称および定義が記載される。 上述のとおり、インターフェイスコントローラ３２８とインターフェイスする 各リクエストする装置３０２に対して１つのメモリリクエストキューが与えられ る。したがって、この例では、インターフェイスコントローラ３２８は（ｎ）個 のメモリリクエストキュー３０３を含む。図５に示されるように、メモリリクエ ストキュー３０３は別個の２組のキューに、すなわち複数のアドレスキュー５０ ６ａ−５０６ｎ（５０６と総称する）と、複数のリクエストキュー５１０ａ−５ １０ｎ（５１０と総称する）とに分割される。アドレスキュー５０６のエントリ には、リクエストキュー５１０における対応するエントリに関連したアドレスが 含まれる。 各アドレスキュー５０６はアドレスキューバス５０４ａ−５０４ｎ（５０４と 総称する）を含む。各アドレスキューバス５０４は各アドレスキュー５０６の現 在のアドレスに結合される。現在のアドレスは各アドレスキュー５０６から出力 される次のアドレスである。各リクエストキュー５１０はリクエストキューバス ５０８ａ−５０８ｎ（５０８と総称する）を含む。各リクエストキューバス５０ ８は各リクエストキュー５１０の現在のリクエストに結合される。現在のリクエ ストは各リクエストキュー５１０から出力される次のリクエストである。 複数のアドレスキューバス５０４はアドレスマルチプレクサ５４４に結合され る。アドレスマルチプレクサ５４４は、複数のアドレスキューバス５０４のうち の１つの内容をアドレスマルチプレクサ出力ライン５５０を介してアドレスレジ スタ５５６にゲートする機能を果たす。出力ライン５５０にゲートされるアドレ スキューバスの選択は、リクエストセレクタ５３０に結合されたアドレスマルチ プレクサコントロールライン５９６によって制御される。 同様に、複数のリクエストキューバス５０８がリクエストマルチプレクサ５４ ６に結合される。リクエストマルチプレクサ５４６は、複数のリクエストキュー バス５０８のうちの１つの内容をリクエストマルチプレクサ出力ライン５５２を 介してリクエストプロセッサ５６０にゲートする機能を果たす。出力ライン５５ ２にゲートされるリクエストキューバスの選択は、リクエストセレクタ５３０に 結合されたリクエストマルチプレクサコントロールライン５９４によって制御さ れる。 リクエストセレクタ５３０はリクエストセレクタ入力ライン５１２ａ−５１２ ｎ（５１２と総称する）を介してリクエストキューバス５０８の各々に結合され る。リクエストセレクタは実行待ちのリクエストがあるかどうかを判断するため に入力ライン５１２を介して現在のリクエストの各々を分析する。さらに、リク エストセレクタは、ＤＲＡＭコントローラ３１１から受けたコントロール信号に 従って、実行待ちのいずれのリクエストの開始が許可されるかを決定する。たと えば、ＤＲＡＭコントロールセグメント３１１ａはコントロールライン５３６を 介してリクエストセレクタにコントロール信号ＳＥＧＡ＿ＡＶ、ＳＥＧＢ＿ＲＤ ＡＬおよびＳＥＧＢ＿ＷＲＡＬを与える。 実行待ちの制御ラインの各々はリクエストセレクタ５３０に１または０の値を 含む信号を与え得る。１の値は制御信号によって表わされる機能が真であり、０ の値はこのような機能が偽であることを示す。たとえば、制御ラインＳＥＧＡ＿ ＡＶ５３６上の値が１であれば、新しいコントロールシーケンスを開始するため にＤＲＡＭコントロールセグメント３１１ａが利用できることを示す。なぜなら 、先のコントロールシーケンスは完了しておりＲＡＳプリチャージ要件が満たさ れているからである。同様に、コントロールラインＳＥＧＢ ＲＤＡＬ５３６上 の値が１であれば、ＤＲＡＭコントロールセグメント３１１ｂは読出コントロー ルシーケンスを開始することが許可されていることを示す。これは上述の許可モ ード信号の一例である。さらに、コントロールラインＳＥＧＢ＿ＷＲＡＬ５３６ 上の値が１であれば、ＤＲＡＭコントロールセグメント３１１ｂは書込コントロ ールシーケンスを開始することが許可されていることを示す。 同様に、ＤＲＡＭコントロールセグメント３１１ｂはコントロールライン５３ ８を介してリクエストセレクタにコントロール信号ＳＥＧＡ＿ＡＶ、ＳＥＧＢ＿ ＲＤＡＬおよびＳＥＧＢ ＷＲＡＬを与える。コントロールラインＳＥＧＢ Ａ Ｖ５３８上の値が１であれば、ＤＲＡＭコントロールセグメント３１１ｂは新し いコントロールシーケンスを開始するために利用できることを示す。同様に、コ ントロールラインＳＥＧＡ ＲＤＡＬ５３８上の値が１であれは、ＤＲＡＭコン トロールセグメント３１１ａは読出コントロールシーケンスを開始することが許 可されていることを示す。さらに、コントロールラインＳＥＧＡ＿ＷＲＡＬ５３ ８上の値が１であれば、ＤＲＡＭコントロールセグメント３１１ａは書込コント ロールシーケンスを開始することが許可されていることを示す。 現在のリクエスト５１２のうちＤＲＡＭコントロールセグメント３１１ａおよ び３１１ｂ内で開始することが許可されているものがあるかどうかを判断するた めにリクエストセレクタが用いる基準を下記の表に示す。下記の表には、コント ロールライン５３６および５３８を介してそれぞれリクエストセレクタ５３０な らびにＤＲＡＭコントロールセグメント３１１ａおよび３１１ｂに結合されるコ ントロール信号が記載される。下記の表のＸの値は「ドントケア」条件を示す。 このように、上記の表に示されるように、セグメント３１１ａの読出シーケン スはコントロールラインＳＥＧＡ＿ＡＶおよびＳＥＧＡ＿ＲＤＡＬ５３６上に１ の値が現れるときに許可される。同様に、セグメント３１１ｂの読出シーケンス はコントロールラインＳＥＧＢ＿ＡＶおよびＳＥＧＢ＿ＲＤＡＬ５３８上に１の 値が現れるときに許可される。同様に、セグメント３１１ａの書込シーケンスは コントロールラインＳＥＧＡ＿ＡＶおよびＳＥＧＡ＿ＷＲＡＬ５３６上に１の値 が現れるときに許可される。さらに、セグメント３１１ｂの書込シーケンスはコ ントロールラインＳＥＧＢ＿ＡＶおよびＳＥＧＢ＿ＷＲＡＬ５３８上に１の値が 現れるときに許可される。 システムクロックの各パルスと同時に、リクエストセレクタはリクエストバス 入力ライン５１２ａ−５１２ｎを介してリクエストキューのリクエストを分析す る。１つまたはそれ以上のリクエストキュー５０８内でリクエストがアクティブ な状態になると（すなわち少なくとも１つのリクエストが実行待ちである）、リ クエストキューの出力の状態がリクエストセレクタによって取出される。その後 、リクエストキュー入力５１２から次の組のリクエストが取出される前に、取出 されたリクエストはすべて、後に説明するように処理される。 取出が完了した後、取出されたすべてのリクエストは各システムクロック時に 並行して分析され、上記の基準に従って許可されたリクエストがあればそれを決 定する。取出されたリクエストは上記の真の表の１つの行にあるすべての条件が 満たされるときに許可される。リクエストが許可されれば、リクエストセレクタ ５３０は許可されたリクエストのうち最も小さな番号のものを選択し、その関連 のリクエストする装置番号（１−ｎ）をコントロールライン５９２を介してリク エストマルチプレクサ５４６に伝達する。同時に、リクエストセレクタ５３０は 、同じリクエストする装置数をアドレスマルチプレクサ５９６に送る。 これにより、許可されたリクエストがリクエストマルチプレクサ５５２の出力 にゲートされ、かつリクエストプロセッサ５６０に伝達される。同時に、関連の アドレスがアドレスマルチプレクサ５５０の出力にゲートされアドレスレジスタ ５５６に記憶されるため、それはアドレスライン５７８および５８２を介してＤ ＲＡＭコントロールセグメント３１２が利用できる。 リクエストプロセッサ５６０によってリクエストが開始されると、「リクエス ト開始」信号５５３がリクエストセレクタに送られる。これにより、リクエスト セレクタが、取出されたリクエストの組から開始したリクエストを削除する。リ クエストセレクタ５３０はその後、取出された残りのリクエストから最も小さな 番号の許可されたリクエストを選択する。任意のクロックパルスの間に許可され たリクエストがなければ、リクエストマルチプレクサはリクエストセレクタ５３ ０からヌル入力５１１を選択するよう信号を受ける。 取出されたリクエストがすべて開始していれば、リクエストセレクタは取出さ れたすべてのリクエストに対してキュー前進信号５１６を送り、これらのキュー が１だけ前進するようにする。最後の取出時に取出されていない内容を有するリ クエストキューは前進されない。さらに、１つのリクエストキュー５１０の１つ のリクエストがアクティブな状態になると直ちに、新しい組の取出されたリクエ ストによって上記のプロセスが繰返される。 リフレッシュをリクエストする装置５２８にしたがえば、ＤＲＡＭコントロー ルセグメント３１１のうちの１つまたは両方によってリフレッシュシーケンスを 発生する必要がある場合、リフレッシュをリクエストする装置５２８は２つの入 力ライン５２２および５２４を介してリフレッシュセレクタ５３２に信号を送る 。リフレッシュリクエストはリクエストプロセッサ５６０によって開始されるま でリフレッシュをリクエストする装置によってアクティブな状態に保たれ、リフ レッシュ認識信号５２６がリクエストプロセッサ５６０からリフレッシュをリク エストする装置５２８に送られる。これによりリフレッシュをリクエストする装 置５２８はリフレッシュリクエストを消す。 リフレッシュセレクタ５３２はコントロールライン５９０を介してリフレッシ ュマルチプレクサ５４８に結合される。リフレッシュマルチプレクサ５４８は２ 本の入力ライン５１８および５２０を介してリフレッシュをリクエストする装置 ５２８に結合される。各入力ラインは２つのコントロールセグメント３１１ａま たは３１１ｂのうちの一方に関するリフレッシュリクエストを表わす。リフレッ シュがアクティブの状態にあるときには常に、その数がリフレッシュセレクタか らリフレッシュマルチプレクサに出力される。これにより、適切なリフレッシュ リクエストがリフレッシュマルチプレクサ５４８を介して出力５５４にゲートさ れ、リクエストプロセッサ５６０に伝達される。２つのリクエストがアクティブ な状態にあれば、小さな番号のリクエストが最初に選択され、次いで大きな番号 のリクエストが選択される。 リクエストプロセッサ５６０はリフレッシュマルチプレクサ５４８からのリフ レッシュリクエストとリクエストマルチプレクサ５４６からの読出／書込リクエ ストとの調停を行なう。リフレッシュリクエストの優先順位は最も高い。したが って、リフレッシュリクエストおよび読出／書込リクエストの両方が同時に到着 する場合、リフレッシュリクエストが最初に処理され、読出／書込リクエストは すべてのリフレッシュリクエストが処理されるまでホールドされる。さもなけれ ば、リクエストマルチプレクサ５４６からの読出／書込リクエストは直ちに処理 される。 リクエストマルチプレクサ５４６からのリクエストは以下のようにしてリクエ ストプロセッサ５６０によって処理される。リクエストプロセッサ５６０はリク エストをデコードし、適切な開始信号を発生して、それぞれセグメントＡおよび セグメントＢ信号インターフェイス５６４および５６２を介して適切なコントロ ールセグメントに送る。たとえば、コントロールセグメント３１１ａに関する読 出リクエストの場合、ｓｔａｒｔ＿ｒｅａｄコントロールライン５５６を介して コントロールセグメント３１１ａに読出開始信号が送られる。同様に、コントロ ールセグメント３１１ｂに関する読出リクエストの場合、ｓｔａｒｔ ｒｅａｄ コントロールライン５７２を介して読出開始信号がコントロールセグメント３１ １ｂに送られる。同様に、コントロールセグメント３１１ａに関する書込リクエ ストの場合、ｓｔａｒｔ＿ｗｒｉｔｅコントロールライン５５８を介して書込開 始信号がコントロールセグメント３１１ａに送られる。さらに、コントロールセ グメント３１１ｂに関する書込リクエストの場合、ｓｔａｒｔ＿ｗｒｉｔｅコン トロールライン５７４を介してコントロールセグメント３１１ｂに書込開始信号 が送られる。 すべての場合において、リクエストが上述のとおり開始されると、ｒｅｑｕｅ ｓｔ＿ｓｔａｒｔ信号がリクエストプロセッサ５６０からリクエストセレクタ５ ３０に送られるため、リクエストセレクタ５３０内の取出されたリクエストの組 から、取出されたリクエストが削除される。 リクエストプロセッサ５６０はさらに、リフレッシュの開始が許可されるとき を決定する。リクエストプロセッサ５６０がリフレッシュを開始できるときを決 定するために用いる基準を下記の表に示す。下記の表はコントロールライン５９ ０および５８８をそれぞれ介してリクエストプロセッサ５６０ならびにＤＲＡＭ コントロールセグメント３１１ａおよび３１１ｂに結合されたコントロール信号 を示す。下記の表のＸの値は「ドントケア」条件を示す。 このように、対応するセグメントが利用でき、かつその対応するセグメントに 関するリフレッシュ許可信号がアクティブな状態にあるときに、アクティブなリ フレッシュリクエストが開始される。これらの条件が満たされるときに、リクエ ストプロセッサ５６０は適切なＤＲＡＭコントロールセグメント３１１ａまたは ３１１ｂに開始リフレッシュ信号５７０または５７６をそれぞれ送る。 ここに開示した原理から逸脱することなくこの発明の実施例および実現例に対 して他の多くの変形を施すことが可能である。以上にこの発明のさまざまな実施 例を記載したが、これらは例としてのみであり制限を加えるものではないものと 理解されるべきである。したがって、この発明の幅および範囲は上記の例示的な 実施例のうちのいかなるものによっても制限されるべきではなく、以下の請求の 範囲およびそれらの等価物に従ってのみ規定されるべきである。

【手続補正書】 【提出日】１９９９年２月２６日（１９９９．２．２６） 【補正内容】 （１） 明細書第４頁第８行に下記の文章を挿入する。 記 これまでのところ、マルチプロセッサシステム内の複数のＣＰＵがシステムの 主メモリへのアクセス競合を起こすことが知られていた。この既知の問題に関す る典型的な先行技術の解決策は、１９８９年２月３日に出願されたＵＳＳＮ／３ ０６，３２６の優先権を主張するＥＰ ０ ３８０ ８４４に示され記載されて いる。この特許には、主メモリが、情報のブロックを含むバンクを備えたメモリ セグメントによって規定された、独立してアクセス可能なＤＲＡＭベースのメモ リユニットに分割され得ることが教示されている。ブロックは互いに独立してい るため独立してアドレス指定され得るが、データの転送は双方向経路を介して行 なわれる。２つのプロセッサコントローラがＣＰＵと主メモリとの間に経路イン ターフェイスを形成する。まず、システムコントロールユニット（ＳＣＵ）がＣ ＰＵの各々からコマンドおよび／またはデータを受ける。記憶されたコマンドは 、アドレス指定されたメモリセグメント／ブロックが利用可能かどうかを決定す るためにＳＣＵの論理部によって処理される。アレイコントロールユニット（Ａ ＣＵ）は主メモリおよびＳＣＵと交信する。ＡＣＵはメモリ制御ＤＲＡＭ（ＭＣ Ｄ）コントローラを含む。メモリコマンドによってアドレス指定されたメモリの 特定のセグメントにアクセスすることができるとＡＣＵが決定すると、ＳＣＵに ＡＣＵから情報が与えられ、ＳＣＵから主メモリユニット（ＭＭＵ）内のバッフ ァに直接データが転送される。ＡＣＵはメモリのステータスモニタとしての役割 を果たし、ＳＣＵ内に存在するコマンドによって既に確立されているメモリのア ドレスに与え、またはそこからデータを取出す。ＡＣＵは有効コマンドに応答し てＳＣＵからのデータを受けないため、それはメモリバッファが利用可能かどう かをＳＣＵに中継し、ＳＣＵからのＳＥＮＤ ＤＡＴＡ信号を待つ必要がある。 しかし、ＣＰＵもまた、メモリからの［またはメモリへの］データの転送を行な うためにＳＥＮＤ ＤＡＴＡ信号の通知を受ける必要がある。メモリへのアクセ スに伴うアクセス待ち時間の増加はすべて、このハンドシェイク方式のルーチン である。 （２） 明細書第１７頁第１６行から第２１行までの「コン〜ている」を下記 のように補正する。 記 コントロールセグメント３１１ａおよび３１１ｂの各々が、コントロールセグ メント内で発生する各コントロールシーケンスの開始時に相補的なコントロール セグメント３１１ｂおよび３１１ａに結合される１組の許可モード信号を発生す ることが認められるべきである。以下に、図４および図５を参照して許可モード 信号を説明する。 （３） 明細書第２５頁第２５行から第３０行までの文章を削除する。 （４） 請求の範囲を別紙のとおり補正する。 （５） 図面を別紙のとおり補正する。 請求の範囲 １．複数の処理ユニットと、独立してアクセス可能な複数のダイナミックランダ ムアクセスメモリ（ＤＲＡＭ）ベースのメモリアドレスを有するシステム主メモ リとを含むマルチプロセシングコンピュータシステムにおいて、前記メモリは後 続のメモリアクセスコマンド間の各アクセス動作の前後に固定された待ち期間を 示し、前記ＤＲＡＭの主メモリへのリクエストを受けるための改良されたメモリ コントローラ（３１０）は、 前記処理ユニットに結合されたリクエストをする装置（３０２）からのリクエ ストを受け、前記主メモリ（３１２）の、アドレス指定可能なセグメント（３１ ２ａ，３１２ｂ）にアクセスするためのプログラマブルメモリコントローラ（３ １０）が結合され、 前記コントローラは相補的な対のＤＲＡＭコントロールセグメント（３１１ａ ，３１１ｂ）を有し、前記相補的な対のＤＲＡＭコントロールセグメントの各々 は、アドレスライン（３１８，３３６）と、前記メモリセグメント（３１２ａ， ３１２ｂ）にそれぞれ結合された複数のコントロールライン（３２０−３２６お よび３３８−３４４）とを有し、それにより複数のコントロールセグメント（３ １１）とメモリセグメント（３１２）との間でコントロールシーケンス（図４） が同時に発生でき、 前記メモリコントローラ（３１０）は、前記ＤＲＡＭのコントロールセグメン ト（３１１ａ，３１１ｂ）とリクエストをする装置（３０２）との間に結合され たインターフェイスコントローラ（３２８）を有し、 前記インターフェイスコントローラ（３２８）は、複数のメモリリクエスト（ ５０８）を受けるように結合され、最適なリクエスト（＠５５２）と関連したメ モリアドレス（＠５５０）とを選択するためのリクエストセレクタ手段（５３０ ,５３２，５４４，５４６，５４８）と、 前記最適なメモリリクエストを受けるよう結合され、前記最適なリクエストと 関連した前記コントロールセグメント（３１１ａ）のうちの１つにおいてモード 開始信号（５５６−５７０）を発生するためのリクエストプロセッサ手段（５６ ０）と、 前記コントロールセグメント（３１１ａ，３１１ｂ）内において、相補的なリ クエストセレクタ手段（５３０，５３２）に結合され、前記相補的なコントロー ルセグメント（３１１ｂ，３１１ａ）のうちの他のもの内の関連したアドレスで の最適なリクエストの選択を可能にするためのモード許可信号手段（５３８，５ ８８）とを含むことを特徴とする、メモリコントローラ。 ２．前記リクエストセレクタ手段（５３０，５４６）がリクエストマルチプレク サ（５４６）を含む、請求項１に記載のプログラマブルメモリコントローラ（３ １０）。 ３．前記リクエストをする装置（３０２）と前記コントロールセグメント（３１ １ａ，３１１ｂ）との間に結合されたアドレスマルチプレクサ（５４４）を備え るリクエストキュー（３０３）をさらに含み、前記最適なリクエストは前記アド レスマルチプレクサ（５４４）によって示されるアドレスに前記リクエストプロ セッサ（５６０）を介してゲートされる、請求項２に記載のプログラマブルメモ リコントローラ。 ４．前記リクエストプロセッサ（５６０）が、リフレッシュリクエスト（＠５３ ２，５４８）を受けるようにさらに結合され、かつ前記最適なリクエストおよび リフレッシュリクエスト間で調停を行なう、請求項１に記載のプログラマブルメ モリコントローラ。 ５．前記複数のメモリリクエストを記憶するために用いられる複数のメモリリク エストキュー（５１０，３０３）をさらに含み、前記メモリリクエストキューの 各々は、前記リクエストマルチプレクサ（５４６）および前記リクエストセレク タ（５３０，＠５１２）に結合された出力を有する、請求項２に記載のプログラ マブルメモリコントローラ（３１０）。 ６．前記各メモリリクエストキュー（３０３）が、アドレスキュー（５０６）お よびリクエストキュー（５１０）を含む、請求項５に記載のプログラマブルメモ リコントローラ。 ７．前記相補的な対のメモリセグメント（３１２ａ，３１２ｂ）の各々が、別個 の組のアドレスおよびコントロールラインを介して前記メモリコントロールセグ メント（３１１ａ，３１１ｂ）のうちの１つに結合され、 複数のメモリリクエストを記憶するために記憶手段（３０３）が前記リクエス トプロセッサ（５６０）に結合され、 前記リクエストセレクタ手段（５３０，５４６）は、前記コントロールセグメ ントにおける前記モード許可信号手段（５３６，５３８）に従って前記リクエス トプロセッサ（５６０）にゲートされる前記メモリリクエスト（＠５５２）のう ちの１つを選択するために、前記記憶手段（３０３）と前記メモリセグメント（ ３１２ａ，３１２ｂ）との間に結合され、 リクエストを発生するための、リクエストをする複数の装置（３０２）が前記 記憶手段（３０３）に結合される、請求項１に記載のプログラマブルメモリコン トローラ。 ８．前記記憶手段（３０３）が、各々が前記リクエストをする複数の装置（３０ ２）のうちの１つに結合された複数のメモリリクエストキュー（３０３）を含む 、請求項７に記載のプログラマブルメモリコントローラ。 ９．前記リクエストセレクタ手段（５３０，５４６）が、 前記リクエストキュー（３０３，５１０）と前記リクエストプロセッサ（５６ ０）との間に結合されたリクエストマルチプレクサ（５４６）を含み、 前記リクエストセレクタ手段（５３０）は、前記リクエストマルチプレクサ（ ５４６）に結合され、前記モード許可信号手段（５３６，５３８）に従って前記 リクエストプロセッサ（５６０）に前記メモリリクエストのうちの１つをゲート するよう前記リクエストマルチプレクサ（５４６）を制御する、請求項８に記載 のプログラマブルメモリコントローラ。 １０．前記メモリリクエストキュー（３０３）の各々が、アドレスキュー（５０ ６）およびリクエストキュー（５１０）と、 前記アドレスキュー（５０６）に結合されたアドレスマルチプレクサ（５４４ ）と、 前記アドレスマルチプレクサ（５４４）と前記コントロールセグメント（３１ １ａ，３１１ｂ）との間に結合されたアドレスレジスタ（５５６）とを含む、請 求項９に記載のプログラマブルメモリコントローラ。 １１．リフレッシュリクエストを発生するリフレッシュをリクエストする装置 （５２８）と、 前記リフレッシュをリクエストする装置（５２８）と前記リクエストプロセッ サ（５６０）との間に結合されたリフレッシュセレクタ（５３２）と、 前記リフレッシュプロセッサ（５６０）に結合され、前記リフレッシュリクエ ストおよびメモリリクエスト間で調停を行なうための手段とをさらに含む、請求 項１０に記載のプログラマブルメモリコントローラ。 １２．前記リフレッシュをリクエストする装置（５２８）および前記リクエスト プロセッサ（５６０）に結合されたリフレッシュマルチプレクサ（５４８）と、 前記リフレッシュマルチプレクサ（５４８）に結合され、前記リフレッシュマ ルチプレクサ上の入力信号に従って前記リクエストプロセッサ（５６０）に前記 リフレッシュリクエストのうちの１つをゲートするよう前記リフレッシュマルチ プレクサ（５４８）を制御するためのリフレッシュセレクタ（５３２）とをさら に含む、請求項１１に記載のプログラマブルメモリコントローラ。 １３．複数の処理ユニットと、独立してアクセス可能な複数のダイナミックラン ダムアクセスメモリＤＲＡＭベースのメモリアドレスを有する、システム主メモ リとを含むマルチプロセシングコンピュータシステムにおいて、前記メモリは、 後続のメモリアクセスコマンド間のアクセス動作の前後に固定待ち期間を示し、 前記ＤＲＡＭの主メモリへのリクエストを受けるためのアクセス速度を高めるた めの方法は、 前記主メモリ（３１２）に対するアクセスに関する複数のリクエストを受ける メモリコントローラ（３１０）を設けるステップと、 前記メモリコントローラ（３１０）を一対の相補的なＤＲＡＭコントロールセ グメント（３１１ａ，３１１ｂ）に分割するステップと、 前記メモリ（３１２）を、各々が前記相補的なコントロールセグメント（３１ １ａ，３１１ｂ）のうちの１つに結合される、一対のメモリセグメント（３１２ ａ，３１２ｂ）に分割するステップと、 インターフェイスコントローラ（３２８）を介して前記リクエスト（＠３０２ ）を前記ＤＲＡＭコントロールセグメント（３１１ａ，３１１ｂ）に結合し、各 コントロールセグメント（３１１ａ，３１１ｂ）へのリクエストのキューを維 持し、かつ前記コントロールセグメント（３１１ａ，３１１ｂ）にアクセスコン トロールライン（５５６−５７０および５７２−５７６）を設定するステップと 、 前記メモリセグメント（３１２ａまたは３１２ｂ）のうちの１つへのアクセス リクエストを完了するステップと、 アクセスリクエストの完了時に前記コントロールセグメント（３１１ａまたは ３１１ｂ）のうちの１つにおいてモード許可信号を立上げるステップと、 前記一方の相補的なコントロールセグメント（３１１ａ）からの前記モード許 可信号を前記他方の相補的なコントロールセグメント（３１１ｂ）に結合し、先 のアクセスリクエストと重なる相補的なメモリセグメント（３１２ｂ）へのアク セスを開始し、メモリへのシーケンシャルなアクセスリクエスト間の待ち時間お よびセットアップ時間がなくなるようにするステップとを含む、方法。 １４．前記リクエストを前記ＤＲＡＭに結合するステップが、少なくとも１つの メモリリクエストがアクティブな状態になると常に、複数のリクエストキュー（ ３０３ａ−３０３ｎ）からの１組の取出されたリクエストを記憶するステップを 含む、請求項１３に記載の方法。 １５．前記リクエストを前記ＤＲＡＭに結合するステップが、 前記実行待ちのリクエストの各々をデコードしてデコード済リクエストにし、 前記メモリリクエストのタイプと前記実行待ちリクエストの宛先とを決定するス テップと、 前記デコード済リクエストと前記コントロールセグメント（３１１ａ，３１１ ｂ）からのコントロール信号とを比較し、前記コントロールセグメントのいずれ かにおいて前記デコード済リクエストの開始が許可されるかどうかを判断するス テップとを含む、請求項８に記載の方法。 １６．前記処理ステップが、前記コントロールセグメント（３１１ａ，３１１ｂ ）のうちの１つに開始信号を送るステップを含む、請求項８に記載の方法。 【図１】【図２】【図３】【図４】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルーバー，マーク・ディー アメリカ合衆国、19454 ペンシルバニア 州、ノース・ウェールズ、アダムズ・コー ト、2401 【要約の続き】 ス（図４）が同時に起こり得る。この態様でコントロー ルシーケンス（図４）を重ならせることにより、アイド ルな状態のままになる頻度を下げてデータバス（３１ ９）の帯域幅を増加させる。各コントロールセグメント （３１１ａ，３１１ｂ）は他のコントロールセグメント に複数の許可モード信号を与える。許可モード信号は複 数の実行待ちメモリリクエスト（３０３）からメモリリ クエストを選択するためにリクエストセレクタ（５３ ０）によって用いられ、このため、選択されたリクエス ト（５５２）はコントロールセグメント（３１１ａ，３ １１ｂ）のうちの１つがこのようなリクエストを受ける 状態になると直ちに開始することができる。

Claims (1)

1. 【特許請求の範囲】 １．相補的な対のコントロールセグメントを有するプログラマブルメモリコント ローラであって、前記相補的な対のコントロールセグメントの各々は、個々の組 のアドレスおよびコントロールラインを対応する対のメモリセグメントに与え、 かつコントロールシーケンスが前記相補的なコントロールセグメントにおいて開 始し得るときを示す複数の許可モードを信号を与え、前記プログラマブルメモリ コントローラは、 リクエストセレクタを含み、前記リクエストセレクタは複数のメモリリクエス トおよび前記複数の許可モード信号を受けるように結合され、前記許可モード信 号に従って前記複数のメモリリクエストから最適なリクエストを選択することが でき、さらに リクエストプロセッサを含み、前記リクエストプロセッサは前記最適なリクエ ストと前記相補的な対のコントロールセグメントとの間に結合され、前記リクエ ストプロセッサは前記最適なリクエストをデコードし、適切な開始信号を前記最 適なリクエストに関連したコントロールセグメントに送る、プログラマブルメモ リコントローラ。 ２．前記リクエストセレクタが、前記コントロールラインを介してリクエストマ ルチプレクサに結合される、請求項１に記載のプログラマブルメモリコントロー ラ。 ３．前記リクエストマルチプレクサが、前記複数のリクエストと前記リクエスト プロセッサとの間に結合され、前記最適なリクエストは、前記コントロールライ ンを介して前記リクエストセレクタによって送られた信号に従って前記リクエス トプロセッサにゲートされる、請求項２に記載のプログラマブルメモリコントロ ーラ。 ４．前記リクエストプロセッサが、リフレッシュリクエストにさらに結合され、 かつ前記最適なリクエストとリフレッシュリクエストとの調停を行なう、請求項 １に記載のプログラマブルメモリコントローラ。 ５．前記複数のメモリリクエストを記憶するために用いられる複数のメモリリク エストキューをさらに含み、前記各メモリリクエストキューは、前記リクエスト マルチプレクサおよび前記リクエストセレクタに結合された出力を有する、請求 項２に記載のプログラマブルメモリコントローラ。 ６．前記各メモリリクエストキューが、アドレスキューおよびリクエストキュー を含む、請求項５に記載のプログラマブルメモリコントローラ。 ７．リクエストする複数の装置からメモリリクエストを選択するための方法であ って、前記メモリリクエストは、２つのコントロールセグメントによって制御さ れる２つのメモリセグメントを有するメモリデバイスに向けられ、そこにおいて コントロールシーケンスの重なりが生じ得、前記方法は、 （１） 前記リクエストする複数の装置で発生した１組の実行待ちメモリリク エストを取出すステップと、 （２） 前記実行待ちメモリリクエストのうちの少なくとも１つが許可される まで前記実行待ちメモリリクエストの各々を並行して同時に分析するステップと 、 （３） 前記ステップ（２）で決定された許可されたメモリリクエストから、 選択されたメモリリクエストを選択するステップと、 （４） 前記選択されたメモリリクエストを処理するステップと、 （５） 前記実行待ちリクエストのすべてが前記処理ステップによって処理さ れるまで少なくとも前記ステップ（２）から（４）を繰返すステップとを含む、 方法。 ８．前記取出すステップが、 前記少なくとも１つのメモリリクエストがアクティブな状態になるときには常 に、複数のリクエストキューからの１組の取出されたリクエストを記憶するステ ップを含む、請求項７に記載の方法。 ９．前記同時のステップが、 前記各実行待ちリクエストをデコードしてデコードされたリクエストにし、前 記メモリリクエストのタイプおよび前記実行待ちリクエストの宛先を決定するよ うにするステップと、 前記デコードされたリクエストと前記コントロールセグメントからのコントロ ール信号とを比較して、前記デコードされたリクエストが前記２つのコントロー ルセグメントのいずれかにおいて開始することが許可されるかどうかを決定する ステップとを含む、請求項８に記載の方法。 １０．前記処理するステップが、前記コントロールセグメントのうちの１つに開 始信号を送るステップを含む、請求項８に記載の方法。 １１．前記選択するステップが、前記許可されたリクエストを発生するリクエス トする装置に対応するコントロール信号をリクエストマルチプレクサに送り、前 記処理するステップに用いられる前記リクエストキューからの前記許可されたリ クエストをゲートするようにするステップを含む、請求項８に記載の方法。 １２．コンピュータシステムであって、 相補的な対のメモリセグメントと、 相補的な対のコントロールセグメントを有するメモリコントローラとを含み、 前記相補的な対のコントロールセグメントの各々は、別個の組のアドレスおよび コントロールラインを介して１つの前記メモリセグメントに結合され、前記メモ リコントローラは許可モード信号を発生することができ、前記メモリコントロー ラは、 複数の開始信号ラインを介して前記コントロールセグメントに結合されたリク エストプロセッサを含み、前記開始信号ラインは、開始信号を前記コントロール セグメントに伝達して、そこにおいてコントロールシーケンスを開始するために 用いられ、さらに 前記リクエストプロセッサに結合され、複数のメモリリクエストを記憶するた めの記憶手段と、前記記憶手段および前記コントロールセグメントに結合され、 前記コントロールセグメントからの前記許可モード信号に従って、前記リクエス トプロセッサにゲートされる前記メモリリクエストのうちの１つを選択するため の選択手段と、 前記記憶手段に結合されたリクエストする複数の装置とを含む、コンピュータ システム。 １３．前記記憶手段が複数のメモリリクエストキューを含み、前記複数のメモリ リクエストキューの各々は、前のリクエストする複数の装置のうちの１つに結合 される、請求項１２に記載のコンピュータシステム。 １４．前記選択手段が、 前記リクエストキューと前記リクエストプロセッサとの間に結合されたリクエ ストマルチプレクサと、 リクエストセレクタとを含み、前記リクエストセレクタは、マルチプレクサ選 択ラインを介して前記リクエストマルチプレクサに結合され、前記マルチプレク サ選択ライン上の信号に従って、前記メモリリクエストのうちの１つを前記リク エストプロセッサにゲートするように前記リクエストマルチプレクサを制御する 、請求項１３に記載のコンピュータシステム。 １５．前記各メモリリクエストキューがアドレスキューおよびリクエストキュー を含む、請求項１３に記載のコンピュータシステム。 １６．前記アドレスキューに結合されたアドレスマルチプレクサと、 前記アドレスマルチプレクサと前記コントロールセグメントとの間に結合され たアドレスレジスタとをさらに含む、請求項１５に記載のコンピュータシステム 。 １７．リフレッシュリクエストを発生するリフレッシュのリクエストをする装置 と、 前記リフレッシュジェネレータおよび前記リクエストプロセッサとの間に結合 されたリフレッシュセレクタと、 前記リフレッシュプロセッサに結合され、前記リフレッシュリクエストとメモ リリクエストとの調停を行なうための調停手段とをさらに含む、請求項１２に記 載のコンピュータシステム。 １８．前記リフレッシュのリクエストをする装置と前記リクエストプロセッサと の間に結合されたリフレッシュマルチプレクサと、 リフレッシュセレクタとをさらに含み、前記リフレッシュセレクタは、リフレ ッシュマルチプレクサ選択ラインを介して前記リフレッシュマルチプレクサに、 かつ前記リフレッシュのリクエストをする装置に結合され、前記リフレッシュマ ルチプレクサ選択ライン上の信号に従って、前記リクエストプロセッサに前記リ フレッシュリクエストのうちの１つをゲートするように前記リフレッシュマルチ プレクサを制御する、請求項１７に記載のコンピュータシステム。