JPH05108538A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】高速アクセスモードにおけるアクセス語数を任
意の値に設定できるようにし、システム性能の向上を図
る。 【構成】ＤＭＡコントローラ１３は、モードレジスタ２
４に設定されたアクセス語数に従ってメモリ１２をアク
セスする。このモードレジスタ２４の値は、他のＩ／Ｏ
装置との間における共有メモリ１２に対するアクセスの
競合の度合いに応じてプロセッサ２０によって可変設定
される。このため、システムバス１０を獲得した時のア
クセス語数を、設定されたモードに合わせて任意の値に
可変設定できるようになり、複数の入出力装置それぞれ
が共有メモリ１２を効率良くアクセスすることが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリアクセス制御方
式に関し、特に共有メモリをアクセスする複数の入出力
装置を備えたシステムにおけるメモリアクセス制御方式
に関する。

【０００２】

【従来の技術】従来、ダイナミックＲＡＭ（ＤＲＡＭ）
のアクセス方式としては、高速アクセスモード（高速ペ
ージ、ニブル等）が良く使用されている。この高速アク
セスモードでのメモリライトの動作タイミングを図９に
示す。

【０００３】図９に示されているように、ページや高速
ニブル等の高速アクセスモードにおいては、ＲＡＳ（ロ
ーアドレスストローブ信号）を出力したままコラムアド
レスを変えてメモリアクセスが実行される。このモード
においては、ＣＡＳ（コラムアドレスストローブ信号）
を連続して出力できるためアクセススピードを向上する
ことができる。

【０００４】ところが、コンピュータシステムにおいて
は、図１０のモデルに示すように、入出力装置のような
複数のアクティブモジュールが共通のメモリにアクセス
するようなシステム構成が一般に採用されており、この
ようなシステムでは、メモリに対するアクセススピード
の向上だけでなく、システムバスの使用効率を向上させ
ることが必要である。

【０００５】すなわち、図１０のシステムにおいては、
複数のアクティブモジュール間においてシステムバスの
競合制御サイクルが入るため、一旦システムバスを獲得
したモジュールは一度にメモリアクセスを行なうことが
好ましい。しかし、この場合、他のアクィブモジュール
がメモリをアクセスしようとする際にアービトレーショ
ンで待される時間が長くなることが予想される。

【０００６】各アクティブモジュールが高速アクセスモ
ードでメモリアクセスを行なうとき、このようなアービ
トレーションによる待ち時間の問題は、連続して出力す
るＣＡＳ（コラムアドレスストローブ信号）数、つまり
アクセス語数に依存する。すなわち、連続して出力する
ＣＡＳ（コラムアドレスストローブ信号）数が増えるほ
ど、アクセス語数が増えてメモリアクセス速度を向上で
きるが、他のアクティブモジュールがアービトレーショ
ンで待たされる時間も増大されてしまう。

【０００７】このため、連続して出力するＣＡＳ数は、
各アクティブモジールのメモリアクセス頻度や、転送長
等を考慮して決定することが要求される。しかしなが
ら、従来では、各モジュールにおける連続して出力する
ＣＡＳ数は固定的に定められており、任意の値に設定、
変更することはできなかった。このようにＣＡＳ数が固
定の場合には、バスの使用効率が悪くなり、十分なシス
テム性能を得ることは困難である。

【０００８】

【発明が解決しようとする課題】従来では、複数の入出
力装置が高速アクセスモードでメモリを共通にアクセス
する場合に、システムバスの使用待ち時間が増大され、
十分なシステム性能を得ることが困難であった。

【０００９】この発明はこのような点に鑑みてなされた
もので、システムバス獲得時のアクセス語数を任意の値
に設定できるようにして、複数の入出力装置それぞれが
共有メモリを効率良くアクセスすることができるメモリ
アクセス制御方式を提供することを目的とする。

【００１０】

【課題を解決するための手段および作用】この発明によ
るメモリアクセス制御方式は、共有メモリと、システム
バスを介して前記共有メモリをアクセスする複数の入出
力装置とを有するコンピュータシステムにおいて、前記
各入出力装置に、アクセス語数がそれぞれ異なる複数の
モードの１つを指定するモード指定手段と、前記システ
ムバス獲得時に前記モード指定手段で指定されたアクセ
ス語数で前記共有メモリをアクセスするメモリアクセス
手段と、他の入出力装置との間における前記共有メモリ
に対するアクセスの競合の度合いに応じて前記モード指
定手段によって指定されるモードを別のモードに切替え
る手段とを具備し、前記各入出力装置がその指定された
モードに応じたアクセスアクセス語数で前記共有メモリ
をアクセスすることを特徴とする。

【００１１】このメモリアクセス制御方式においては、
各動作モード毎にそれぞれ異なったアクセス語数が規定
されており、システムバス獲得時にはその時の動作モー
ドに対応したアクセス語数で共有メモリに対するアクセ
スが実行される。この動作モードは、他の入出力装置と
の間における前記共有メモリに対するアクセスの競合の
度合いに応じて切替えられる。したがって、システムバ
ス獲得時のアクセス語数を動作モードに合わせて任意の
値に可変設定できるようになり、複数の入出力装置それ
ぞれが共有メモリを効率良くアクセスすることが可能と
なる。

【００１２】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わるメモリア
クセス制御方式を実現するためのシステム構成が示され
ている。

【００１３】このシステムは、図１０に示した１つのア
クティブモジュールに対応するものであり、Ｉ／Ｏ装置
からの要求に応じてダイナミックＲＡＭから成るメモリ
１２にリード／ライトアクセスを行う直接メモリアクセ
ス（ＤＭＡ）コントローラ１３を備えている。メモリ１
２と直接メモリアクセス（ＤＭＡ）コントローラ１３
は、データバス（ＤＡＴＡ）、アドレスバス（ＡＤＲ）
および他の各種信号線から成るシステムバス１０を介し
て相互接続されている。

【００１４】ＤＭＡコントローラ１３は、プロセッサ２
０、バッファ制御部２１、Ｉ／Ｏ制御部２２、メモリ制
御部２３、モードレジスタ（ＭＯＤＥ）２４、ライトポ
インタ（ＷＰ）２５、リードポインタ（ＲＰ）２６、転
送長レジスタ２７、メモリアドレスレジスタ２８、バッ
ファメモリ２９、転送用レジスタ３０，３１，３３、お
よびセレクタ３２によって構成されている。

【００１５】プロセッサ２０は、このＤＭＡコントロー
ラ１３全体の制御を司るものであり、内部バスを介して
モードレジスタ（ＭＯＤＥ）２４、転送長レジスタ２
７、およびメモリアドレスレジスタ２８に接続されてい
る。

【００１６】バッファ制御部２１は、ＤＭＡコントロー
ラ１３内のバッファメモリ２９に対するリード／ライト
制御を行なう。この場合、バッファメモリ２９にリード
／ライトされるデータ数は、モードレジスタ２４に設定
されたアクセス語数情報に従って制御される。

【００１７】Ｉ／Ｏ制御部２２は、ＤＭＡコントローラ
１３とＩ／Ｏ装置側とのデータ転送制御を行なう。メモ
リ制御部２３は、ＤＭＡコントローラ１３からメモリ１
２をアクセスする際のメモリ制御を行なう。

【００１８】モードレジスタ（ＭＯＤＥ）２４には、メ
モリ１２への高速アクセスモードにおけるアクセス語数
を示す情報が設定される。このアクセス語数は自然数Ｎ
で指定され、これは、アクセス語数が２^N であることを
示している。このアクセス語数を示す情報の設定は、プ
ロセッサ２０によって実行される。

【００１９】ライトポインタ（ＷＰ）２５は、バッファ
メモリ２９にデータを書き込む際のライトアドレスを与
える。リードポインタ（ＲＰ）２６は、バッファメモリ
２９からデータを読み出す際のリードアドレスを与え
る。ライトアドレスとリードアドレスは、セレクタ３２
を介してバッファメモリ２９に選択的に与えられる。セ
レクタ３２の選択動作は、バッファ制御部２１によって
制御される。

【００２０】転送長レジスタ２７は、Ｉ／Ｏ装置とメモ
リ１２間のデータ転送サイズを指定するものであり、こ
のデータ転送サイズはＩ／Ｏ装置から与えられ、それが
プロセッサ２０によって転送長レジスタ２７に設定され
る。メモリアドレスレジスタ２８は、メモリアクセスの
際、メモリ１２へのアドレスを与えるものであり、プロ
セッサ２０によって設定される。バッファメモリ２９
は、メモリ１２とＩ／Ｏ装置間でデータをＤＭＡ転送す
る際に使用される一時記憶あり、このバッファメモリ２
９のリード／ライト制御はバッファ制御部２１によって
実行される。

【００２１】次に、モードレジスタ（ＭＯＤＥ）２４に
アクセス語数を示す情報を設定することにより、メモリ
１２に対するＣＡＳ数を可変とするこの実施例のアクセ
ス制御方式を説明する。ここでは、Ｉ／Ｏ装置からメモ
リ１２方向へのデータ転送を例にとり、また、最大ＣＡ
Ｓ数＝８の場合について説明する。

【００２２】ＤＭＡコントローラ１３による転送の基本
的な動作は、Ｉ／Ｏ装置からの転送データをバッファメ
モリ２９にライト、バッファメモリ２９からデータをリ
ード、リードしたデータをメモリ１２にライト、の３段
階から構成される。ＤＭＡコントローラ１３内にバッフ
ァメモリ２９を設けているのは、Ｉ／Ｏ側と、メモリ１
２側のデータ転送速度に違いがあった時、それを吸収す
るためである。ＣＡＳ数が例えば４である場合は、バッ
ファに４ワード分のデータを蓄えてから、メモリ１２へ
のライトアクセスを開始する。

【００２３】バッファメモリ２９にデータをライトする
際のバッファアドレスは、ライトポインタ（ＷＰ）２５
によって与えられる。バッファメモリ２９からデータを
リードする際のバッファアドレスは、リードポインタ
（ＲＰ）２６によって与えられる。ライトポインタ（Ｗ
Ｐ）２５、リードポインタ（ＲＰ）２６には、ＤＭＡ転
送起動時に、メモリアドレスの下位ビットがロードされ
る。

【００２４】ここでは、最大ＣＡＳ数＝８としたから８
ワード分のバッファ容量を用意するため、ライトポイン
タ（ＷＰ）２５、およびリードポインタ（ＲＰ）２６の
アドレスデータはそれぞれ３ｂｉｔ必要であるが、この
実施例では、図２に示すように、バッファ制御の便宜上
４ｂｉｔ用意する。また、モードレジスタ２４のビット
数は２ビットである。

【００２５】図２に示されているように、ライトポイン
タ（ＷＰ）２５、リードポインタ（ＲＰ）２６には、メ
モリアドレスの下位２ビットを除く、下位側の４ビット
が初期値として設定される。すなわち、４ビットから成
るライトポインタ（ＷＰ）２５およびリードポインタ
（ＲＰ）２６のバッファアドレスの零ビット目（ビット
０）は、メモリアドレスの２ビット目（ビット２）に対
応し、同様にして、それらバッファアドレスの１ビット
目（ビット１）、２ビット目（ビット２）および３ビッ
ト目（ビット３）は、メモリアドレスの３ビット目（ビ
ット３）、４ビット目（ビット４）、および５ビット目
（ビット５）にそれぞれ対応している。

【００２６】このように、メモリアドレスの下位２ビッ
トを捨てるのは、ここでは、１ワード＝４バイトのメモ
リ構成を想定しており、ワード（８ビット）単位のＤＭ
Ａ転送においてはメモリアドレスの下位２ビットは使用
されないからである。

【００２７】また、モードレジスタ２４に設定する値
（Ｎ）により、ＣＡＳ数（２^N ）は図３のように変化す
る。すなわち、モードレジスタ２４に設定された値が
“１”の場合にはＣＡＳ数＝２となり、“２”の場合に
はＣＡＳ数＝４となり、“３”の場合にはＣＡＳ数＝８
となる。ＭＯＤＥ＝２（ＣＡＳ数＝４）の場合のＤＭＡ
転送は、以下のように実行される。

【００２８】すなわち、ＤＭＡ転送が開始されると、ま
ず、Ｉ／Ｏ制御部２２はＩ／Ｏ側からデータを受けと
り、バッファ制御部２１はライトポインタ（ＷＰ）２５
の示すバッファアドレスでバッファメモリ２９にデータ
を書き込む。書き込んだらバッファ制御部２１はライト
ポインタ（ＷＰ）２５の値を＋１インクリメントし、次
にＩ／Ｏ側から受け取ったデータをそのライトポインタ
（ＷＰ）２５の示すバッファアドレスでバッファメモリ
２９に書き込む。

【００２９】ここでは、ＣＡＳ数＝４なので、バッファ
メモリ２９には、このようにして４ワード分の書き込み
が行なわれる。バッファメモリ２９に４ワード分のデー
タを書き込むと、バッファ制御部２１はバッファライト
不可を検知し、メモリ１２へのライトを開始する。

【００３０】バッファ制御部２１は、リードポインタ
（ＲＰ）２６の示すバッファアドレスでバッファメモリ
２９からデータを読み出し、メモリ制御部２３は、シス
テムバス１０を獲得すると、バッファ制御部２１によっ
て読み出されたデータをバス１０上に出力する。

【００３１】メモリアドレスは、メモリアドレスレジス
タ２８により与えられる。これが確定したら、メモリ制
御部２３は、ＲＡＳ、ＣＡＳ、ＷＥ（書き込みイネーブ
ル信号）を出力し、メモリライトを行なう。ＣＡＳを出
力したら、リードポインタ（ＲＰ）２６、およびメモリ
アドレスレジスタ２８の値がインクリメントされ、続け
てメモリライトを行なう。これをデータがある限り続
け、バッファリード不可となったら、再びＩ／Ｏ側から
のデータをバッファメモリ２９に取り込む。この一連の
動作を転送長レジスタ２７で示される回数だけ行ない、
ＤＭＡ転送を終了する。

【００３２】ここで、バッファライト不可、バッファリ
ード不可という信号は次のように作る。モードレジスタ
２４、ライトポインタ（ＷＰ）２５、リードポインタ
（ＲＰ）２６のｎビット目のデータを、それぞれＭＯＤ
Ｅ（ｎ）、ＷＰ（ｎ）、ＲＰ（ｎ）と表わすと、バッフ
ァライト不可およびバッファリード不可の信号は、次ぎ
のような論理式によって得ることができる。 ライト不可＝（ WP(1)［+]RP(1) ）・MODE(0) ・／MODE(1) ＋（ WP(2)［+]RP(2) ）・／MODE(0) ・MODE(1) ＋（ WP(3)［+]RP(3) ）・MODE(0) ・MODE(1) リード不可＝／（ WP(0)［+]RP(0) ）・／ （WP(1) ［+]RP(1)) ・MODE(0) ・／MODE(1) ＋／（WP(0) ［+]RP(0) ）・／（WP(1) ［+]RP(1)) ・／（WP(2) ［+]RP(2))・／MODE(0) ・MODE(1) ＋／（WP(0) ［+]RP(0) ）・／（WP(1) ［+]RP(1)) ・/(WP(2) ［+]RP(2))・／（WP(3) ［+]RP(3)) ・MODE(0) ・MODE(1)

【００３３】ここで、論理式の各項の前に付された記号
“／”は、その項の論理の反転を意味している。また、
記号“［+]”は排他的論理和を示し、“＋”は論理和を
示し、“・”は論理積を示している。

【００３４】ライト不可の式においては、モードレジス
タ２４の値“Ｎ”が“１”の場合｛MODE(0) ・／MODE
(1) ＝１｝にはライトポインタ２５の１ビット目の内容
とリードポインタ２６の１ビット目の内容が不一致の時
｛（ WP(1)［+]RP(1) ）＝１｝にライト不可（ライト不
可＝１）となり、モードレジスタ２４の値“Ｎ”が
“２”の場合｛／MODE(0) ・MODE(1) ＝１｝にはライト
ポインタ２５の２ビット目の内容とリードポインタ２６
の２ビット目の内容が不一致の時｛（ WP(2)［+]RP(2)
）＝１｝にライト不可（ライト不可＝１）となり、ま
た、モードレジスタ２４の値“Ｎ”が“３”の場合｛MO
DE(0)・MODE(1) ＝１｝にはライトポインタ２５の３ビ
ット目の内容とリードポインタ２６の３ビット目の内容
が不一致の時｛（ WP(3)［+]RP(3) ）＝１｝にライト不
可（ライト不可＝１）となる。

【００３５】すなわち、ライト不可の状態は、ライトポ
インタ２５の値がモードレジスタ２４で指定されるワー
ド数よりも多くリードポインタ２６の値から離れたとき
に検知される。

【００３６】リード不可の式においては、モードレジス
タ２４の値“Ｎ”が“１”の場合｛MODE(0) ・／MODE
(1) ＝１｝にはライトポインタ２５とリードポインタ２
６の０ビット目および１ビット目の内容がそれぞれ一致
した時

【００３７】｛／（ WP(0)［+]RP(0) ）・／ （WP(1)
［+]RP(1))＝１｝にリード不可（リード不可＝１）とな
り、モードレジスタ２４の値“Ｎ”が“２”の場合｛／
MODE(0) ・MODE(1) ＝１｝にはライトポインタ２５とリ
ードポインタ２６の０ビット目、１ビット目および２ビ
ット目の内容がそれぞれ一致した時｛／（WP(0) ［+]RP
(0) ）・／（WP(1) ［+]RP(1))・／（WP(2) ［+]RP(2))
＝１｝にリード不可（リード不可＝１）となり、またモ
ードレジスタ２４の値“Ｎ”が“３”の場合｛MODE(0)
・MODE(1) ＝１｝にはライトポインタ２５とリードポイ
ンタ２６の０ビット目、１ビット目、２ビット目および
３ビット目の内容がそれぞれ一致した時｛／（WP(0)
［+]RP(0) ）・／（WP(1) ［+]RP(1))・／（WP(2) ［+]
RP(2))・／（WP(3) ［+]RP(3))＝１｝リード不可（リー
ド不可＝１）となる。すなわち、リード不可の状態は、
リードポインタ２６の値がライトポインタ２５の値と一
致した時に検知される。これらバッファライト不可およ
びバッファリード不可の信号は、バッファ制御部２１内
で求められる。

【００３８】ＤＭＡコントローラ１３内の動作タイミグ
を図４、図５に示す。図４は、バッファメモリ２９への
データライト時のタイミングであり、図５は、バッファ
メモリ２９からのデータリード時のタイミングである。
まず、図４を参照して、バッファメモリ２９へのデータ
ライト動作を説明する。

【００３９】イ） Ｉ／Ｏ側からデータ転送指示（Ｉ／
Ｏリクエスト）が出力されたらＩ／Ｏ制御部２２は、バ
ッファライト不可ではないこと（バッファライト不可信
号が“Ｌ”レベルであること）をバッファ制御部２１に
よって確かめて、Ｉ／Ｏアクノリッジ（ＡＣＫ）をＩ／
Ｏ側に返し、そしてＩ／Ｏ装置からデータを受けとる。

【００４０】ロ） 次いで、ライトポインタ（ＷＰ）２
５の示すバッファアドレス、例えば“００００”にデー
タを書き込み、ライトポインタ（ＷＰ）２５の値をイン
クリメントする。 ハ） バッファライト不可になるまで、イ）、ロ）の動
作を続ける。 次に、図５を参照して、バッファメモリ２９へのデータ
ライト動作を説明する。

【００４１】ニ） バッファライト不可になったら、メ
モリ制御部２３は、バッファリード可であること（バッ
ファリード不可信号が“Ｌ”レベルであること）をバッ
ファ制御部２１によって確かめて、図示しないバスアー
ビタ等を介してシステムバス１０にバスリクエスト信号
を出力する。

【００４２】ホ） システムバス１０を獲得できたら、
バッファ制御部２１はリードポインタ（ＲＰ）２６で示
すバッファアドレスのデータをバッファメモリ２９から
読み出し、メモリ制御部２３はそのデータおよびメモリ
アドレスレジスタ２８のメモリアドレスをバス１０上に
出力し、そしてＲＡＳ、ＷＥを出力する。

【００４３】ヘ） メモリ制御部２３はＣＡＳを出力
し、リードポインタ（ＲＰ）２６をインクリメントす
る。次にＲＡＳを出力したまま、バッファデータリード
可であることを確かめ、リードポインタ（ＲＰ）２６の
示すバッファアドレスのデータをバッファメモリ２９か
ら読み出し、そのデータをバス１０に出力し、ＣＡＳを
出力する。 ト） ヘ）の動作をバッファリード不可になるまで繰り
返す。 チ） 転送長レジスタ２７で示される容量だけ転送する
まで、イ）〜ト）の動作を繰り返す。 以上のようにして、Ｉ／Ｏ装置からメモリ１２へのデー
タ転送が実行される。

【００４４】この実施例のＤＭＡコントローラ１３にお
いては、モードレジスタ２４に設定されたアクセス語数
に従ってメモリ１２に対して出力するＣＡＳ数が決定さ
れるので、モードレジスタ２４の設定値をプロセッサ２
０によって変更することにより、高速アクセスモードに
おけるアクセス語数を任意の値に設定できるようにな
る。

【００４５】したがって、このＤＭＡコントローラ１３
の構成を、例えば、図７の各モジュールに適用すること
によって、システムバス１０の使用効率を上げる事がで
きる。図６には、ＤＭＡコントローラ１３の構成を図７
の各モジュールに適用した場合のシステム構成が示され
ている。

【００４６】図６においては、第１のＩ／Ｏ装置１０１
とＤＭＡコントローラ１３１によって第１のアクティブ
モジュールが構成され、第２のＩ／Ｏ装置１０２とＤＭ
Ａコントローラ１３２によって第２のアクティブモジュ
ールが構成される。これら第１および第２の２個のアク
ティブモジュールは、メモリ１２を共有しており、必要
に応じてシステムバス１０を介してメモリ１２をアクセ
スする。ＤＭＡコントローラ１３１，１３２は、図１の
ＤＭＡコントローラ１３と同様の構成のものである。

【００４７】この図６のシステムにおいては、システム
バス１０の競合制御は、バス制御装置１０３によって行
われる。すなわち、バス制御装置１０３は、ＤＭＡコン
トローラ１３１，１３２それぞれからバス使用要求を受
取り、バス１０が空き状態のときにはその使用を許可
し、使用状態のときはその使用を待機させるといったア
ービトレーションを行う。次に、図７および図８を参照
して、図６のシステムのＤＭＡコントローラ１３１，１
３２おけるアクセス語数の可変設定動作を説明する。図
７には、第１および第２のＩ／Ｏ装置１０１，１０２が
共有メモリ１２をアクセスするタイミングの一例が示さ
れている。

【００４８】ここでは、フェーズ１〜フェーズ３の３つ
の動作状態が設定されており、フェーズ１では第１のＩ
／Ｏ装置１０１だけが共有メモリ１２をアクセスし、フ
ェーズ２では第１および第２のＩ／Ｏ装置１０１，１０
２の双方が共有メモリ１２をアクセスし、フェーズ３で
は第２のＩ／Ｏ装置１０２だけが共有メモリ１２をアク
セスする。

【００４９】これらフェーズ１〜フェーズ３は、例え
ば、時間（Ｔ）の経過と共に繰り返し設定される。この
場合、ＤＭＡコントローラ１３１，１３２の各々のプロ
セッサ２０は、時間（Ｔ）の経過と共にモードレジスタ
２４の値を変更する。

【００５０】例えば、図８に示されているように、第１
のＩ／Ｏ装置１０１に対応するＤＭＡコントローラ１３
１については、そのコントローラ１３１内のプロセッサ
２０は、フェーズ１においてはＭＯＤＥ数＝３に設定
し、フェーズ２においてはＭＯＤＥ数＝１に設定する。
一方、第２のＩ／Ｏ装置１０２に対応するＤＭＡコント
ローラ１３２については、そのコントローラ１３２内の
プロセッサ２０は、フェーズ２においてはＭＯＤＥ数＝
１に設定し、フェーズ３においてはＭＯＤＥ数＝３に設
定する。

【００５１】このように、ＤＭＡコントローラ１３１，
１３２の各プロセッサ２０は、他のＩ／Ｏ装置とメモリ
アクセスが競合するフェーズにおいてはアクセス語数を
低減し、競合しないフェーズにおいてはアクセス語数を
増加するといった制御を行う。

【００５２】また、各Ｉ／Ｏ装置１０１，１０２の動作
内容毎にそれぞれフェーズ１〜フェーズ３を予め割り当
てておくことも可能である。つまり、Ｉ／Ｏ装置１０
１，１０２が相互に関連するデータ処理を分散して実行
するようなシステムを想定すると、そのデータ処理の実
行過程には、Ｉ／Ｏ装置１０１，１０２による共有メモ
リ１２のアクセスが並行して実行されるフェーズと、並
行して実行されないフェーズとがある。

【００５３】このため、各Ｉ／Ｏ装置１０１，１０２の
動作ステップの進行具合に応じて共有メモリ１２に対す
るデータ転送語数を変化させ、他のＩ／Ｏ装置とメモリ
アクセスが競合するフェーズにおいてはアクセス語数を
低減し、競合しないフェーズにおいてはアクセス語数を
増加するといった制御を行うことができる。

【００５４】さらに、ＤＭＡコントローラ１３１，１３
２のプロセッサ２０が、システムバス１０の競合状態を
バス制御装置１０３からの待機通知によって判断して、
バス使用要求に対する待機通知の頻度が増加するほどア
クセス語数が低減されるように、アクセス語数を可変設
定しても良い。

【００５５】以上のように、この実施例においては、複
数のモード毎にそれぞれ異なったアクセス語数が規定さ
れており、システムバス１０の獲得時にはその時に設定
されているモードに対応したアクセス語数で共有メモリ
１２に対するアクセスが実行される。このモードは、他
の入出力装置との間における前記共有メモリ１２に対す
るアクセスの競合の度合いに応じて切替えられる。

【００５６】したがって、システムバス１０の獲得時の
アクセス語数を設定されたモードに合わせて任意の値に
可変設定できるようになり、複数の入出力装置１０１，
１０２それぞれが共有メモリ１２を効率良くアクセスす
ることが可能となる。

【００５７】

【発明の効果】以上のように、この発明によれば、高速
アクセスモードにおけるアクセス語数を任意の値に設定
できるようになり、システムバスの使用効率を上げ、こ
れによって十分なシステム性能を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるシステム構成を示
すブロック図。

【図２】図１に示したシステムにおけるライトポインタ
とリードポインタのデータ内容一例を示す図。

【図３】図１に示したシステムにおけるモードレジスタ
の設定値とＣＡＳ数との関係の一例を示す図。

【図４】図１に示したシステムにおけるバッファメモリ
ヘのデータ書き込み動作を説明するタイミングチャー
ト。

【図５】図１に示したシステムにおけるバッファメモリ
からのデータ読み出し動作を説明するタイミングチャー
ト。

【図６】図１に示したシステム構成が適用されるコンピ
ュータシステムの一例を示すブロック図。

【図７】図６のコンピュータシステムに設けられた各入
出力装置の動作タイミングを示す図。

【図８】図６のコンピュータシステムに設けられた各入
出力装置に割り当てられるアクセス語数の一例を示す
図。

【図９】従来のシステムにおける高速アクセスモードの
メモリアクセス動作を説明するタイミングチャート。

【図１０】従来のシステムにおいて複数のアクテイブモ
ジュール間のシステムバスの競合制御を説明するための
ブロック図。

【符号の説明】

１０…システムバス、１２…メモリ、１３…ＤＭＡコン
トローラ、２０…プロセッサ、２１…バッファ制御部、
２２…Ｉ／Ｏ制御部、２３…メモリ制御部、２４…モー
ドレジスタ、２５…ライトポインタ、２６…リードポイ
ンタ、２９…バッファメモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共有メモリと、システムバスを介して前
   記共有メモリをアクセスする複数の入出力装置とを有す
   るコンピュータシステムにおいて、 前記各入出力装置は、アクセス語数がそれぞれ異なる複
   数のモードの１つを指定するモード指定手段と、前記シ
   ステムバス獲得時に前記モード指定手段で指定されたア
   クセス語数で前記共有メモリをアクセスするメモリアク
   セス手段と、他の入出力装置との間における前記共有メ
   モリに対するアクセスの競合の度合いに応じて前記モー
   ド指定手段によって指定されるモードを別のモードに切
   替える手段とを具備し、 前記各入出力装置がその指定されたモードに応じたアク
   セス語数で前記共有メモリをアクセスすることを特徴と
   するメモリアクセス制御方式。
2. 【請求項２】 ダイナミックＲＡＭから構成される共有
   メモリと、システムバスを介してこの共有メモリに共通
   結合される複数の入出力装置とを有するコンピュータシ
   ステムにおいて、 前記複数の入出力装置にそれぞれ対応して設けられ、前
   記システムバス獲得時にページモードまたは高速ニブル
   モードによって所定の語数単位で前記共有メモリをアク
   セスする複数のアクセス手段と、 前記システムバスの使用状況に応じて、前記複数のアク
   セス手段のアクセス語数をそれぞれ制御する制御手段と
   を具備し、 前記各入出力装置のページモードまたは高速ニブルモー
   ドにおけるアクセス語数を可変設定することを特徴とす
   るメモリアクセス制御方式。