JPH04199450A - ダイレクト・メモリ・アクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 ＣＰＵの介在なしにデータ転送を行うダイレクト・メモ
リ・アクセス制御回路に関し、従来と同じメモリを使い
ながらより高速なりＭＡ転送を行うダイレクト・メモリ
・アクセス制御回路を提供することを目的とし、 ＣＰＵバスに接続され、該ＣＰＵバスを介してデータ転
送を行うダイレクト・メモリ・アクセス回路において、
前記データ転送すべきデータを複数個連続して第１の記
憶手段より読み取る読取手段と、前記読取手段で読み取
ったデータを一時的に記憶するレジスタと、前記レジス
タで記憶するデータを連続して第２の記憶手段に書き込
む書込手段とよりなるように構成する。

〔産業上の利用分野〕

本発明は計算機システムに係り、更に詳しくはＣＰＵの
介在なしにデータ転送を行うダイレクト・メモリ・アク
セス制御回路に関する。

〔従来の技術］ ＤＭＡ　（ダイレクト・メモリ・アクセス）はコンピュ
ータシステムに於いて、ＣＰＵの介在なしにメモリーメ
モリ間あるいはＩ／Ｏボート−メモリ間のデータ転送を
行うものである。

第６図は従来のダイレクト・メモリ・アクセス制御回路
の構成図である。ソース・ベースポインタ１１、ディス
ティネーション・ベースポインタ１２、カレント・ソー
スポインタ１３、カレント・ディヌティネーションポイ
ンタ１４、ハイドカウンタ１５、カレント・バイトカウ
ンタ１６、テンポラリ・レジスタ１７はそれぞれレジス
タより構成されている。尚、ソース・ベースポインタ、
ディスティネーション・ベースポインタ、ハイドカウン
タはＣＰＵによって設定された値を保持するためのレジ
スタである。また、カレント・ソースポインタエ３、カ
レント・ディティトネーションポインタ１４はそれぞれ
ソース・ベースポインタ１１、ディスティネーション・
ベースポインタ１２を初期値として、データを転送する
毎にインクリメンタ／デイクリメンタ１８によってイン
クリメントされる。また、カレント・バイトカウンタ１
６はバイトカウンタＩ５の値を初期値とし、データを転
送する毎にその値をカウント／デクリメンタ２７によっ
てデクリメントされる。このカレント・バイトカウンタ
１６の値がＯになると、要求されたＤＭＡ転送が終了す
る。

また、制御信号ＤＭＡＲＥＱｎはＤＭＡ転送すべきデー
タが準備された状態、あるいは周辺ボートがＤＭＡによ
ってデータを受は取る状態になったことを示す信号であ
り、この信号がアサートされることを契機としてＤＭＡ
転送を開始する。制御信号線ＤＭＡＡＣＫｎはＤＭＡ転
送を要求された後、バスの制御権がＣＰＵからＤＭＡに
移って転送の準備ができたことをデータ転送を行う周辺
ボートに知らせるものである。前述の制御信号ＤＭＡＲ
ＥＱｎ、ＤＭＡＡＣＫｎは複数台に対応して設けられて
おり、コントロール回路２５内のプライオリティコント
ロールロジック２３に加わり、プライオリティコントロ
ールロジック２３によって優先順位が求められ、その順
にＤＭＡ転送を行う。尚、コント・ロール回路２５内に
はタイミングコントロールロジック２４を設けてあり、
このタイミングコントロールロジック２４により、ＨＬ
ＤＲＥＱ信号の出力ならびにその信号に対応するＨＬＤ
ＡＣＫを用いて各装置間における要求の対応におけるタ
イミングの制御がなされる。

前述したソース・ベースポインタ、ディスティネーショ
ン・ベースポインタ、バイトカウンタ１５はバスインタ
フェース回路２６に接続しており、バスコントロールロ
ジック回路１９がメインバス２０から加わる制御信号に
よってデータハシファ２１に入力するデータをそれぞれ
の指示されたレジスタに格納する。また、読み出す場合
も同様である。また、更にはカレント・ソースポインタ
１３、カレント・ディスティネーションポインタ１４、
アドレス・バッファ２２にそれぞれ記憶されたアドレス
カウント値はＤＭＡ転送転送ドアドレスバッファ２２し
てメインバス２０に出力される。

前述したメインバスへのアドレスへ出力等がなされる。

前述したＤＭＡ制御はその機能から分類すると次の場合
がある。

■　Ｉ／Ｏポートからメモリへのデータ転送を行う場合 Ｉ／Ｏポート側のデータが準備できた時に、ＤＭＡＲＥ
Ｑｎがアサートされて、これがＤＭＡ転送の契機となる
。これをサンプリングしたＣＰＵは次の可能な時点でバ
スを開放してＤＭＡＣに明は渡す。この時ＤＭＡＡＣＫ
ｎがアサートされて、これによりＤＭＡＣがバスを制御
する。ＤＭＡＣはＩ／Ｏポートに対してデータの読み込
み命令を出すと同時にメモリに対してはデータバス用の
データ（カレント・ディスティネーションポインタが指
すところに）を取り込むよう制御する。これにより１単
位例えば１ハイドや１ワードのデータ転送が終了する。

この時のタイミングチャートは第７図に示す如くである
。

■　メモリからＩ／Ｏボートへのデータ転送Ｉ／Ｏボー
ト側がデータが受は取る状態となった時にＤＭＡＲＥＱ
がアサートされてこれがＤＭＡ転送の契機となる。前述
したと同様にバスの制御権がＣＰＵからＤＭＡＣに渡り
、ＤＭＡＣはカレント・ソースポインタの指すメモリに
対して読み出し、データ転送を要求しているＩ／Ｏボー
トに対して書き込みを行う。この時のタイミングチャー
トは転送方向を除いて第７図と同様である。

■　メモリからメモリへのデータ転送 通常、メモリはいつでもデータ転送可能であり、ＤＭＡ
開始の契機はソフトウェア的に作られる。

すなわちＣＰＵから与えられた何らかのコマンドにより
ＤＭＡＣからＤＭＡＲＥＱｎを送り出し、それに対しＤ
ＭＡＡＣＫｎによって実際の転送が始まる。ＤＭＡＣは
カレント・ソースポインタからデータを読み出してＤＭ
ＡＣ内部のテンポラリ・レジスタに蓄える。俊にテンボ
ラリフレジスタからカレント・ディスティネーションポ
インタの指すメモリに対して書き込みを行う。

このようなメモリからメモリへの転送においては２つの
メモリが同時にバスを使用することができない（アドレ
スが異なるが同一のメモリの中にあるかも知れない）た
めに１単位のデータ転送するために２回のメモリのアク
セス（リードとライト）が必要であり、第８図のタイミ
ングダイヤによってリード／ライトを行う。

〔発明が解決しようとする課題〕 システムの性能向上、リアルタイム性の要求などにより
ＤＭＡにもより高速なものであることが求められている
。従来ＤＭＡを高速化するためにとられてきた方式は、
いずれもバスの単位時間当たりの転送能力を向上させる
ことによって優先順位の高いパスタによる制御時間を減
らすというものである。すなわちバスのサイクル時間を
短くしたり、バスのデータ幅を増やす等によっていた。

しかしながら、これらの方式によればこの方式に見合う
だけの高速なメモリを使う必要があり、コストが上がっ
てしまう。またバスのデータ幅を増やすことは一般にシ
ステムの規模が大きくなりコストアップが避けられない
上、規模が制限されたシステムに適用することが困難と
なってしまう。

ところで計算機システムにおいて多用されているダイナ
ミックＲＡＭは、内部構成の関係で必ずしも素子本来の
性能で使われているわけではない。

典型的なダイナミックＲＡＭは第９図の内部構成になっ
ている。アドレスに接続されたアドレスバッファＡＤＢ
、リフレッシュアドレスカウンタＲＦＡＣ１基板バイア
スジェネレータＢＧ、クロックジェネレータＣＬＫＧ１
．ＣＬＫＧ２、モードコントロールＭＣ，コラムデコー
ダＣＤ、ローデコーダＲＤ、メモリセルＭＥＭ、Ｉ／Ｏ
ゲートｌ／ＯＧ、ライトクロックジェネレータＷＣＬＫ
、データ人出力バッファＤＩＢ、ＤＯＢとアンドゲ−ト
ＡＮＤとより成る。基本的にはアドレスハソファＡＤＢ
で、ローアドレスを記憶し、ロウデコーダＲＤでデコー
ドし、メモリセルＭＥＭのワード線をアクセスする。そ
してコラムデコーダＣＤは入力するコラムのアドレスを
デコードし、Ｉ／Ｏゲートｌ／ＯＧによってセンス線を
選択し、目的とするデータを出力あるいは記憶している
。上述したごとく１アドレスを指定するためにアドレス
を２回に分けて与えている。この典型的なメモリアクセ
スのタイミングダイヤグラムを第／Ｏ図に示す。

一方、連続するメモリアドレスをアクセスする場合、引
き続いたメモリアクセスの、タイミングダイヤグラム（
第／Ｏ図）の■の点における同一素子の同一行に対する
ものであれば、■までのシーケンスすなわちローアドレ
スの指定までは同一であるから一度だけ与えればよく、
引き続いたアクセスにおいては、メモリアクセスの開始
から■の状態に達するまでの時間を省くことができる。

この特徴を活かして最近のダイナミックＲＡＭでは「ペ
ージモード」あるいは「スタティックカラムモード」と
いう第１１図のタイミングダイヤグラムならびに第１２
図ＤＲＡＭのサイクルタイム図表に示すアクセスモード
が設定されているものがある。

一方、ＤＭＡ転送は通常連続したメモリアドレスに対し
てなされるものであるが、従来、「ページモード」ある
いは［スタティックカラムモード」を有効に使っていな
かった。これは基本的にはメモリーメモリ間の転送にお
いて次のような問題があるからである。

通常メモリーメモリ間の転送では、カレント・ソースポ
インタが指すメモリのデータを一旦蓄え、直ちにカレン
ト・ディスティネーションポインタが指すメモリに書き
込む。従って、カレント・ソースポインタは単純にイン
クリメントされているにも関わらず、カレント・ソース
ポインタが指定するメモリのアクセスの間に他のアクセ
ス（カレント・ディスティネーションポインタが指定す
るメモリへのアクセス）が混在してしまう。このため、
メモリ素子から見ると、メモリアクセスは連続したアド
レスにではなく、飛び飛びのアドレスに対してなされて
いる（同じこ七はディスティネーション側についても言
える）。

このために従来のＤＭＡＩＩＪ？ＩＩ方式では「ページ
モード」や「スタティックカラムモード」は使えなかっ
た。

また、メモリーメモリ間の転送は、シングルエンドモー
ド（１回のＤＭＡ転送毎にバスを開放する）で行われる
ことが多く、この場合ＤＡＭＣによるメモリアクセスの
間に他の飛び飛びのアドレスに対しなされることになる
。このため「ページモード」や「スタティックカラムモ
ード」を利用することはできない。

本発明はこのような要求に対応し、従来と同じメモリを
使いながらより高速なりＭＡ転送を行うダイレクト・メ
モリ・アクセス制御回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

本発明はＣＰＵバス１に接続され、該ＣＰ　ＬＪババス
介してデータ転送を行うダイレクト・メモリ・アクセス
回路におけるものである。

第１の記憶手段２、第２の記憶手段５は例えばダイナミ
ックメモリやＩ／Ｏボートである。

読取手段３はデータ転送すべき複数のデータを物理的に
連続して前記第１の記憶手段より読み取る。

レジスタ４は前記読取手段３で読み取ったデータを一時
的に記憶する。

書込手段６は前記レジスタ４で記憶するデータを第２の
記憶手段５に書き込む。

以上の操作に於いて、ダイナミックＲＡＭを対象とする
時そのページサイズを意識する。

〔作　　　用〕

ＣＰＵからのデータ転送要求や他のＩ／Ｏ装置等からの
データ転送要求に対し、ＣＰＵはＣＰＵバス１を開放す
る。そして読取手段３は第１の記憶手段２に格納されて
いる転送すべきデータのうちのＮツー１分を読み取り、
レジスタファイル４に格納する。例えばＣＰＵバス１が
４バイト（３２ｂｉｔ　）幅のバスであるならば４バイ
ト単位でデータを順次読み取りレジスタファイル４に格
納する。

尚、この時第１の記憶手段２がダイナミ・ツクＲＡＭで
あった時には、その１ページとは同一のローアドレスの
領域のデータであり、読取手段３はローアドレスを設定
した後、カラムアドレスを変化させて１ペ一ジ分の前記
第１の記憶手段２に格納されているデータを読み取りレ
ジスタに格納する。

そして書込手段６はレジスタ４に格納された１ペ一ジ分
のデータを第２の記憶手段５に格納する。

この格納も例えば第２の記憶手段５がダイナミックＲＡ
Ｍであるならばレジスタ４よりの１ページのデータを第
２の記憶手段５にローアドレスを設定した後カラムアド
レスを変化させて書き込む。

以上のような動作によって、ダイナミックＲＡＭであっ
た時にローアドレスを固定とし、カラムアドレスを変化
させて１ページ分書き込むのでローアドレスの１回の指
定のみでＮツー１分を転送することができ、ＤＭＡ転送
を高速化できる。

また、第１の記憶手段、第２の記憶手段はメモリとは限
らずＩｌｏでもよい。例えば一方がＩｌｏであるならば
、そのＩｌｏが予め複数のデータを受信した時にメモリ
に転送する。

〔実　　施　　例〕

以下、本発明の詳細な説明する。先ず、本発明の基本原
理について説明する。本発明はＤＭＡ制御回路内に複数
ワードより成るバッファメモリを設け、このバッファメ
モリ分以下のメモリアクセスを連続して行うことにより
、メモリ素子からみたメモリアクセスが連続したアドレ
スに対しなされるようにする。その際、ダイナミックＲ
ＡＭのページモードやスタティックカラムモードを使用
している。すなわちメモリ転送では先ずソース側からＮ
ワードのデータを連続（ページモード／スタティックカ
ラムモードを使用）して読み出しＤＭＡ制御回路内部に
もつバッファメモリに蓄える。

その後に、蓄えたＮワードのデータをディスティネーシ
ョンワード側に連続して書き込む。これにより連続した
アクセスにおいて最初のメモリアクセス以外はローアド
レスをアクセスしないので大幅に高速化される。このよ
うにして１回当たりのメモリアクセスに要する時間を減
らし、ＤＭＡ転送を高速化することができる。すなわち
、従来のＤＭＡ制御回路はテンポラリレジスタが１ワ一
ド分しかないため１ワードの転送毎にアクセスするアド
レスはソース／ディスティネーションと切り換えていた
が、ＤＭＡ制御回路内部にバッファメモリを設けること
により、ソースからバッファメモリあるいはバッファメ
モリからディスティネーションへとバースト転送するこ
とができるようになる。また、メモ９１／Ｏ間のＤＭＡ
転送においても効果を上げることができる。すなわちそ
れが高速な要求であるならばＮツー１分をＤＭＡＣがバ
ッファリングすることによって、Ｉｌｏからの転送要求
はそれほど高速ではなくてもメモリに対する転送は（ペ
ージモード等を利用した）高速な転送とすることができ
る。この際、ＤＭＡＣがバッファメモリを持つことはＩ
／Ｏ側にＦＩＦＯメモリを付加することと等価である。

本発明は（ＤＭＡに伴う）引き続いたメモリアクセスが
物理的に連続したアドレスに対してなされるように制御
することによって、ダイナミックＲＡＭの性能を有効に
使うというものである。これはＤＭＡ以外にも応用でき
る。例えばストリング操作命令をもつＣＰＵがある場合
、このＣＰＵにおける複数ワードのメモリ複写命令は通
常１ワード読み出し、直ちに書き込むという動作をして
いるが、ＣＰＵ内部にＮワードのバッファを用意するこ
とができれば読み出し、書き込みをそれぞれ連続して行
うことができる。これにより本発明のＤＭＡ制御回路と
同様な効果を得ることができる。またＤＭＡ制御回路が
ＤＲＡＭを直接制御するかの如く説明したが、ＤＲＡＭ
の制御は独立して存在して動作しても構わない０例えば
ＤＲＡＭ制御回路はメモリアクセスの１サイクルを終了
する前に次のアドレスを要求し、それが同一のローアド
レスに対するものであれば、先のサイズを終了すること
なくこのアドレスをのみを取り込んでページモードとし
て次のメモリアクセスを実行する等の構成が可能である
。

以下では更に実施例を用いて詳細に説明する。

第２図は本発明の第１の実施例のＤＭＡ制御回路の構成
側図である。

本発明は前述した如くＮワード単位等で読み取ってバッ
ファに格納し、Ｎワード単位で書き込む方式にあり、従
来のアクセスとはリードアドレスを発生する順序が連続
であり、また書込ライトアドレスを発生する順序も連続
である点が異なる。

第２図における本発明の第１の実施例のＤＭＡ制御回路
は、従来回路と比較した場合従来の回路にさらにアドレ
スを連続して発生する回路と、Ｎワード分のバッファと
それらの読出カウンタ、書込カウンタとを有している。

第３図は第２図の実施例の動作例を示す。第２図の回路
を用いてＤＭＡ制御を行う場合、まずソース・ベースポ
インタ３１とディスティネーション・ベースポインタ３
２及びハイドカウンタ３３をセットして回路を初期化す
る（Ｓｌ）。この初期化はプロセッサからのバスインタ
フェース回路３０を介した各ポインタへの書き込みによ
る。この書き込みの後カレント・ソースポインタ３４は
ソース・ベースポインタ３１の値に、カレント・ディス
ティネーションポインタ３５はディスティネーション・
ベースポインタ３２の値に初期化される。さらに、バッ
ファ読み出しカウンタ３６とバッファ書き込みカウンタ
３７は共に０に初期化される（Ｓ２）。

その後、ＣＰＵからの指示や割り込み等をトリガとして
ＤＭＡ転送が始まる（Ｓ３）。最初に、あらかじめ定め
たシーケンス（従来のＤ　Ｍ　Ａ　１１制御回路と同様
の）により、ＤＭＡ制御回路がバスの制御権を獲得する
。そしてカレント・ソースポインタ３４が指すメモリア
ドレスからＮワードが順次ワード単位で読み込まれバッ
ファのバフファライトカウンタ３６が指す位置に書き込
まれる（Ｓ４）。そして１ワード読み込む毎にカレント
・ハイドカウンタ３８はエデクリメントされ、カレント
・ソースポインタ３４とバッファライトカウンタ３６は
＋１インクリメントされる（Ｓ５）。前述の動作Ｓ４．
Ｓ５は　Ｎワードの読み込みが終わるかカレント・バイ
トカウンタ３８が０に達するまで繰り返す。そしてその
条件が満足する（Ｓ６：ＹＥＳ）すると、ソース（転送
元メモリ）からの読み出しを一旦終了する。そしてカレ
ント・ディスティネーションポインタ３５が指すメモリ
アドレスにバッファの内容を１ワ一ド単位で書き込む（
Ｓ７）。このとき、書き込むデータはテンポラリレジス
タ３９の中の、バッファ読み出しカウンタが指す位置か
ら読み取られ、カレント・ディスティネーションポイン
タ３５が指すメモリアドレスに書き込まれる。１ワード
の書き込みを行う毎に、カレント・ディスティネーショ
ンポインタ３５とバッファリードカウンタ３７は１イン
クリメンタ／デクリメンタ４０によってインクリメント
され、バッファリードカウンタはカウントデクリメンタ
４０によって１デクリメントされる（Ｓ８）。バッファ
リードカウンタ３７の値がＮに達する（Ｓ９：ＹＥＳ）
と、ＤＭＡによる書き込みを中断して、カレント・ハイ
］・カウンタ３８がＯであればバスを開放して転送を終
了する（Ｓ１２）。またカレント・バイトカウンタ３８
が０でなければ（ＳＩＯ：Ｎｏ）、メモリからの読み出
しを行う状態（Ｓ４）に戻って転送を繰り返す。

なお、より高い優先度をもつバスマスクにバスを明は渡
す必要かあるかもしれないシステムでは、次の読み出し
を始める前にバス要求を検査して、要求がある場合には
バスを開放する（３１１）。

そして再度動作Ｓ４より始める。なお、バスの状態から
の制約だけであれば、読み出しから書き込みに移るとき
にもバスを開放することができる。

ＤＭＡＩＩ［１１回路がもつバッファの大きさ（Ｎの価
）は使用するＤＲＡＭのアクセスタイムと、この回路が
連続してバスを使用することが認められる時間によって
制約を受ける。１例として高速ページモードでのアクセ
スタイム５５ｎｓのＤＲＡＭを使用し、ＤＲＡＭのりフ
レッシュ以外には特に条件の厳しいバスマスクが存在し
ない場合で、ＤＲＡＭの実際のアクセスタイムを７５０
５に設定した場合衣のようになる。

ＤＲＡＭのリフレッシュ周期は約１６１１ｓであるので
８μｓまでの時間であればバスを専有しても問題が起き
ないものとする。バースト転送の最初のメモリサイクル
は余分に時間がかかるが、これを１８０ｎｓと見積もる
と、 ８　ａｓ＞　（（Ｎ　−１）　Ｘ７５ｎｓ＋１８０ｎｓ
）×２→Ｎ≦５０ （ナオ、ＤＲＡＭの１ページの大きさは２５６乃至／Ｏ
２４といった大きさであり、これは制約にならない。）
実際にはこれよりも小さなＮとするのが良いだろう。

一方でＮの値を変化したときの効率の変化を調べると次
のようになる。高速ページモードでのアクセス時間をａ
、標準アクセスモードでのサイクルタイムをｂとすると
、Ｎ回のアクセスに要する時間は、 （Ｎ　　　１）＊ａ＋ｂ よって１回当たりのアクセス時間は （Ｎ−１）＊ａ＋ｂ）／Ｎとなる。標準アクセスモード
だけを用いる場合（１回当たりｂ）との比較をｂ／ａ（
上の例ではこの値は１８０／７５＝２．４　＞をパラメ
ータとして第３図に（Ｂ）に示す。ノーマルモード・サ
イクルタイムと高速ページモード・サイクルタイムから
分かるようにｂ　／　ａの値は概ね２〜３と考えてよい
。これよりＮ＝８程度の小さなバッファでも充分に改善
され従来に比べて倍程度の速度が得られる。また、この
値のときにバスを専有する時間は前述した例で計算する
と１．４μｓ程度であり、他に高速な応答を要求するバ
スマスクが存在しても、充分に受は入れられる値である
。

以上の説明で分かるように、本発明は従来のＤＭＡ制御
回路に対し比較的値かな修正を行うものでありながら、
従来の倍程度の性能を実現するという大きな効果がある
。また、ＤＭＡ制御回路以外の部分、特に使用するメモ
リは従来のシステムと同一であり、システムを変更する
必要はない。

次に、ＤＲＡＭの制御回路を考慮した構成を示す。ペー
ジモードのようなアクセス手段は、ＤＭＡ以外の用途で
も有効であるから、他のバスマスタに対してもこのペー
ジモードによる高速アクセスを提供するようなシステム
構成が望ましい。これはある程度実現されており、例え
ば米国インテル社の製品（Ｌ　Ｓ　Ｉ　）　１８２３３
５はＣＰＵからのメモリアクセスに対し、ＤＲＡＭのペ
ージモードを意識したタイミング生成を行う。ところで
、このような制御回路は「次にアクセスされるアドレス
を知る」こと、つまり「次のメモリアクセスは同じメモ
リチップの同じページに対してなされるものか否か」を
知ることが大事である。実際、このことを示す信号を要
求している次のメモリアクセスが同じページに対するも
のでないならば、現在のメモリサイクルは早めに終了さ
せないと、次のメモリアクセスを開始するために必要な
ブリ・チャージタイムを保証することができない。その
ため、バスマスクに対して余分なウェイトを挿入しなく
てはならない事態が発生することもある。

本発明によるＤＲＡＭ制御回路では、このような信号を
発生することは極めて容易である。すなわち、アクセス
するメモリアドレスの下位ｎビット（ｎ　＝９．／Ｏ）
以外が変化しない時は、同じページに対するアクセスな
のであるが、これを知るためには単に（Ｄ　Ｍ　Ａ　！
ＩＩ御回路の）カレント・ソース／ディスティネーショ
ンポインタをモニタすればよい。

第４図は本発明の第２の実施例の制御回路の概略構成図
である。同図においてハーフキャリーは下位ビットから
上位ビットへの繰り上がりを示すもので、カレント・ソ
ース／ディスティネーションポインタをインクリメンタ
／デクリメンタ４０′でインクリメントした結果、その
下位８〜／Ｏビツト（使用するＤＲＡＭのページサイズ
以下に合わせる）が全てＯになった時にアサートされる
。バスコントロールロジックはこの信号がアサートされ
ず、ＤＭＡ制御回路がバッファメモリとメモリ間でデー
タ転送を行っている間Ｎｅｘｔ　Ｎｅａｒ信号をアサー
トするように働く。すなわち第５図の動作フローチャー
トで表わすごとく、第３図の動作フローの判別動作Ｓ６
にさらに条件を付け、ハーフキャリーがＯとなった時に
もディスティネーション側への転送動作になる（３６Ｍ
。

ハーフキャリーによってＮｅｘｔ　Ｎｅａｒ信号を発生
し、通知しているので、ＤＭＡの早めの終了を可能とす
ることができる。尚、この時には再度実行する時にロー
アドレスからアクセスする制御を行えば正常の転送を行
うことができる。

〔発明の効果〕

以上述べたように、本発明によればダイナミックＲＡＭ
を用いたシステムにおけるＤＭＡ転送を高速化すること
ができる。また、これによって安価なシステムを得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１の実施例のＤＭＡ制御回路の構成
図、 第３図（Ａ）は本発明の第１の実施例の動作フローチャ
ート、 第３図（Ｂ）はＤ　Ｍ　Ａ　！ＩＪ御回路内のパンファ
サイズと単位ワードあたりの転送時間関係図表、第４図
は本発明の第２の実施例のＤ　Ｍ　Ａ　ＩＩＩ御回路の
構成図、 第５図は本発明の第２の実施例の動作フローチャート、 第６図はダイレクト・メモリ・アクセス制御回路の構成
例を示す図、 第７図はメモリーＩ／Ｏ転送のタイミングを示す図（通
常タイミング）、 第８図はメモリーメモリ転送回路、 第９図はダイナミックＲＡＭの内部構成を示す図、 第／Ｏ図はダイナミックＲＡＭのタイミングを示す図（
通常アクセス）、 第】】図はダイナミックＲＡＭのタイミングを示す図（
高速アクセス）、 第１２図はダイナミックＲＡＭのサイクルタイムを示す
図である。 １・・・ＣＰＵバス、 ２・・・第１の記憶手段、 ３・・・続出手段、 ４・・・レジスタ、 ５・・・第２の記憶手段、 ６・・・書込手段。

Claims (1)

1. 【特許請求の範囲】 １）ＣＰＵバス（１）に接続され、該ＣＰＵバス（１）
   を介してデータ転送を行うダイレクト・メモリ・アクセ
   ス回路において、 前記データ転送すべきデータを複数個連続して第１の記
   憶手段（２）より読み取る読取手段（３）と、 前記読取手段（３）で読み取ったデータを一時的に記憶
   するレジスタ（４）と、 前記レジスタ（４）で記憶するデータを連続して第２の
   記憶手段（５）に書き込む書込手段（６）とよりなるこ
   とを特徴とするダイレクト・メモリ・アクセス制御回路
   。 ２）前記読取手段（３）と書込手段（６）を対をなして
   チャンネルとして複数設け、 前記レジスタ（４）を前記複数のチャンネルで共有使用
   することを特徴とする請求項１記載のダイレクト・メモ
   リ・アクセス制御回路。 ３）前記第１の記憶手段（２）あるいは第２の記憶手段
   （５）の少なくとも一方はダイナミックメモリであるこ
   とを特徴とする請求項１記載のダイレクト・メモリ・ア
   クセス制御回路。 ４）前記第１の記憶手段（２）あるいは第２の記憶手段
   （５）の一方はＩ／Ｏポートであり、他方はダイナミッ
   クメモリであり、前記Ｉ／Ｏポート側で複数のデータの
   転送準備が完了した際に転送を行うことを特徴とする請
   求項１記載のダイレクト・メモリ・アクセス制御回路。 ５）前記Ｉ／Ｏポートは少なくとも１単位のデータ転送
   を行い、 別に指定されるデータ数の転送準備が出来ていないよう
   な状態が一定時間続いた場合、前記転送要求を行う制御
   回路を設けてなることを特徴とする請求項４記載のダイ
   レクト・メモリ・アクセス制御回路。 ６）前記読取手段（３）あるいは書込手段（６）の少な
   くとも一方において、対象メモリがダイナミックＲＡＭ
   であるとき、高速ページモードあるいはスタティックカ
   ラムモードを用いてメモリアクセスを行う方式を特徴と
   する請求項１記載のダイレクト・メモリ・アクセス制御
   回路。