JPH10320975A - 半導体型記憶装置 - Google Patents
半導体型記憶装置Info
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- JPH10320975A JPH10320975A JP9124523A JP12452397A JPH10320975A JP H10320975 A JPH10320975 A JP H10320975A JP 9124523 A JP9124523 A JP 9124523A JP 12452397 A JP12452397 A JP 12452397A JP H10320975 A JPH10320975 A JP H10320975A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】余分な時間を費やさず、かつ格別に正確なタイ
ミング制御を必要とせずに、開始アドレスから所望の数
のアドレスにアクセスすることが可能な半導体型記憶装
置を提供する。 【解決手段】内部カウンタ１３は、開始アドレスからの
一連のカラムアドレスをメモリアレイ１４に順次出力す
る。メモリアレイ１４では、ロウアドレスを共通とする
一連のカラムアドレスに対応する各メモリセルをアクセ
スする。加算器並びに記憶装置１５は、開始アドレスか
ら開始され、任意のバースト長ＢＬによって示される一
連のアドレスの数を経ることにより至る終了アドレスを
求め、この終了アドレスを比較器１６に与える。比較器
１６は、カラムアドレスが終了アドレスに達すると、内
部カウンタ１３からメモリアレイ１４へのカラムアドレ
スの出力を停止させる。この結果、メモリアレイ１４に
おいては、開始アドレスから終了アドレスまでの各メモ
リセルがアクセスされる。
ミング制御を必要とせずに、開始アドレスから所望の数
のアドレスにアクセスすることが可能な半導体型記憶装
置を提供する。 【解決手段】内部カウンタ１３は、開始アドレスからの
一連のカラムアドレスをメモリアレイ１４に順次出力す
る。メモリアレイ１４では、ロウアドレスを共通とする
一連のカラムアドレスに対応する各メモリセルをアクセ
スする。加算器並びに記憶装置１５は、開始アドレスか
ら開始され、任意のバースト長ＢＬによって示される一
連のアドレスの数を経ることにより至る終了アドレスを
求め、この終了アドレスを比較器１６に与える。比較器
１６は、カラムアドレスが終了アドレスに達すると、内
部カウンタ１３からメモリアレイ１４へのカラムアドレ
スの出力を停止させる。この結果、メモリアレイ１４に
おいては、開始アドレスから終了アドレスまでの各メモ
リセルがアクセスされる。
Description
【０００１】
【発明の属する技術分野】この発明は、高速性を要求さ
れる半導体型記憶装置に関し、特にシンクロナスＤＲＡ
Ｍに代表される様なカラム方向への高速かつ連続的なア
クセスを行う半導体型記憶装置に関する。
れる半導体型記憶装置に関し、特にシンクロナスＤＲＡ
Ｍに代表される様なカラム方向への高速かつ連続的なア
クセスを行う半導体型記憶装置に関する。
【０００２】
【従来の技術】周知の様に、ダイナミック型ＲＡＭを基
本構成とし、その動作が外部から入力されるクロック信
号によって同期化される所謂シンクロナスＤＲＡＭが提
供されている。この種のシンクロナスＤＲＡＭは、例え
ば指定された開始アドレスからロウアドレスを共通とす
る１、２、４又は８のアドレスに対して連続してアクセ
スし得るバーストモードを有する。
本構成とし、その動作が外部から入力されるクロック信
号によって同期化される所謂シンクロナスＤＲＡＭが提
供されている。この種のシンクロナスＤＲＡＭは、例え
ば指定された開始アドレスからロウアドレスを共通とす
る１、２、４又は８のアドレスに対して連続してアクセ
スし得るバーストモードを有する。
【０００３】図８は、従来のシンクロナスＤＲＡＭにお
けるバーストモードのための構成を示している。同図に
おいて、コマンドデコーダ１１は、バーＲＡＳ信号、バ
ーＣＡＳ信号、バーＣＳ信号及びバーＷＥ信号を入力し
てデコードし、選択するバンクをアクティブ状態にする
命令、リードあるいはライト状態にする命令、モードレ
ジスタ１２を起動する命令等を生成するものである。こ
れらのうちのモードレジスタ１２を起動する命令は、１
６ＭビットのシンクロナスＤＲＡＭの標準仕様に従え
ば、バーＲＡＳ信号、バーＣＡＳ信号、バーＣＳ信号及
びバーＷＥ信号が全て“Ｌ”のときに生成され、この命
令に応じてモードレジスタ設定モードに入る。
けるバーストモードのための構成を示している。同図に
おいて、コマンドデコーダ１１は、バーＲＡＳ信号、バ
ーＣＡＳ信号、バーＣＳ信号及びバーＷＥ信号を入力し
てデコードし、選択するバンクをアクティブ状態にする
命令、リードあるいはライト状態にする命令、モードレ
ジスタ１２を起動する命令等を生成するものである。こ
れらのうちのモードレジスタ１２を起動する命令は、１
６ＭビットのシンクロナスＤＲＡＭの標準仕様に従え
ば、バーＲＡＳ信号、バーＣＡＳ信号、バーＣＳ信号及
びバーＷＥ信号が全て“Ｌ”のときに生成され、この命
令に応じてモードレジスタ設定モードに入る。
【０００４】このモードレジスタ設定モードにおいて、
モードレジスタ１２は、アドレスを入力すると、このア
ドレスをデコードし、バースト長、バーストタイプ、Ｃ
ＡＳレイテンシを生成する。
モードレジスタ１２は、アドレスを入力すると、このア
ドレスをデコードし、バースト長、バーストタイプ、Ｃ
ＡＳレイテンシを生成する。
【０００５】ここで、バースト長とは、連続してアクセ
スされる一連のデータの数（一連のアドレスの数）であ
り、１６ＭビットのシンクロナスＤＲＡＭの標準仕様に
従えば、１、２、４又は８（シーケンシャル型の場合
は、バースト長としてフルページが追加される）が設定
される。また、バーストタイプとは、連続してアクセス
されるアドレスの順番のことで、シーケンシャル型とイ
ンタリーブ型がある。更に、ＣＡＳレイテンシとは、カ
ラムアドレスが入力されてからデータが入出力されるま
でのクロック数のことであり、１６Ｍビットのシンクロ
ナスＤＲＡＭの標準仕様に従えば、１、２又は３が設定
される。
スされる一連のデータの数（一連のアドレスの数）であ
り、１６ＭビットのシンクロナスＤＲＡＭの標準仕様に
従えば、１、２、４又は８（シーケンシャル型の場合
は、バースト長としてフルページが追加される）が設定
される。また、バーストタイプとは、連続してアクセス
されるアドレスの順番のことで、シーケンシャル型とイ
ンタリーブ型がある。更に、ＣＡＳレイテンシとは、カ
ラムアドレスが入力されてからデータが入出力されるま
でのクロック数のことであり、１６Ｍビットのシンクロ
ナスＤＲＡＭの標準仕様に従えば、１、２又は３が設定
される。
【０００６】さて、モードレジスタ設定モードに入る
と、バースト動作が次の様な手順で行われる。
と、バースト動作が次の様な手順で行われる。
【０００７】まず、開始アドレスが内部カウンタ１３に
入力されると、この内部カウンタ１３は、カラムアドレ
スを該開始アドレスから順次インクリメントし、一連の
カラムアドレスをメモリアレイ１４に順次出力する。メ
モリアレイ１４では、ロウアドレスを共通とする一連の
カラムアドレスに対応する各メモリセルをアクセスす
る。
入力されると、この内部カウンタ１３は、カラムアドレ
スを該開始アドレスから順次インクリメントし、一連の
カラムアドレスをメモリアレイ１４に順次出力する。メ
モリアレイ１４では、ロウアドレスを共通とする一連の
カラムアドレスに対応する各メモリセルをアクセスす
る。
【０００８】一方、加算器並びに記憶装置１５は、開始
アドレスを入力すると共に、モードレジスタ１２からの
バースト長を入力し、開始アドレスから開始され、バー
スト長によって示される一連のアドレスの数を経ること
により至る終了アドレスを求め、この終了アドレスを比
較器１６に与える。
アドレスを入力すると共に、モードレジスタ１２からの
バースト長を入力し、開始アドレスから開始され、バー
スト長によって示される一連のアドレスの数を経ること
により至る終了アドレスを求め、この終了アドレスを比
較器１６に与える。
【０００９】比較器１６は、内部カウンタ１３からのカ
ラムアドレス、及び加算器並びに記憶装置１５からの終
了アドレスを入力し、カラムアドレスが終了アドレスに
達すると、カウンタストップ信号を内部カウンタ１３に
送出する。これに応答して、内部カウンタ１３は、メモ
リアレイ１４へのカラムアドレスの出力を停止する。
ラムアドレス、及び加算器並びに記憶装置１５からの終
了アドレスを入力し、カラムアドレスが終了アドレスに
達すると、カウンタストップ信号を内部カウンタ１３に
送出する。これに応答して、内部カウンタ１３は、メモ
リアレイ１４へのカラムアドレスの出力を停止する。
【００１０】この結果、メモリアレイ１４においては、
ロウアドレスを共通とする開始アドレスから終了アドレ
スまでの各メモリセルがアクセスされる。
ロウアドレスを共通とする開始アドレスから終了アドレ
スまでの各メモリセルがアクセスされる。
【００１１】例えば、図９のタイミングチャートに示す
様にバースト長ＢＬとして８を設定すると、開始アドレ
スから８個のアドレスにアクセスして、８個のデータを
得た後、比較器１６から内部カウンタ１３へとカウンタ
ストップ信号を送出し、この内部カウンタ１３からのア
ドレスの出力を停止する。
様にバースト長ＢＬとして８を設定すると、開始アドレ
スから８個のアドレスにアクセスして、８個のデータを
得た後、比較器１６から内部カウンタ１３へとカウンタ
ストップ信号を送出し、この内部カウンタ１３からのア
ドレスの出力を停止する。
【００１２】また、バースト動作の途中で、バーストス
トップ命令を入力すると、このバースト動作を中断す
る。データの読み出しに際しては、バーストストップ命
令を入力してからＣＡＳレイテンシ後に、Ｉ／Ｏ端子を
ハイインピーダンスに切り換える。また、書き込みに際
しては、バーストストップ命令の入力と同時に、Ｉ／Ｏ
端子をハイインピーダンスに切り換える。
トップ命令を入力すると、このバースト動作を中断す
る。データの読み出しに際しては、バーストストップ命
令を入力してからＣＡＳレイテンシ後に、Ｉ／Ｏ端子を
ハイインピーダンスに切り換える。また、書き込みに際
しては、バーストストップ命令の入力と同時に、Ｉ／Ｏ
端子をハイインピーダンスに切り換える。
【００１３】
【発明が解決しようとする課題】しかしながら、従来で
は、バースト長ＢＬとして、１、２、４又は８を予め設
定しておき、これらのうちからいずれかを選択するの
で、次の様な不都合を生じた。
は、バースト長ＢＬとして、１、２、４又は８を予め設
定しておき、これらのうちからいずれかを選択するの
で、次の様な不都合を生じた。
【００１４】例えば、開始アドレスから９個のアドレス
にアクセスする場合、バースト長ＢＬとして９を設定し
ていないので、図１０のタイミングチャートに示す様に
バースト長ＢＬとして８を選択し、開始アドレスから８
個のアドレスにアクセスして、８個のデータを得、引き
続いてバースト長ＢＬとして１を選択し、開始アドレス
から１個のアドレスにアクセスして、１個のデータを
得、合計で９個のアドレスにアクセスして、９個のデー
タを得ていた。
にアクセスする場合、バースト長ＢＬとして９を設定し
ていないので、図１０のタイミングチャートに示す様に
バースト長ＢＬとして８を選択し、開始アドレスから８
個のアドレスにアクセスして、８個のデータを得、引き
続いてバースト長ＢＬとして１を選択し、開始アドレス
から１個のアドレスにアクセスして、１個のデータを
得、合計で９個のアドレスにアクセスして、９個のデー
タを得ていた。
【００１５】この様にバースト長ＢＬの選択を複数回繰
り返す場合、余分な時間を費やすことになる。勿論、開
始アドレスから１８個や２０個等のアドレスにアクセス
する場合も、同様の問題を生じる。
り返す場合、余分な時間を費やすことになる。勿論、開
始アドレスから１８個や２０個等のアドレスにアクセス
する場合も、同様の問題を生じる。
【００１６】あるいは、図１１のタイミングチャートに
示す様にバースト長ＢＬとしてフルページ（バースト長
ＢＬ２５６に相当する）を設定し、開始アドレスから９
個のアドレスにアクセスした時点で、バーストストップ
命令を入力して、アクセスを停止していた。
示す様にバースト長ＢＬとしてフルページ（バースト長
ＢＬ２５６に相当する）を設定し、開始アドレスから９
個のアドレスにアクセスした時点で、バーストストップ
命令を入力して、アクセスを停止していた。
【００１７】しかしながら、この様にバースト動作を中
断させる場合、バーストストップ命令の入力タイミング
に頼るので、タイミング制御が困難になる。
断させる場合、バーストストップ命令の入力タイミング
に頼るので、タイミング制御が困難になる。
【００１８】そこで、この発明は、この様な従来技術の
課題を解決するものであって、余分な時間を費やさず、
かつ格別に正確なタイミング制御を必要とせずに、開始
アドレスから所望の数のアドレスに連続的にアクセスす
ることが可能な半導体型記憶装置を提供することを目的
とする。
課題を解決するものであって、余分な時間を費やさず、
かつ格別に正確なタイミング制御を必要とせずに、開始
アドレスから所望の数のアドレスに連続的にアクセスす
ることが可能な半導体型記憶装置を提供することを目的
とする。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、計数手段に開始アドレスを与え、この
計数手段によって計数される開始アドレスからの一連の
アドレスに従って、メモリアレイをアクセスする半導体
型記憶装置において、任意の終了アドレスを設定する設
定手段と、計数手段によって計数されるアドレスが設定
手段によって設定された終了アドレスに達すると、この
計数手段を停止させる停止手段とを備えている。
に、この発明は、計数手段に開始アドレスを与え、この
計数手段によって計数される開始アドレスからの一連の
アドレスに従って、メモリアレイをアクセスする半導体
型記憶装置において、任意の終了アドレスを設定する設
定手段と、計数手段によって計数されるアドレスが設定
手段によって設定された終了アドレスに達すると、この
計数手段を停止させる停止手段とを備えている。
【００２０】この様な構成によれば、設定手段によっ
て、所望の終了アドレスを設定すると、この所望の終了
アドレスに、計数手段によって計数されるアドレスが達
したときに、この計数手段が停止する。これによって、
開始アドレスから終了アドレスに至るまでの一連のアド
レスに従って、メモリアレイがアクセスされる。
て、所望の終了アドレスを設定すると、この所望の終了
アドレスに、計数手段によって計数されるアドレスが達
したときに、この計数手段が停止する。これによって、
開始アドレスから終了アドレスに至るまでの一連のアド
レスに従って、メモリアレイがアクセスされる。
【００２１】請求項２に記載の様に、設定手段は、開始
アドレス、及び該開始アドレスからの一連のアドレスの
数を外部から与えられ、開始アドレス及び一連のアドレ
スの数に基づいて、任意の終了アドレスを設定するのが
良い。
アドレス、及び該開始アドレスからの一連のアドレスの
数を外部から与えられ、開始アドレス及び一連のアドレ
スの数に基づいて、任意の終了アドレスを設定するのが
良い。
【００２２】この場合、請求項４に記載の様に、開始ア
ドレスを入力する入力端子、及び該開始アドレスからの
一連のアドレスの数を入力する入力端子を別々に備え、
開始アドレス及び該開始アドレスからの一連のアドレス
の数を同時に入力しても構わない。
ドレスを入力する入力端子、及び該開始アドレスからの
一連のアドレスの数を入力する入力端子を別々に備え、
開始アドレス及び該開始アドレスからの一連のアドレス
の数を同時に入力しても構わない。
【００２３】また、請求項６に記載の様に、開始アドレ
スからの一連のアドレスの数を該開始アドレスとは異な
るタイミングで該開始アドレスの入力端子から入力して
も構わない。
スからの一連のアドレスの数を該開始アドレスとは異な
るタイミングで該開始アドレスの入力端子から入力して
も構わない。
【００２４】一方、請求項３に記載の様に、設定手段
は、開始アドレス、及び任意の終了アドレスを外部から
与えるのが良い。
は、開始アドレス、及び任意の終了アドレスを外部から
与えるのが良い。
【００２５】この場合、請求項５に記載の様に、開始ア
ドレスを入力する入力端子、及び任意の終了アドレスを
入力する入力端子を別々に備え、開始アドレス及び任意
の終了アドレスを同時に入力しても構わない。
ドレスを入力する入力端子、及び任意の終了アドレスを
入力する入力端子を別々に備え、開始アドレス及び任意
の終了アドレスを同時に入力しても構わない。
【００２６】また、請求項７に記載の様に、任意の終了
アドレスを開始アドレスとは異なるタイミングで該開始
アドレスの入力端子から入力しても構わない。
アドレスを開始アドレスとは異なるタイミングで該開始
アドレスの入力端子から入力しても構わない。
【００２７】
【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。
図面を参照して説明する。
【００２８】図１は、この発明の半導体型記憶装置の第
１実施形態を示している。この第１実施形態の装置で
は、図８の装置におけるモードレジスタ１２によって生
成されるバースト長を用いる代わりに、外部から加算器
並びに記憶装置１５へと、バースト長の指示を直接受け
る。
１実施形態を示している。この第１実施形態の装置で
は、図８の装置におけるモードレジスタ１２によって生
成されるバースト長を用いる代わりに、外部から加算器
並びに記憶装置１５へと、バースト長の指示を直接受け
る。
【００２９】このバースト長は、例えば８ビット程度の
データによって指示され、バースト長ＢＬとして、１〜
２５６のうちの任意の値が指定される。
データによって指示され、バースト長ＢＬとして、１〜
２５６のうちの任意の値が指定される。
【００３０】さて、開始アドレスが内部カウンタ１３に
入力されると、この内部カウンタ１３は、カラムアドレ
スを該開始アドレスから順次インクリメントし、一連の
カラムアドレスをメモリアレイ１４に順次出力する。メ
モリアレイ１４では、ロウアドレスを共通とする一連の
カラムアドレスに対応する各メモリセルをアクセスす
る。
入力されると、この内部カウンタ１３は、カラムアドレ
スを該開始アドレスから順次インクリメントし、一連の
カラムアドレスをメモリアレイ１４に順次出力する。メ
モリアレイ１４では、ロウアドレスを共通とする一連の
カラムアドレスに対応する各メモリセルをアクセスす
る。
【００３１】加算器並びに記憶装置１５は、バースト長
ＢＬの他に、開始アドレスを入力し、開始アドレスから
開始され、バースト長ＢＬによって示される一連のアド
レスの数を経ることにより至る終了アドレスを求め、こ
の終了アドレスを比較器１６に与える。比較器１６は、
内部カウンタ１３からのカラムアドレス、及び加算器並
びに記憶装置１５からの終了アドレスを入力し、カラム
アドレスが終了アドレスに達すると、カウンタストップ
信号を内部カウンタ１３に送出する。これに応答して、
内部カウンタ１３は、メモリアレイ１４へのカラムアド
レスの出力を停止する。
ＢＬの他に、開始アドレスを入力し、開始アドレスから
開始され、バースト長ＢＬによって示される一連のアド
レスの数を経ることにより至る終了アドレスを求め、こ
の終了アドレスを比較器１６に与える。比較器１６は、
内部カウンタ１３からのカラムアドレス、及び加算器並
びに記憶装置１５からの終了アドレスを入力し、カラム
アドレスが終了アドレスに達すると、カウンタストップ
信号を内部カウンタ１３に送出する。これに応答して、
内部カウンタ１３は、メモリアレイ１４へのカラムアド
レスの出力を停止する。
【００３２】この結果、メモリアレイ１４においては、
ロウアドレスを共通とする開始アドレスから終了アドレ
スまでの各メモリセルがアクセスされる。
ロウアドレスを共通とする開始アドレスから終了アドレ
スまでの各メモリセルがアクセスされる。
【００３３】ここで、先に述べた様にバースト長ＢＬと
して、１〜２５６のうちの任意の値が指定される。この
ため、開始アドレスから終了アドレスに至るまでの一連
のアドレスの数、つまり連続してアクセスされる各メモ
リセルの数（データの数に対応する）を任意に設定する
ことができ、これによって所望の数のデータを連続的に
得ることができる。
して、１〜２５６のうちの任意の値が指定される。この
ため、開始アドレスから終了アドレスに至るまでの一連
のアドレスの数、つまり連続してアクセスされる各メモ
リセルの数（データの数に対応する）を任意に設定する
ことができ、これによって所望の数のデータを連続的に
得ることができる。
【００３４】一方、バースト長ＢＬの指示は、例えばモ
ードレジスタ１２に与えられるアドレスの入力端子を共
用し、この入力端子から加算器並びに記憶装置１５へと
与えられる。この場合、図２のタイミングチャートに示
す様に、まず開始アドレスを入力端子から加算器並びに
記憶装置１５及び内部カウンタ１３へと与えて、内部カ
ウンタ１３によるカラムアドレスのインクリメントを開
始し、メモリアレイ１４への一連のカラムアドレスの指
示を行う。この途中で、開始アドレスに引き続いて、バ
ースト長ＢＬを同じ入力端子から加算器並びに記憶装置
１５に指示して、この加算器並びに記憶装置１５によっ
て終了アドレスを求め、この終了アドレスを比較器１６
に与えて、この比較器１６によって終了アドレスとカラ
ムアドレスの比較を行う。
ードレジスタ１２に与えられるアドレスの入力端子を共
用し、この入力端子から加算器並びに記憶装置１５へと
与えられる。この場合、図２のタイミングチャートに示
す様に、まず開始アドレスを入力端子から加算器並びに
記憶装置１５及び内部カウンタ１３へと与えて、内部カ
ウンタ１３によるカラムアドレスのインクリメントを開
始し、メモリアレイ１４への一連のカラムアドレスの指
示を行う。この途中で、開始アドレスに引き続いて、バ
ースト長ＢＬを同じ入力端子から加算器並びに記憶装置
１５に指示して、この加算器並びに記憶装置１５によっ
て終了アドレスを求め、この終了アドレスを比較器１６
に与えて、この比較器１６によって終了アドレスとカラ
ムアドレスの比較を行う。
【００３５】また、バースト長ＢＬの指示は、モードレ
ジスタ１２に与えられるアドレスの入力端子とは別のI/
O端子を用い、このI/O端子から加算器並びに記憶装置１
５へと与えることができる。この場合、図３のタイミン
グチャートに示す様に開始アドレスを入力端子から加算
器並びに記憶装置１５及び内部カウンタ１３へと与える
のと略同時に、バースト長ＢＬをI/O端子から加算器並
びに記憶装置１５に指示する。このため、内部カウンタ
１３によるカラムアドレスのインクリメントを開始する
のと略同時に、加算器並びに記憶装置１５によって終了
アドレスを求め、この終了アドレスを比較器１６に与え
ることになる。
ジスタ１２に与えられるアドレスの入力端子とは別のI/
O端子を用い、このI/O端子から加算器並びに記憶装置１
５へと与えることができる。この場合、図３のタイミン
グチャートに示す様に開始アドレスを入力端子から加算
器並びに記憶装置１５及び内部カウンタ１３へと与える
のと略同時に、バースト長ＢＬをI/O端子から加算器並
びに記憶装置１５に指示する。このため、内部カウンタ
１３によるカラムアドレスのインクリメントを開始する
のと略同時に、加算器並びに記憶装置１５によって終了
アドレスを求め、この終了アドレスを比較器１６に与え
ることになる。
【００３６】図２及び図３のタイミングチャートでは、
開始アドレスから９個のアドレスに連続してアクセスし
ているが、１〜２５６のうちの任意の数のアドレスを連
続してアクセスすることができる。
開始アドレスから９個のアドレスに連続してアクセスし
ているが、１〜２５６のうちの任意の数のアドレスを連
続してアクセスすることができる。
【００３７】この様にバースト長ＢＬを入力するタイミ
ングは、開始アドレスの入力に引き続く期間か、この開
始アドレスの入力と略同時であれば良いので、この入力
タイミングの制御を容易に行うことができる。また、バ
ースト長ＢＬ及び開始アドレスを略同時に入力する場合
は、入力のタイミングが１回のみなので、効率的であ
る。
ングは、開始アドレスの入力に引き続く期間か、この開
始アドレスの入力と略同時であれば良いので、この入力
タイミングの制御を容易に行うことができる。また、バ
ースト長ＢＬ及び開始アドレスを略同時に入力する場合
は、入力のタイミングが１回のみなので、効率的であ
る。
【００３８】なお、コマンドデコーダ１１へのバーＲＡ
Ｓ信号、バーＣＡＳ信号、バーＣＳ信号及びバーＷＥ信
号が全て“Ｌ”のときに、モードレジスタ設定モードに
入り、モードレジスタ１２は、アドレスの入力に応答し
て、このアドレスをデコードし、バーストタイプ、ＣＡ
Ｓレイテンシを生成する。
Ｓ信号、バーＣＡＳ信号、バーＣＳ信号及びバーＷＥ信
号が全て“Ｌ”のときに、モードレジスタ設定モードに
入り、モードレジスタ１２は、アドレスの入力に応答し
て、このアドレスをデコードし、バーストタイプ、ＣＡ
Ｓレイテンシを生成する。
【００３９】図４は、この発明の半導体型記憶装置の第
２実施形態を示している。この第２実施形態の装置で
は、図１の装置における加算器並びに記憶装置１５の代
わりに、記憶装置２１を設け、バースト長ＢＬの代わり
に、終了アドレスを外部から記憶装置２１へと直接受け
る。
２実施形態を示している。この第２実施形態の装置で
は、図１の装置における加算器並びに記憶装置１５の代
わりに、記憶装置２１を設け、バースト長ＢＬの代わり
に、終了アドレスを外部から記憶装置２１へと直接受け
る。
【００４０】勿論、終了アドレスとして、任意のカラム
アドレスが指定される。
アドレスが指定される。
【００４１】この記憶装置２１内の終了アドレスは、比
較器１６に与えられる。比較器１６は、内部カウンタ１
３からのカラムアドレスが終了アドレスに達すると、カ
ウンタストップ信号を内部カウンタ１３に送出し、この
内部カウンタ１３からメモリアレイ１４へのカラムアド
レスの出力を停止させる。これによって、メモリアレイ
１４では、開始アドレスから終了アドレスまでの各メモ
リセルがアクセスされる。
較器１６に与えられる。比較器１６は、内部カウンタ１
３からのカラムアドレスが終了アドレスに達すると、カ
ウンタストップ信号を内部カウンタ１３に送出し、この
内部カウンタ１３からメモリアレイ１４へのカラムアド
レスの出力を停止させる。これによって、メモリアレイ
１４では、開始アドレスから終了アドレスまでの各メモ
リセルがアクセスされる。
【００４２】この様に終了アドレスとして、任意のカラ
ムアドレスが指定されるので、連続してアクセスされる
各メモリセルの数を任意に設定することができ、これに
よって所望の数のデータを連続的に得ることができる。
ムアドレスが指定されるので、連続してアクセスされる
各メモリセルの数を任意に設定することができ、これに
よって所望の数のデータを連続的に得ることができる。
【００４３】一方、終了アドレスの指示は、例えばモー
ドレジスタ１２に与えられるアドレスの入力端子を共用
し、この入力端子から記憶装置２１へと与えられる。こ
の場合、図５のタイミングチャートに示す様に、まず開
始アドレスを入力端子から内部カウンタ１３へと与え
て、内部カウンタ１３によるカラムアドレスのインクリ
メントを開始し、メモリアレイ１４への一連のカラムア
ドレスの指示を行う。この途中で、開始アドレスに引き
続いて、終了アドレスを同じ入力端子から記憶装置２１
に指示して、この終了アドレスを比較器１６に与え、こ
の比較器１６によって終了アドレスとカラムアドレスの
比較を行う。
ドレジスタ１２に与えられるアドレスの入力端子を共用
し、この入力端子から記憶装置２１へと与えられる。こ
の場合、図５のタイミングチャートに示す様に、まず開
始アドレスを入力端子から内部カウンタ１３へと与え
て、内部カウンタ１３によるカラムアドレスのインクリ
メントを開始し、メモリアレイ１４への一連のカラムア
ドレスの指示を行う。この途中で、開始アドレスに引き
続いて、終了アドレスを同じ入力端子から記憶装置２１
に指示して、この終了アドレスを比較器１６に与え、こ
の比較器１６によって終了アドレスとカラムアドレスの
比較を行う。
【００４４】また、終了アドレスの指示は、モードレジ
スタ１２に与えられるアドレスの入力端子とは別のI/O
端子を用い、このI/O端子から記憶装置２１へと与えて
も良い。この場合、図６のタイミングチャートに示す様
に開始アドレスを入力端子から内部カウンタ１３へと与
えるのと略同時に、終了アドレスをI/O端子から記憶装
置２１に指示する。このため、内部カウンタ１３による
カラムアドレスのインクリメントを開始するのと略同時
に、記憶装置２１から比較器１６へと終了アドレスを与
えることになる。
スタ１２に与えられるアドレスの入力端子とは別のI/O
端子を用い、このI/O端子から記憶装置２１へと与えて
も良い。この場合、図６のタイミングチャートに示す様
に開始アドレスを入力端子から内部カウンタ１３へと与
えるのと略同時に、終了アドレスをI/O端子から記憶装
置２１に指示する。このため、内部カウンタ１３による
カラムアドレスのインクリメントを開始するのと略同時
に、記憶装置２１から比較器１６へと終了アドレスを与
えることになる。
【００４５】図５及び図６のタイミングチャートでは、
開始アドレスから終了アドレスまでに９個のアドレスが
連続しているが、１〜２５６のうちの任意の数のアドレ
スを連続させることができる。
開始アドレスから終了アドレスまでに９個のアドレスが
連続しているが、１〜２５６のうちの任意の数のアドレ
スを連続させることができる。
【００４６】この第２実施形態でも、終了アドレスを入
力するタイミングは、開始アドレスの入力に引き続く期
間か、この開始アドレスの入力と略同時であれば良いの
で、この入力タイミングの制御を容易に行うことができ
る。また、開始アドレス及び終了アドレスを略同時に入
力する場合は、入力のタイミングが１回のみなので、効
率的である。
力するタイミングは、開始アドレスの入力に引き続く期
間か、この開始アドレスの入力と略同時であれば良いの
で、この入力タイミングの制御を容易に行うことができ
る。また、開始アドレス及び終了アドレスを略同時に入
力する場合は、入力のタイミングが１回のみなので、効
率的である。
【００４７】ところで、図８に示す従来の装置において
は、１６ＭビットのシンクロナスＤＲＡＭの標準仕様に
従えば、モードレジスタ１２に図７に示す様なアドレス
を入力しており、このアドレスの最後の３ビットA2,A1,
A0によってバースト長ＢＬが指示される。これらのビッ
トA2,A1,A0は、先に述べた様にバースト長ＢＬとして
１、２、４、８又はフルページを指定するものの、これ
らのビットA2,A1,A0の各値（１,０,０）、各値（１,０,
１）、各値（１,１,０）については、予備として残され
ているか、あるいは禁止されている。このため、これら
の３種類のコードを利用すれば、１、２、４、８又はフ
ルページの他に、更に３種類のバースト長ＢＬを設定す
ることが可能である。
は、１６ＭビットのシンクロナスＤＲＡＭの標準仕様に
従えば、モードレジスタ１２に図７に示す様なアドレス
を入力しており、このアドレスの最後の３ビットA2,A1,
A0によってバースト長ＢＬが指示される。これらのビッ
トA2,A1,A0は、先に述べた様にバースト長ＢＬとして
１、２、４、８又はフルページを指定するものの、これ
らのビットA2,A1,A0の各値（１,０,０）、各値（１,０,
１）、各値（１,１,０）については、予備として残され
ているか、あるいは禁止されている。このため、これら
の３種類のコードを利用すれば、１、２、４、８又はフ
ルページの他に、更に３種類のバースト長ＢＬを設定す
ることが可能である。
【００４８】ただし、予備として残されている３種類の
コードを利用しても、１〜２５６のうちの任意の数のア
ドレスへの連続的なアクセスが可能な上記各実施形態に
到底及ぶものではない。
コードを利用しても、１〜２５６のうちの任意の数のア
ドレスへの連続的なアクセスが可能な上記各実施形態に
到底及ぶものではない。
【００４９】なお、この発明は、上記各実施形態に限定
されるものでなく、多様に変形することが可能である。
例えば、バースト長や終了アドレスを示すビット長を適
宜に変更しても構わない。
されるものでなく、多様に変形することが可能である。
例えば、バースト長や終了アドレスを示すビット長を適
宜に変更しても構わない。
【００５０】
【発明の効果】以上説明した様に、この発明の半導体型
記憶装置によれば、設定手段によって、所望の終了アド
レスを設定すると、この所望の終了アドレスに、計数手
段によって計数されるアドレスが達したときに、この計
数手段が停止する。これによって、開始アドレスから終
了アドレスに至るまでの一連のアドレスに従って、メモ
リアレイがアクセスされ、所望の数のデータを連続的に
得ることができ、余分な時間を費やさずに済む。
記憶装置によれば、設定手段によって、所望の終了アド
レスを設定すると、この所望の終了アドレスに、計数手
段によって計数されるアドレスが達したときに、この計
数手段が停止する。これによって、開始アドレスから終
了アドレスに至るまでの一連のアドレスに従って、メモ
リアレイがアクセスされ、所望の数のデータを連続的に
得ることができ、余分な時間を費やさずに済む。
【００５１】また、終了アドレスの設定のタイミングを
格別に正確に決める必要がなく、タイミング制御を容易
に行うことができる。
格別に正確に決める必要がなく、タイミング制御を容易
に行うことができる。
【図１】この発明の半導体型記憶装置の第１実施形態を
示すブロック図
示すブロック図
【図２】図１の装置における動作タイミングの一例を示
す図
す図
【図３】図１の装置における動作タイミングの他の例を
示す図
示す図
【図４】この発明の半導体型記憶装置の第２実施形態を
示すブロック図
示すブロック図
【図５】図４の装置における動作タイミングの一例を示
す図
す図
【図６】図４の装置における動作タイミングの他の例を
示す図
示す図
【図７】図８の従来の装置におけるモードレジスタに入
力されるアドレスの構成を示す図
力されるアドレスの構成を示す図
【図８】従来の半導体型記憶装置を示すブロック図
【図９】図８の装置における動作タイミングの一例を示
す図
す図
【図１０】図８の装置における動作タイミングの他の例
を示す図
を示す図
【図１１】図８の装置における動作タイミングの別の例
を示す図
を示す図
１１ コマンドデコーダ １２ モードレジスタ １３ 内部カウンタ １４ メモリアレイ １５ 加算器並びに記憶装置 １６ 比較器 ２１ 記憶装置
Claims (7)
- 【請求項１】 計数手段に開始アドレスを与え、この計
数手段によって計数される開始アドレスからの一連のア
ドレスに従って、メモリアレイをアクセスする半導体型
記憶装置において、 任意の終了アドレスを設定する設定手段と、 計数手段によって計数されるアドレスが設定手段によっ
て設定された終了アドレスに達すると、この計数手段を
停止させる停止手段とを備える半導体型記憶装置。 - 【請求項２】 設定手段は、開始アドレス、及び該開始
アドレスからの一連のアドレスの数を外部から与えら
れ、開始アドレス及び一連のアドレスの数に基づいて、
任意の終了アドレスを設定する請求項１に記載の半導体
型記憶装置。 - 【請求項３】 設定手段は、開始アドレス、及び任意の
終了アドレスを外部から与えられる請求項１に記載の半
導体型記憶装置。 - 【請求項４】 開始アドレスを入力する入力端子、及び
該開始アドレスからの一連のアドレスの数を入力する入
力端子を別々に備え、開始アドレス及び該開始アドレス
からの一連のアドレスの数を同時に入力する請求項２に
記載の半導体型記憶装置。 - 【請求項５】 開始アドレスを入力する入力端子、及び
任意の終了アドレスを入力する入力端子を別々に備え、
開始アドレス及び任意の終了アドレスを同時に入力する
請求項３に記載の半導体型記憶装置。 - 【請求項６】 開始アドレスからの一連のアドレスの数
を該開始アドレスとは異なるタイミングで該開始アドレ
スの入力端子から入力する請求項２に記載の半導体型記
憶装置。 - 【請求項７】 任意の終了アドレスを開始アドレスとは
異なるタイミングで該開始アドレスの入力端子から入力
する請求項３に記載の半導体型記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124523A JPH10320975A (ja) | 1997-05-14 | 1997-05-14 | 半導体型記憶装置 |
| US09/073,228 US6041015A (en) | 1997-05-14 | 1998-05-05 | Semiconductor type memory device having consecutive access to arbitrary memory address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124523A JPH10320975A (ja) | 1997-05-14 | 1997-05-14 | 半導体型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320975A true JPH10320975A (ja) | 1998-12-04 |
Family
ID=14887603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9124523A Pending JPH10320975A (ja) | 1997-05-14 | 1997-05-14 | 半導体型記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6041015A (ja) |
| JP (1) | JPH10320975A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3535788B2 (ja) * | 1999-12-27 | 2004-06-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6933626B2 (en) * | 2001-04-24 | 2005-08-23 | Alphatec Ltd. | Ferroelectric transformer-free uninterruptible power supply (UPS) systems and methods for communications signal distribution systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5680425A (en) * | 1995-09-28 | 1997-10-21 | Micron Technology, Inc. | Self-queuing serial output port |
-
1997
- 1997-05-14 JP JP9124523A patent/JPH10320975A/ja active Pending
-
1998
- 1998-05-05 US US09/073,228 patent/US6041015A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6041015A (en) | 2000-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020920 |