JPH04153984A - ダイナミックメモリの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミックメモリ素子を記憶素子に用いたダ
イナミックメモリの制御方法、特に画像データ記憶装置
等に使用されるような複数のアクセス元を有するダイナ
ミックメモリの制御方法に関するものである。

［従来の技術］ 従来、この種の装置では、ダイナミックメモリの全メモ
リ素子に対してリフレッシュ制御を行うように構成され
ている。

［発明が解決しようとしている課題］ しかしながら、特に大容量のダイナミックメモリを用い
る場合など、その全メモリ素子に対してデータを保持す
る為のリフレッシュを行うことのよって、ダイナミック
メモリの消費電流が非常に大きくなり、消費電力が増大
してしまう欠点があった。又、リフレッシュ時に流れる
過渡的な大電流によるノイズ発生も問題となった。

本発明は、前記従来の欠点を除去し、消費電力の減少を
実現するダイナミックメモリの制御方法を提供する。

［課題を解決するための手段］ この課題を解決するために、本発明のダイナミックメモ
リの制御方法は、リフレッシュ動作が必要な複数のメモ
リ素子を有するダイナミックメモリの制御方法であって
、 該メモリに格納された画像のサイズに応じてリフレッシ
ュ動作を行うメモリ素子を選択する。

［作用］ かかる本発明は、メモリに格納された画像のサイズに応
じてリフレッシュ動作を行うことにより、消費電力の減
少を実現する。

［実施例コ 以下添付図面を参照して、本発明の一実施例を説明する
。

第１図に本発明のダイナミックメモリの制御方法を実現
する制御回路の一例を示す。

本実施例ではＣＰＵからのアクセスとＣＰＵ外からのリ
ードとライト及びリフレッシュが制御される。これらの
非同期に発生するメモリ要求を制御するのがタイムスロ
ット制御部５１２であり、メモリタイミング部５１３に
同期した時分割方式によりぞれぞれのメモリ要求を制御
する。

第２図のタイミングチャートに従って、この動作を説明
する。

メモリ素子７０２〜７０４・・・のサイクルタイムは２
５０ｎｓであり、第２図の６０１のタイミングで１つの
アクセススロット（ｓｌｏｔｏ〜３）がこれに対応する
。６０１のタイミングで示すように、各アクセススロッ
トにはＯ〜３まで番号がふられており、前記４つのアク
セス要求を各スロットに割り当てる。

６０２がＣＰＵ以外からのメモリライト要求に割り当て
られるアクセススロットであり、発生したアクセス要求
は６０２のアクセススロットＯで受は付けられ、データ
が書き込まれる。同様に、ＣＰＵ以外からのメモリリー
ド要求には、アクセス・スロット１が割り当てられ６０
３がこれに相当する。ＣＰＵ要求及びリフレッシュ要求
はアクセス・スロット１及び３を割り当てている。

リフレッシュタイマ５１８よりのリフレッシュ要求は発
生間隔が広い為、ＣＰＵと同じスロットとなっており、
優先度決定／タイミング同期部７０１で両者の優先度チ
エツクを行い、競合が発生した場合、リフレッシュ要求
を優先させる構成にしている。

次に、本実施例でのリフレッシュ制御は、メモリ素子７
０２，７０３，７０４のように３ブロツクを一括して行
う、１ブロツクは８個のメモリ素子により構成されてい
るので、−度に行われるリフレッシュは２４個の素子と
いうことになる。このブロックが（ＲＡＳＯ，ＣＡＳＯ
）〜（ＲＡＳ３．ＣＡＳ３）で示す４ブロツクあり、そ
れぞれ個別にリフレッシュされる構成となっている。Ｃ
ＰＵにより設定された時間間隔で、リフレッシュタイマ
５１８はリフレッシュ要求パルスを発生する。これは次
の優先決定／タイミング同期部７０１でＣＰＵからのア
クセスとの競合をチエツクし、ＲＥＦ　（リフレッシュ
）信号７０６を発生する。この時のＲＥＦ信号は、前述
のようにメモリタイミングと同期化された信号となって
おり、アクセス・スロット１か３が割り当てられている
。ＲＥＦ信号７０６が発生すると、次段のＲＡＳ／ＣＡ
Ｓ発生回路７０７が動作し、ＲＡＳ、ＣＡＳ及びローア
ドレス／カラムアドレスを切り替える信号ＲＡＳ／ＣＡ
Ｓが発生する。本実施例ではＣＡＳ　ｂｅｆｏｒｅ　Ｒ
ＡＳによりリフレッシュ動作を行っており、通常のリー
ド／ライトとはタイミングが異なる。

ＲＥＦ信号７０６が発生すると、セレクタ７０８がＡ入
力側に切り替り、カウンタ７０５の出力がデコーダ７０
９，７１０に入力される、７０９．７１０はゲート端子
にＲＡＳ、ＣＡＳの各信号が入力されているので、例え
ばカウンタ７０５の出力が（１，１）ならばＲＡＳ３゜
ＣＡＳ３が接続されているナントゲートの片側の入力端
子がアクティブになる。この時、このナントゲートのも
う一方の入力端子がハイレベルになっていれば、ＲＡＳ
３．ＣＡＳ３がメモリ素子７０２〜７０３に供給され、
このブロックのリフレッシュが完了し、ＲＥＦ信号がロ
ーレベルになる。この時、カウンタ７０５は１カウント
アツプされ、出力が（０，０）となる。この後、リフレ
ッシュタイマ５１８からリフレッシュ要求が再び発生す
ると前述同様に今度はＲＡＳＯ。

ＣＡＳＯによりリフレッシュが行われる。この動作を順
次繰り返していき、全メモリ素子のリフレッシュを行う
。

続いて、入力される画像サイズが比較的小さく７０２〜
７０４のメモリ素子が未使用である場合に、このブロッ
クのリフレッシュ動作を停止する場合を説明する。

かかる場合、ＣＰｔＪは入力される画像サイズが７０１
のメモリ素子のみが用いられると判別した場合、リフレ
ッシュ制御レジスタ５１９のＲＡＳ３、ＣＡＳ３をゲー
トしているナンド７１１゜７１２に接続されているビッ
トに“Ｏ”をセットする。この値はＲＥＦ信号７０６の
立ち下がりに同期をとって、ラッチ７１３に移動され、
この後は、ＣＰＵが再度“１”をリフレッシュ制御レジ
スタ５１９にセットするまでＲＡＳ３゜ＣＡＳ３による
メモリ素子７０２〜７０４のリフレッシュ動作は停止さ
れる。この制御は他の３ブロツクのメモリ素子に対して
も同じように行えるので、ＣＰＵが未使用ブロックのリ
フレッシュ停止及び使用ブロックのリフレッシュ開始を
制御する。

本実施例で使用したメモリ素子のリフレッシュレートは
、５１２回／８ｍｓであるので、各メモリ素子は約１５
．６μｓｅｃ間隔でリフレッシュされる必要がある。そ
して、本実施例ではメモリ素子を４ブロツクに分はリフ
レッシュ動作を行う関係からリフレッシュタイマ５１８
のリフレッシュ要求間隔は約３，９μｓｅｃになるよう
に設定されている。

第３図は本発明の制御方法を画像データ記憶装置に適用
した場合のブロック図である。第３図を用いて動作例を
説明する。

５００〜５０２がダイナミックメモリ素子から成るフレ
ームメモリ部で、本実施例ではそれぞれ４Ｍバイトの計
１２Ｍバイトの容量を持ち、１素子当たり１Ｍビットの
容量を持つダイナミックメモリ素子（不図示）９６個に
より構成されている。

フレームメモリ部５００〜５０２にはアクセスされる経
路が３本ある。第１はスキャナ装置から画像データなＲ
，Ｇ、Ｂフルカラーで読み取り、それをフレームメモリ
５００〜５０２に書き込むものであり、５１５がこの画
像データ入力部であり、不図示のスキャナ装置が接続さ
れている。

第２はフレームメモリ５００〜５０２に記憶されている
画像データをプリンタ装置（不図示）に送出する為に読
み出すもので、５０６がこの画像データ出力部であり、
本実施例ではフルカラープリンタ装置に対してＲ，、Ｇ
、Ｂの各色データを出力する。

第３はＣＰＵ５０３からの読み出し／書き込みを行う為
のものであり、ＣＰＵバス５１０によりフレームメモリ
５００〜５０２が接続されている。フレームメモリ５０
０〜５０２のデータはＣＰＵ５０３からのアドレッシン
グによりＲｌＧ、Ｂ３色分が同時に読み出されるが、最
上位アドレスをデコーダ５１７及び５１８でデコードし
、３色のうち１色分のデータ８ビツトのみを読み書きす
る。ＣＰＵ５０３は、フレームメモリ５００〜５０２の
画像データの編集等を行う。

ＤＭＡコントローラ５０７は、ＧＰＩＢコントローラ５
０８及び５ＣＳＩコントローラ５０９とフレームメモリ
５００〜５０２間のＤＭＡ転送を制御し、ホストコンピ
ュータ（不図示）との画像データの送受を５ＣＳＩ、Ｇ
ＰＩＢにより行う事ができる。

５１４はアドレス変換を行うＲＡＭであり、フレームメ
モリの論理アドレスと物理アドレスの変換を行う。バン
クレジスタ５０６はＣＰＵ５０３がセットするレジスタ
で、ＣＰＵ５０３の持っているアドレス範囲（１６本）
では、全フレームメモリをアクセスするのに必要な２４
本のアドレスに対して不足する８本のアドレスを生成さ
せるものである。５１０，５１１は５１５の画像読み取
り部からのデータを書き込み、又５１６の画像プリンタ
部へ画像を読み出す場合のフレームメモリアドレスを発
生するブロックで、ＣＰＵ５０３が初期値をセットすれ
ば、そのアドレスから自動的にアドレスを発生する。

５０４はＣＰＵ５０３のプログラムが格納されているＲ
ＯＭであり、５０５はＣＰＵ５０３が使用するワークＲ
ＡＭである。

フレームメモリ５００〜５０２に対するアクセス要求は
、■画像読み取り部５１５からのライト要求、■画像プ
リント部からのリード要求、■メモリリフレッシュ要求
、■ＣＰＵ５０３からのリード／ライト要求、■ＤＭＡ
コントローラ５０７からのり−ド／ライト要求の計５つ
がある。このうち、■と■は共にＣＰＵバス５１０に接
続され、ＣＰＵ５０３がＤＡＭコントローラ５０７の要
求を受は付ける為、フレームメモリ５００〜５０２にと
っては単一のＣＰＵ５０３からの要求に見える（以降の
説明では、この２つの要求をひつくるめてＣＰＵ要求と
記述する）。

この為、メモリ要求は全てで４つが存在し、かつこれら
の要求は非同期に発生することになる。

これら要求は、第１図に示す制御方法により要求の衝突
が防がれ、リフレッシュの制御により消費電力の減少が
図れる。

尚、本発明の制御方法は、前記実施例で説明したような
画像メモリに対する制御以外にもダイナミックメモリを
使用する装置に対しては適用する事ができる。例えば、
ポータプル型のパーソナルコンピュータ、ワードプロセ
ッサ等に本発明を適用した場合には次のような効果が現
われる。

ポータプル型の場合には特にバッテリーによる駆動が行
われることがあり、本発明を適用すれば消費電力を低く
することが可能となるため、バッテリーの寿命が長くな
るという効果が派生する。

以上説明したように、ダイナミックメモリ素子を多く用
いた大容量メモリ装置でリフレッシュ動作をＣＰＵが各
素子に対して選択的に行える構成とした為、未使用のメ
モリのリフレッシュ動作を停止させる事ができ、不必要
なメモリ領域のリフレッシュ動作による消費電力の増加
をおさえる事ができる効果がある。

［発明の効果］ 本発明により、消費電力の減少を実現するダイナミック
メモリの制御方法を提供できる。

【図面の簡単な説明】

第１図は本実施例の制御方法を実現する制御回路の構成
を示すブロック図、 第２図は本実施例のアクセスタイミングを示すタイミン
グチャート、 第３図は本発明の制御方法を適用した画像メモリ回路の
構成を示すブロック図である。 図中、５１２−・・タイムストロット制御回路、５１３
・・・メモリタイミング生成回路、５１９・・・リフレ
ッシュ制御レジスタ、５１８・・・リフレッシュタイマ
、７０１・・・優先度決定／タイミング同期部、７０２
〜７０４・・・ダイナミックメモリ素子、７０５・・・
カウンタ、７０７・・・ＲＡＳ／ＣＡＳ発生回路、７０
８−・・セレクタ、７０９゜７１０・・・デコーダ、７
１１，７１２・・・ゲート回路、７１３・・・ラッチ回
路である。

Claims (1)

【特許請求の範囲】
1. （１）リフレッシュ動作が必要な複数のメモリ素子を有
   するダイナミックメモリの制御方法であつて、 該メモリに格納された画像のサイズに応じてリフレッシ
   ュ動作を行うメモリ素子を選択することを特徴とするダ
   イナミックメモリの制御方法。