KR102355573B1 - 선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩 - Google Patents

선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 칩에 연결된 시스템 온 칩(SoC)에 관한 것으로, 상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서; 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스되는 영역을 설정하는 제 1 액세스 윈도우; 상기 제 1 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 생성하는 제 1 선형 리맵퍼; 및 상기 제 1 액세스 윈도우에 의해 설정된 영역 및 상기 제 1 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 메모리 컨트롤러를 포함한다. 본 발명에 의하면, 프로세서와 메모리 컨트롤러 사이에 액세스 윈도우와 선형 리맵퍼를 연결함으로, 전력 소모를 줄일 수 있을 뿐만 아니라, 메모리를 효율적으로 사용할 수 있다.

Description

선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩{MEMORY SYSTEM AND SoC INCLUDING LINEAR REMAPPER AND ACCESS WINDOW}
본 발명은 메모리 시스템에 관한 것으로, 좀 더 상세하게는 선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩에 관한 것이다.
메모리 시스템은 두 개 이상의 프로세서를 포함할 수 있다. 예를 들면, 모바일 시스템(mobile system)은 모뎀(modem)과 응용 프로세서(Application Processor; AP) (혹은 멀티미디어 프로세서)를 포함할 수 있다. 두 개 이상의 프로세서를 포함하는 메모리 시스템은 각각의 프로세서를 구동하기 위해 최소한 두 개 이상의 메모리를 필요로 한다.
위의 예에서, 모뎀은 코드 저장을 위한 노어 플래시 메모리(NOR flash memory)와 코드 실행을 위한 디램(DRAM)을 동반한다. 그리고 응용 프로세서(AP)는 코드 및 데이터 저장을 위한 낸드 플래시 메모리(NAND flash memory)와 코드 실행을 위한 디램(DRAM)을 동반한다. 모뎀과 응용 프로세서는 UART(Universal Asynchronous Receiver Transmitter), SPI(Serial Peripheral Interface), SRAM 인터페이스 등을 통해 코드 및 데이터를 주고 받는다.
한편, 메모리 시스템은 두 개 이상의 디램을 통해 인터리빙 액세스 동작을 수행할 수 있다. 즉, 메모리 시스템은 성능 향상을 위해 두 개 이상의 디램을 번갈아 가며 액세스할 수 있다. 그러나 이러한 인터리빙 액세스 시스템에서는 하나의 디램만을 액세스하더라도 성능에 문제가 없는 경우에 두 개의 디램을 모두 사용하기 때문에 불필요한 전력을 소모할 수 있다.
본 발명은 상술한 기술적 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 인터리빙 액세스 동작을 사용하는 메모리 시스템에서 부분적으로 선형 액세스 동작을 사용함으로 불필요한 전력 소모를 줄일 수 있는 메모리 시스템 또는 시스템 온 칩을 제공하는 데 있다.
또한, 본 발명의 목적은 부분 선형 액세스 동작을 수행하는 경우에, 복수의 메모리 칩에 대한 액세스 윈도우 기능을 가짐으로, 메모리를 효율적으로 사용할 수 있는 메모리 시스템 및 시스템 온 칩을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 칩에 연결된 시스템 온 칩(SoC)에 관한 것으로, 상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서; 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스되는 영역을 설정하는 제 1 액세스 윈도우; 상기 제 1 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 생성하는 제 1 선형 리맵퍼; 및 상기 제 1 액세스 윈도우에 의해 설정된 영역 및 상기 제 1 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 시스템 온 칩은, 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 2 프로세서에 의해서만 액세스되는 영역을 설정하는 제 2 액세스 윈도우; 및 상기 제 2 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함한다. 상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행한다.
상기 제 1 액세스 윈도우는 상기 제 1 프로세서와 상기 제 1 선형 리맵퍼 사이에 연결되고; 상기 제 2 액세스 윈도우는 상기 제 2 프로세서와 상기 제 2 선형 리맵퍼 사이에 연결된다.
다른 실시 예로서, 상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정한다. 상기 제 1 CONFIG 신호는 상기 고유 액세스 영역의 시작 어드레스(Start_ADDR)와 마지막 어드레스(End_ADDR)를 포함한다. 상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행한다.
본 발명은 복수의 프로세서를 포함하는 시스템 온 칩(SoC)에 연결된 복수의 메모리를 액세스하는 방법에 관한 것으로, 본 발명의 실시 예에 따른 시스템 온 칩의 메모리 액세스 방법은, 상기 복수의 프로세서 중 제 1 프로세서로부터 상기 복수의 메모리 중 하나 또는 그 이상을 액세스하기 위한 어드레스를 입력받는 단계; 상기 어드레스가 상기 제 1 프로세서의 고유 액세스 영역인지를 판단하는 단계; 및 판단 결과에 따라 상기 고유 액세스 영역에 대한 선형 액세스 동작(linear access operation)을 수행하거나, 디코딩 에러 반응을 보내는 단계를 포함한다.
실시 예로서, 상기 고유 액세스 영역에 대한 선형 액세스 동작을 수행하는 단계에서는, 상기 복수의 메모리의 하나 또는 그 이상의 어드레스 영역에서 상기 제 1 프로세서에 의한 액세스 동작만을 수행하도록 제어한다. 상기 시스템 온 칩은 상기 복수의 메모리를 제어하기 위한 메모리 컨트롤러를 포함하고, 상기 고유 액세스 영역에 대한 선형 액세스 동작을 수행하는 단계에서는, 상기 제 1 프로세서로부터 입력받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공한다.
상기 시스템 온 칩은 상기 복수의 메모리의 하나 또는 그 이상의 어드레스 영역에서 상기 제 1 프로세서에 의한 액세스 동작만을 수행하도록 제어하는 제 1 액세스 윈도우; 및 상기 제 1 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 1 선형 리맵퍼를 더 포함하고, 상기 메모리 컨트롤러는 상기 제 1 액세스 원도우의 의해 설정된 영역 및 상기 제 1 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라 상기 복수의 메모리에 대한 부분 선형 액세스 동작을 수행한다.
본 발명의 다른 일면은 메모리 시스템에 관한 것으로, 복수의 메모리 칩; 및 상기 복수의 메모리 칩에 연결된 시스템 온 칩(SoC)을 포함하되, 상기 시스템 온 칩은, 상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서; 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역에서 상기 제 1 프로세서에 의해서만 액세스되는 영역을 설정하는 제 1 액세스 윈도우; 상기 제 1 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 생성하는 제 1 선형 리맵퍼; 및 상기 제 1 액세스 원도우의 의해 설정된 영역 및 상기 제 1 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 제어하는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 메모리 시스템은, 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 2 프로세서에 의해서만 액세스되는 영역을 설정하는 제 2 액세스 윈도우; 및 상기 제 2 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함한다. 상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행한다.
다른 실시 예로서, 상기 복수의 메모리 칩 중에 적어도 하나가 액세스 금지 영역을 갖는 비대칭 메모리 구조(asymmetric memory configuration)인 경우에도, 부분 선형 액세스 동작이 수행된다. 상기 제 1 또는 제 2 액세스 윈도우는 상기 액세스 금지 영역을 설정한다. 상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정하고; 상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행한다.
또 다른 실시 예로서, 상기 제 1 프로세서는 모뎀 프로세서이고, 상기 제 1 및 제 2 프로세서, 상기 메모리 컨트롤러, 상기 제 1 및 제 2 액세스 윈도우, 그리고 상기 제 1 및 제 2 선형 리맵퍼는 시스템 온 칩(SoC) 상에 구현된다. 상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정하고; 상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행한다.
본 발명의 다른 일면은 모바일 전자 장치에 관한 것으로, 영상 데이터를 디스플레이 하기 위한 디스플레이 패널; 무선으로 데이터 통신을 위한 무선 송수신부; 데이터를 저장하기 위한 복수의 메모리 칩; 및 상기 디스플레이 패널, 상기 무선 송수신부, 그리고 상기 복수의 메모리 칩에 연결된 응용 프로세서를 포함한다. 상기 응용 프로세서는, 상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서; 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스 되는 영역을 설정하는 제 1 액세스 윈도우; 상기 제 1 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 생성하는 제 1 선형 리맵퍼; 및 상기 제 1 액세스 원도우의 의해 설정된 영역 및 상기 제 1 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 제어하는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 모바일 전자 장치는, 상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 2 프로세서에 의해서만 액세스되는 영역을 설정하는 제 2 액세스 윈도우; 및 상기 제 2 프로세서로부터 입력 받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함한다. 상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행한다.
본 발명은 인터리빙 액세스 동작을 사용하는 메모리 시스템에서, 특정 프로세서(예를 들면, 모뎀) 앞에 선형 리맵퍼를 추가함으로, 부분적으로 선형 액세스 동작을 수행할 수 있고, 이를 통해 전력 소모를 줄일 수 있다.
또한, 본 발명은 프로세서와 메모리 컨트롤러 사이에 액세스 윈도우와 선형 리맵퍼를 연결함으로, 전력 소모를 줄일 수 있을 뿐만 아니라, 메모리를 효율적으로 사용할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 시스템의 인터리빙 액세스 동작을 개념적으로 보여주는 블록도이다.
도 3은 도 2는 도 1에 도시된 메모리 시스템의 어드레스에 따른 인터리빙 액세스 방법을 예시적으로 설명하기 위한 표이다.
도 4는 본 발명의 실시 예에 따른, 부분 인터리빙 액세스 동작을 수행하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 선형 리맵퍼를 예시적으로 보여주는 블록도이다.
도 6은 도 4에 도시된 선형 리맵퍼의 동작 어드레스 범위를 보여주는 개념도이다.
도 7은 도 4 및 도 5에 도시된 선형 리맵퍼의 어드레스 리맵핑 방법을 예시적으로 보여주는 다이어그램이다.
도 8은 도 4에 도시된 메모리 시스템의 부분 인터리빙 액세스 동작을 개념적으로 보여주는 블록도이다.
도 9는 도 4에 도시된 메모리 시스템의 부분 인터리빙 액세스 동작을 설명하기 위한 순서도이다.
도 10은 선형 액세스 영역이 두 개인 예를 보여주는 개념도이다.
도 11은 SFR (Special Function Register)의 설정에 의하여 remapping신호를 제어하는 CONFIG 신호를 생성하는 블록다이어그램이다.
도 12는 모뎀 칩이 시스템 온 칩 외부에 있는 메모리 시스템을 보여주는 블록도이다.
도 13은 2개 이상의 메모리를 포함하는 메모리 시스템의 선형 엑세스 동작을 수식으로 표현하기 위한 다이어그램이다.
도 14는 본 발명의 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있는 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14에 도시된 선형 리맵퍼 및 액세스 윈도우를 예시적으로 보여주는 블록도이다.
도 16 및 도 17은 도 15에 도시된 액세스 윈도우의 동작을 설명하기 위한 순서도이다.
도 18은 본 발명의 또 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있는 메모리 시스템을 보여주는 블록도이다.
도 19 및 도 20은 도 18에 도시된 메모리 시스템의 어드레스 영역을 보여주는 블록도이다.
도 21은 도 19 및 도 20에 도시된 액세스 방식을 보여주는 메모리 맵(memory map)이다.
도 22는 도 18에 도시된 메모리 시스템의 액세스 방식을 예시적으로 보여주는 매모리 맵이다.
도 23은 본 발명의 또 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 갖는 메모리 시스템을 보여주는 블록도이다.
도 24는 도 23에 도시된 비대칭 메모리 구조를 갖는 메모리 시스템의 선형 액세스 동작을 설명하기 위한 블록도이다.
도 25는 도 23에 도시된 메모리 시스템의 액세스 방식을 예시적으로 보여주는 매모리 맵이다.
도 26은 본 발명이 적용된 모바일 전자 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 메모리 시스템은 응용 프로세서가 두 개 이상의 메모리(예를 들면, DRAM)를 사용하며, 각각의 메모리의 포트를 번갈아 가며 액세스하는 인터리빙 액세스(interleaving access) 동작을 수행한다. 본 발명은 두 개 이상의 메모리(예를 들면, DRAM)에 대한 인터리빙 액세스 동작을 수행하지만, 메모리의 특정 영역에서는 부분적으로 선형 액세스(linear access) 동작을 수행할 수 있다. 이하에서는 본 발명의 실시 예에 따른 메모리 시스템의 인터리빙 액세스 동작과 부분 선형 액세스 동작이 차례대로 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 제 1 메모리(111), 제 2 메모리(112), 그리고 시스템 온 칩(SoC) 상에 구현된 응용 프로세서(Application Processor, 120)를 포함한다.
응용 프로세서(AP, 120)는 제 1 및 제 2 메모리(111, 112)를 제어하기 위한 메모리 컨트롤러(121), 버스 연결 유닛(122), 중앙처리장치(CPU, 123), 멀티미디어 프로세서(124), 그리고 모뎀 프로세서(125)를 포함한다. 메모리 컨트롤러(121)는 제 1 포트를 통해 제 1 메모리(111)를 액세스하고 제 2 포트를 통해 제 2 메모리(112)를 액세스한다. 중앙처리장치(123)는 응용 프로세서(AP, 120)의 전반적인 동작을 제어하며, 메모리(111, 112)와 같은 주변 장치들을 제어할 수 있다.
멀티미디어 프로세서(124)는 카메라나 디스플레이와 같이 멀티미디어 장치를 제어할 수 있다. 멀티미디어 프로세서(124)는 멀티미디어 장치를 제어하기 위하여, 응용 프로세서(120)에 연결된 제 1 및 제 2 메모리(111, 112)를 인터리빙 액세스 방식으로 사용할 수 있다. 즉, 멀티미디어 프로세서(124)는 메모리 컨트롤러(121)를 통해 제 1 및 제 2 메모리(111, 112)를 번갈아 가며 액세스할 수 있다.
시스템 온 칩(SoC) 상에 구현된 모뎀 프로세서(125)는 기지국 또는 다른 통신 장치들과 무선 통신을 수행하기 위한 프로세서이다. 모뎀 프로세서(125)는 응용 프로세서(120)와 공유하여 제 1 메모리(111) 또는 제 2 메모리(112)를 액세스할 수 있다. 이때 모뎀 프로세서(125)는 멀티미디어 프로세서(124)와 마찬가지로 제 1 및 제 2 메모리(111, 112)를 인터리빙 액세스 방식으로 사용할 수 있다. 즉, 모뎀 프로세서(125)는 메모리 컨트롤러(121)를 통해, 제 1 및 제 2 메모리(111, 112)를 번갈아 가며 액세스할 수 있다.
도 2는 도 1에 도시된 메모리 시스템의 인터리빙 액세스 동작을 개념적으로 보여주는 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(121)는 메모리 액세스 어드레스(ADDR)를 입력받고, 제 1 및 제 2 포트를 통해 제 1 및 제 2 메모리(111, 112)에 대한 인터리빙 액세스 동작을 수행한다.
메모리 컨트롤러(121)는 제 1 포트를 통해 제 1 메모리(111)에 데이터를 쓰거나 제 1 메모리(111)로부터 데이터를 읽는다. 이때 제 1 메모리(111)에 메모리 액세스를 위한 파워(power)와 클락(clock)이 제공된다. 다음으로, 메모리 컨트롤러(121)는 제 2 포트를 통해 제 2 메모리(112)를 액세스한다. 이때 제 2 메모리(112)에 파워와 클락이 제공된다. 이와 같은 방법으로, 메모리 컨트롤러(121)는 메모리 액세스 어드레스(ADDR)에 따라 제 1 및 제 2 메모리(111, 112)에 대한 인터리빙 액세스 동작을 수행한다.
도 3은 도 1에 도시된 메모리 시스템의 어드레스에 따른 인터리빙 액세스 방법을 예시적으로 설명하기 위한 표이다. 도 3을 참조하면, 메모리 액세스 어드레스(ADDR)는 청크 비트(chunk bits)과 인터리빙 비트(ILB; InterLeaving Bit)을 포함한다.
도 3의 예에서, 청크 비트(chunk bits)는 LSB 쪽에 위치하고, 인터리빙 비트(ILB)는 MSB 방향으로 청크 비트(chunk bit) 다음에 위치하고 있다. 메모리 컨트롤러(도 2 참조, 121)는 청크 단위로 인터리빙 액세스 동작을 수행하고, 인터리빙 비트(ILB)에 따라 제 1 또는 제 2 포트를 결정한다. 도 3에서 보는 바와 같이, 인터리빙 비트(ILB)가 0인 경우에는 제 1 포트가 선택되고, 1인 경우에는 제 2 포트가 선택된다.
여기에서, 인터리빙 단위(interleaving unit)는 청크 비트의 수에 따라 달라질 수 있다. 예로서, 하나의 어드레스에 따라 1 바이트(B; Byte)의 데이터가 저장된다고 가정할 때, 청크 비트가 2 비트인 경우에는 4B 단위로 인터리빙 액세스 동작이 수행될 수 있다. 청크 비트가 m 비트인 경우에는 2m 바이트 단위로 인터리빙 액세스 동작이 수행될 수 있다.
한편, 인터리빙 비트의 수는 메모리의 수에 따라 달라질 수 있다. 도 3의 예와 같이 메모리의 수가 2개인 경우에는 1 비트가 필요하지만, 4개인 경우에는 2 비트가 필요할 것이다. 즉, 인터리빙 비트가 n 비트인 경우에 메모리의 수는 최대 2n일 수 있다.
도 1 내지 도 3에 도시된 메모리 시스템(100)에 의하면, 모뎀 프로세서(125)는 제 1 및 제 2 메모리(111, 112) 전체에 대하여 인터리빙 액세스 동작을 수행할 수 있다. 즉, 모뎀 프로세서(125)은 도 2에서 보는 바와 같이, 제 1 및 제 2 포트를 번갈아 가며 메모리 전체에 대하여 인터리빙 액세스 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 부분 인터리빙(partial interleaving) 액세스 동작을 지원할 수 있다. 즉, 메모리 시스템은 제 1 및 제 2 메모리에 대한 인터리빙 액세스 동작을 수행하다가, 제 1 또는 제 2 메모리에 대한 선형 액세스(linear access) 동작을 수행할 수 있다. 반대로, 메모리 시스템은 선형 액세스 동작을 수행하다가, 인터리빙 액세스 동작을 수행할 수도 있다.
본 발명의 실시 예에 따른 메모리 시스템은 여러 가지 방법으로 부분 인터리빙 액세스 동작을 수행할 수 있다. 이하에서는 메모리 컨트롤러를 변경하지 않으면서, 부분 인터리빙 액세스 동작을 수행할 수 있는 방법이 설명될 것이다.
도 4는 본 발명의 실시 예에 따른, 부분 인터리빙 액세스 동작을 수행하는 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 메모리 시스템(200)은 제 1 메모리(211), 제 2 메모리(212), 그리고 시스템 온 칩(SoC)으로 구현된 응용 프로세서(Application Processor, 220)를 포함한다.
응용 프로세서(AP, 220)는 메모리 컨트롤러(221), 버스 연결 유닛(222), 중앙처리장치(CPU, 223), 멀티미디어 프로세서(224), 제 1 프로세서(225), 그리고 선형 리맵퍼(226)을 포함한다. 메모리 컨트롤러(221)는 제 1 포트를 통해 제 1 메모리(211)를 액세스하고 제 2 포트를 통해 제 2 메모리(212)를 액세스한다.
도 4에 도시된 메모리 시스템(200)은 제 1 프로세서(225)에 선형 리맵퍼(226)를 연결함으로, 제 1 및 제 2 메모리(211, 212)의 특정 영역에서 선형 액세스 동작이 수행되도록 할 수 있다. 본 발명은 단순하게 제 1 프로세서(225)에 선형 리맵퍼(226)를 추가하면 되기 때문에, 메모리 컨트롤러(221)의 변경 없이도 부분 인터리빙 액세스 동작을 수행할 수 있다. 도 4에서, 제 1 프로세서(225)는 도 1에 도시된 모뎀 프로세서일 수 있다.
도 5는 도 4에 도시된 선형 리맵퍼를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 선형 리맵퍼(226)는 제 1 선택 회로(MUX1, 11), 제 2 선택 회로(MUX2, 12), 제 1 리맵퍼(21), 그리고 제 2 리맵퍼(22)를 포함한다. 여기에서, 제 1 선택 회로(11) 및 제 1 리맵퍼(21)는 쓰기 어드레스(W_ADDR)를 입력받는 경우에 사용되고, 제 2 선택 회로(12) 및 제 2 리맵퍼(22)는 읽기 어드레스(R_ADDR)를 입력받는 경우에 사용될 수 있다.
계속해서 도 5를 참조하면, 선형 리맵퍼(226)는 중앙처리장치(도 4 참조, 223)로부터 CONFIG 신호를 입력받고, 인터리빙 액세스 동작 또는 부분 선형 액세스 동작을 선택할 수 있다. 예를 들면, 선택 신호(CONFIG)가 0인 경우에는 제 1 프로세서(225)로부터 입력받은 어드레스(W_ADDR 또는 R_ADDR)를 메모리 컨트롤러(도 4 참조, 221)로 제공한다. 선택 신호(CONFIG)가 1이면 제 1 리맵퍼(21) 또는 제 2 리맵퍼(22)를 통해 리맵핑된 어드레스(W_ADDR' 또는 R_ADDR')를 메모리 컨트롤러(221)로 제공한다. 이하에서는 선형 리맵퍼(226)이 부분 선형 액세스 동작을 선택한 예가 설명될 것이다.
도 6은 도 4에 도시된 선형 리맵퍼의 동작 어드레스 범위를 보여주는 개념도이다. 도 6을 참조하면, 메모리 액세스 어드레스는 인터리빙 액세스 동작을 수행하는 영역(IAA; Interleaving Access Area)과 선형 액세스 동작을 수행하는 영역(LAA; Linear Access Area)으로 구분할 수 있다.
도 6에서, 어드레스 A1~A2 구간 및 A3~A4 구간(IAA)에서는 인터리빙 액세스 동작이 수행되고, 어드레스 A2~A3 구간(LAA)에서는 선형 액세스 동작이 수행된다. 여기에서, 선형 리맵퍼(도 4 참조, 226)이 동작하는 어드레스 범위는 도 6에서 보는 바와 같이 A2~A3 구간이다. 여기에서, 어드레스 A2는 LAA base address이고, 어드레스 A3는 (LAA base address + LAA size - 1)이다. 선형 리맵퍼(226)는 LAA에서 동작할 수 있도록 LAA base address와 LAA size를 CONFIG 신호(도 5 참조)를 통해 설정 값으로 입력받을 수 있다.
도 7은 도 4 및 도 5에 도시된 선형 리맵퍼의 어드레스 리맵핑 방법을 예시적으로 보여주는 다이어그램이다. 도 7에서 Original ADDR은 선형 리맵퍼(226)가 제 1 프로세서(도 4 참조, 225)로부터 받은 어드레스(W_ADDR 또는 R_ADDR)이고, Remapped ADDR은 선형 리맵퍼(226)에 의해 리매핑된 어드레스(W_ADDR' 또는 R_ADDR')이다.
도 7을 참조하면, 메모리 액세스 어드레스(ADDR)는 청크 비트(chunk bits)와 인터리빙 비트(ILB; InterLeaving Bit)를 포함한다. 청크 비트는 인터리빙 액세스 동작을 수행하는 단위이고, 인터리빙 비트(ILB)는 제 1 또는 제 2 포트를 결정하는 비트이다. LAA 비트와 IAA 비트는 각각 선형 액세스 동작과 인터리빙 액세스 동작을 수행하는 어드레스 범위를 나타낸다.
선형 리맵퍼(226)는 예로서 LAA size MSB를 이용하여 리맵핑 동작을 수행할 수 있다. 예를 들어, LAA size가 64MB라고 가정하면, log2(LAA size)에 해당하는 비트인 log2(226)=26 번째 비트를 인터리빙 비트로 옮기고, 나머지 비트를 MSB 방향으로 이동(shift)시킨다.
이렇게 하면 선형 액세스 영역에 해당하는 인터리빙 비트가 동일한 값(0 또는 1)으로 되어, 선형 액세스 동작이 수행될 수 있다. LAA size MSB를 이용하는 것은 선형 리맵퍼(226)의 한 예에 불과하며, 이것 이외에도 다른 여러 방법으로도 리맵핑 동작을 수행할 수 있다.
도 8은 도 4에 도시된 메모리 시스템의 부분 인터리빙 액세스 동작을 개념적으로 보여주는 블록도이다. 도 8을 참조하면, 메모리 컨트롤러(221)는 리맵된 어드레스(Remapped ADDR)를 입력받고, 제 1 및 제 2 포트를 통해 제 1 및 제 2 메모리(211, 212)에 대한 부분 인터리빙 액세스 동작을 수행한다.
먼저, 메모리 컨트롤러(221)는 IAA 구간에서 제 1 및 제 2 포트를 번갈아 가며 제 1 및 제 2 메모리(211, 212)에 대한 인터리빙 액세스 동작을 수행한다. 다음으로, 메모리 컨트롤러(221)는 LAA 구간에서 제 1 포트를 통해 제 1 메모리(211)에 대한 선형 액세스 동작을 수행한다. 제 1 메모리(211)에 대한 선형 액세스 동작이 완료되면, 메모리 컨트롤러(221)는 제 2 포트를 통해 제 2 메모리(212)에 대한 선형 액세스 동작을 수행한다. 마지막으로, 메모리 컨트롤러(221) IAA 구간에서 제 1 및 제 2 포트를 번갈아 가며 제 1 및 제 2 메모리(211, 212)에 대한 인터리빙 액세스 동작을 수행한다.
도 9는 도 4에 도시된 메모리 시스템의 부분 인터리빙 액세스 동작을 설명하기 위한 순서도이다. 이하에서는 도 4 내지 도 9를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 부분 인터리빙 액세스 동작이 설명될 것이다.
S110 단계에서, 메모리 액세스 어드레스(ADDR)가 입력된다. 선형 리맵퍼(도 4 참조, 226)는 선형 액세스 영역(LAA)의 베이스 어드레스(base address)와 크기(size)를 설정 값으로 가지고 있다. 선형 리맵퍼(226)는 LAA base address와 LAA size를 통해, 입력된 메모리 액세스 어드레스(ADDR)가 인터리빙 액세스 영역(IAA)에 속해 있는지 선형 액세스 영역(IAA)에 속해 있는지를 알 수 있다.
S120 단계에서, 선형 리맵퍼(226)는 메모리 액세스 어드레스(ADDR)가 LAA base address보다 크거나 같은지를 판단한다. 메모리 액세스 어드레스(ADDR)가 LAA base address보다 작으면(No) 인터리빙 액세스 동작이 수행된다(S155). 메모리 액세스 어드레스(ADDR)가 크거나 같으면(Yes) 크면 S130 단계가 수행된다.
S130 단계에서, 선형 리맵퍼(226)는 메모리 액세스 어드레스(ADDR)가 (LAA base adddress + LAA size)보다 작은지를 판단한다. 메모리 액세스 어드레스(ADDR)가 (LAA base adddress + LAA size)보다 작지 않으면(No) 인터리빙 액세스 동작이 수행된다(S155). 만약 메모리 액세스 어드레스(ADDR)가 작으면 S140 단계가 수행된다.
S140 단계에서, 선형 리맵퍼(226)는 선형 어드레스 리맵핑(linear address remapping)을 수행한다. 선형 어드레스 리맵핑은 도 7의 예에서 보는 바와 같이, LAA size MSB를 인터리빙 비트(interleaving bit)로 옮기고, 나머지 상위 비트를 MSB 방향으로 옮김(shift)으로 수행될 수 있다.
S150 단계에서, 메모리 컨트롤러(도 7 참조, 221)는 Remapped ADDR를 입력받고, LAA에서 제 1 메모리(211) 또는 제 2 메모리(212)에 대한 선형 액세스 동작을 수행한다. S155 단계에서, 메모리 컨트롤러(221)는 IAA에서 제 1 및 제 2 메모리(211, 212)에 대한 인터리빙 액세스 동작을 수행한다.
본 발명의 실시 예에 따른 메모리 시스템(200)은 S120 단계와 S130 단계를 통해, 메모리 액세스 어드레스(ADDR)가 선형 액세스 영역(LAA)에 속하는지를 판단한다. 도 6에서 보는 바와 같이, 메모리 액세스 어드레스(ADDR)가 인터리빙 액세스 영역(IAA; A1~A2, A3~A4)에 속하는 경우에는 인터리빙 액세스 동작이 수행되고, 선형 액세스 영역(LAA; A2~A3)에 속하는 경우에는 선형 액세스 동작이 수행된다.
한편, 본 발명의 실시 예에 따른 메모리 시스템은 선형 액세스 영역(LAA)이 둘 이상인 경우에도 적용될 수 있다. 도 10은 선형 액세스 영역이 두 개인 예를 보여주는 개념도이다.
도 10에서, 어드레스 B1~B2, B3~B4, B5~B6 구간(IAA)에서는 인터리빙 액세스 동작이 수행되고, 어드레스 B2~B3 및 B4~B5 구간(LAA)에서는 선형 액세스 동작이 수행된다. 여기에서, 선형 리맵퍼(도 4 참조, 226)가 동작하는 어드레스 범위는 도 10에서 보는 바와 같이 B2~B3와 B4~B5 두 구간이다. 여기에서, 어드레스 B2 및 B4는 LAA base address이고, 어드레스 B3 및 B5는 (LAA base address + LAA size -1)이다. 선형 리맵퍼(226)는 LAA에서 동작할 수 있도록 LAA base address와 LAA size를 설정 값으로 입력받는다.
다시 도 4를 참조하면, 선형 리맵퍼(226)는 제 1 프로세서(225)에 연결된 것과 마찬가지로, 중앙처리장치(223) 또는 멀티미디어 프로세서(224)에 연결될 수도 있다. 또한, 선형 리맵퍼(226)는 제 1 프로세서(225), 중앙처리장치(223), 멀티미디어 프로세서(224) 등과 같은 프로세서를 공유하도록 연결될 수도 있다.
도 11은 SFR (Special Function Register)의 설정에 의하여 remapping 신호를 제어하는 CONFIG 신호를 생성하는 블록다이어그램이다. LAA1 Start는 linear access가 필요한 첫 번째 영역의 시작 address이며, LAA1 size는 LAA1의 영역 크기를 나타낸다. LAA2 Start는 linear access가 필요한 두번째 영역의 시작 address이며, LAA2 size는 LAA2의 영역 크기를 나타낸다. 도 11의 SFR은 CPU에 의하여 설정될 수 있다. 도 11의 CONFIG 신호는 SFR과 memory access address 값을 비교하여 memory access address가 LAA1 혹은 LAA2의 영역에 속하면 CONFIG 신호를 active 시켜 remapping address가 선택되도록 한다.
본 발명에 따른 메모리 시스템은 모뎀 칩이 시스템 온 칩(SoC) 밖에 있는 경우에도 적용될 수 있다. 이 경우에 모뎀 칩과 시스템 온 칩은 C2C(Chip to Chip)인터페이스를 통해 연결될 수 있다.
도 12는 모뎀 칩이 시스템 온 칩 외부에 있는 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(300)은 제 1 메모리(311), 제 2 메모리(312), 시스템 온 칩(SoC)으로 구현된 응용 프로세서(Application Processor, 320), 그리고 모뎀 칩(330)을 포함한다.
응용 프로세서(AP, 320)는 메모리 컨트롤러(321), 버스 연결 유닛(322), 중앙처리장치(CPU, 323), 멀티미디어 프로세서(324), 그리고 선형 리맵퍼(326)을 포함한다. 메모리 컨트롤러(321)는 제 1 포트를 통해 제 1 메모리(311)를 액세스하고 제 2 포트를 통해 제 2 메모리(312)를 액세스한다.
도 12에 도시된 메모리 시스템(300)은 모뎀 칩(330)에 선형 리맵퍼(326)를 연결함으로, 제 1 및 제 2 메모리(311, 312)의 특정 영역에서 선형 액세스 동작이 수행되도록 할 수 있다. 본 발명은 선형 리맵퍼(326)를 추가하면 되기 때문에, 메모리 컨트롤러(321)의 변경 없이도 부분 인터리빙 액세스 동작을 수행할 수 있다. 도 12에서, 선형 리맵퍼(326)는 버스 연결 유닛(322)과 메모리 컨트롤러(321) 사이에 놓일 수도 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 메모리 시스템은 두 개 이상의 메모리에 대하여 인터리빙 액세스 동작 또는 부분적으로 선형 액세스 동작을 수행할 수 있다. 본 발명은 인터리빙 액세스 동작을 통해 두 개 이상의 메모리들 간의 밴드위드 밸런스(bandwidth balance)를 맞추어 효과적으로 사용할 수 있다.
한편, 본 발명은 모뎀을 사용하는 경우와 같이 두 개의 메모리를 인터리빙 액세스할 필요가 없는 때에는 선형 액세스 동작을 사용할 수 있다. 특히 본 발명은 작은 전력 소모를 요구하는 모바일 시스템에서 효율적으로 사용될 수 있다. 본 발명은 인터리빙 액세스 동작을 사용하는 메모리 시스템에서 부분적으로 선형 액세스 동작을 수행할 수 있도록 함으로, 하나의 메모리만을 사용하거나 또는 메모리 밴드위드(memory bandwidth)를 의도적으로 하나의 메모리로 집중할 수 있다.
이렇게 함으로, 본 발명은 아이들(idle) 상태에 있는 다른 메모리의 클락 게이팅(clock gating) 또는 파워 게이팅(power gating)이 가능하도록 하거나, 이 메모리를 셀프 리프레시 모드(self-refresh mode)로 유도함으로써 전력 소모를 줄일 수 있다. 메모리 전체에 대해 인터리빙 액세스 동작을 사용하면, 모든 메모리에 대해 지속적으로 파워와 클락을 공급해주어야 하기 때문에 그만큼 전력 소모가 많아질 수 있다.
본 발명은 인터리빙 액세스 동작을 사용하는 메모리 시스템에서, 특정 프로세서(예를 들면, 모뎀) 앞에 선형 리맵퍼를 추가함으로, 부분적으로 선형 액세스 동작을 수행할 수 있고, 이를 통해 전력 소모를 줄일 수 있다.
도 13은 2개 이상의 메모리를 포함하는 메모리 시스템의 선형 엑세스 동작을 수식으로 표현하기 위한 다이어그램이다.
도 13의 예에서, an은 각 n번째 청크의 시작 어드레스, IVsize는 청크의 크기, IVport는 메모리 포트의 수(0, 1, 2, …, port)를 의미한다. 메모리 액세스 어드레
스(memory access address) a는 선형 영역에서 n번째 베이스 어드레스 an과 오프셋 어드레스 aoff로 분리할 수 있으므로, 수학식 1과 같이 표현할 수 있다.
Figure 112014104175412-pat00001
여기에서, 청크(chunk)의 크기는 IVsize이므로 0≤aoff< IVsize 이다. 수학식 1에서 an은 첫번째 청크의 base address a0에서 chunk 개수만큼 어드레스 영역을 증가한 값이므로, 수학식 2와 같다.
Figure 112014104175412-pat00002
여기에서, n=(an-a0)/IVsize이다.
이때, 인터리빙(interleaving)을 고려한 청크(chunk)의 선택을 계산하면, 1개 이상의 메모리 포트(memory port)에서 r번째 port의 메모리 청크(memory chunk)를 선택하고, 각 메모리 포트에서 최하단부터 k번째 메모리 청크를 선택한다고 하면, row를 선택하는 r 값과, column을 선택하는 k값을 기준으로 an은 아래와 수학식 3과 4와 같이 표현할 수 있다.
Figure 112014104175412-pat00003
여기에서, r은 0보다 크거나 같고 IVport보다 작다.
Figure 112014104175412-pat00004
따라서, 도 7 내지 도 8에서 설명한 바와 같이, 도 7에서 설명한 청크 비트(chunk bit)는 aoff에 해당하고, original address의 ILB는 memory port를 선택하는 수학식 3의 r값에 해당되며, IAA와 LAA bit는 k값에 해당된다. Original address의 bit를 이용하여 각 memory port의 access하는 address를 생성할 수 있으며, 도 7에서 설명한 바와 마찬가지로 LAA 및 ILB bit를 조작함으로써 부분적으로 선형 어드레스 리맵핑(linear address remapping)이 가능해진다.
도 14는 본 발명의 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있는 메모리 시스템을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 제 1 내지 제 4 메모리(1110~1140), 그리고 시스템 온 칩(SoC)으로 구현된 응용 프로세서(Application Processor, 1200)를 포함한다.
응용 프로세서(AP, 1200)는 메모리 컨트롤러(1210), 버스 연결 유닛(1220), 제 1 및 제 2 선형 리맵퍼(1231, 1232), 제 1 및 제 2 액세스 윈도우(1241, 1242), 그리고 제 1 및 제 2 프로세서(1251, 1252)를 포함한다. 메모리 컨트롤러(1210)는 제 1 내지 제 4 포트를 통해 각각 대응하는 제 1 내지 제 4 메모리(1110~1140)를 액세스한다.
도 14에 도시된 메모리 시스템(1000)은 제 1 및 제 2 프로세서(1251, 1252)에 각각 제 1 및 제 2 선형 리맵퍼(1231, 1232)를 연결함으로, 제 1 내지 제 4 메모리(1110~1140)의 특정 어드레스 영역에서 선형 액세스 동작을 수행할 수 있다.
또한, 메모리 시스템(1000)은 제 1 및 제 2 프로세서(1251, 1252)에 제 1 및 제 2 액세스 윈도우(1241, 1242)를 연결함으로, 제 1 내지 제 4 메모리(1110~1140) 중 특정 메모리에서 특정 프로세서에 의한 선형 액세스 동작을 수행할 수 있다. 예를 들면, 제 1 프로세서(1251)의 선형 액세스 동작은 제 1 메모리(1110)의 선형 액세스 영역(LAA)에서만 수행되고, 제 2 프로세서(1252)의 선형 액세스 동작은 제 2 내지 제 4 메모리(1120~1140)의 선형 액세스 영역에서 수행되도록 할 수 있다.
도 14에 도시된 메모리 시스템(1000)은 각각의 프로세서에 선형 리맵퍼와 액세스 윈도우를 포함함으로, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있다. 즉, 본 발명은 각각의 프로세서마다 선형 액세스 동작을 수행하는 영역을 독립적으로 설정할 수 있기 때문에, 비대칭 선형 액세스 동작을 수행할 수 있다.
도 15는 도 14에 도시된 선형 리맵퍼 및 액세스 윈도우를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 제 1 액세스 윈도우(1241)는 SFR(special function register, 도 11 참조)로부터 제 1 CONFIG 신호를 입력받고, 제 1 프로세서(도 14 참조, 1251)만 액세스할 수 있는 고유 액세스 영역을 설정하거나, 특정 액세스 영역에 대한 제 1 프로세서(1251)의 액세스를 차단(blocking)할 수 있다. 여기에서, 제 1 CONFIG 신호는 ROM이나 CPU를 통해 제공될 수도 있다.
제 1 액세스 윈도우(1241)는 제 1 내지 제 4 메모리(1110~1140) 중 하나 또는 그 이상의 메모리의 특정 어드레스 영역을 고유 액세스 영역으로 설정할 수 있다. 예를 들면, 제 1 액세스 윈도우(1241)는 제 1 메모리(1110)의 특정 어드레스 영역을 고유 액세스 영역으로 설정할 수 있다. 제 1 CONFIG 신호에는 고유 액세스 영역의 시작 어드레스(Start_ADDR)와 마지막 어드레스(End_ADDR)가 포함될 수 있다. 제 1 메모리(1110)의 고유 액세스 영역에 대해서는 제 2 프로세서(1252)의 액세스는 허용되지 않는다.
마찬가지로, 제 2 액세스 윈도우(도 14 참조, 1242)는 제 2 내지 제 4 메모리(1120~1140)의 특정 어드레스 영역을 고유 액세스 영역으로 설정할 수 있고, 이 고유 액세스 영역에 대해서는 제 1 프로세스(1251)의 액세스는 허용되지 않는다.
제 1 선형 리맵퍼(1231)는 도 5에 도시된 것과 같은 내부 구성 및 동작 원리를 가질 수 있다. 즉, 제 1 선형 리맵퍼(1231)는 SFR(도 11 참조)로부터 받은 제 2 CONFIG 신호에 따라 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택할 수 있다. 또한, 제 1 선형 리맵퍼(1231)는 제 2 CONFIG 신호에 따라 내부 리맵퍼(도 5 참조, 21 및 22)의 리맵핑된 어드레스(W_ADDR3 또는 R_ADDR3)를 메모리 컨트롤러(1210)로 제공할 수 있다.
도 16 및 도 17은 도 15에 도시된 액세스 윈도우의 동작을 설명하기 위한 순서도이다. 도 16은 쓰기 동작을 보여주는 순서도이고, 도 17은 읽기 동작을 보여주는 순서도이다.
도 16을 참조하면, 입력된 쓰기 어드레스(W_ADDR1)가 유효(valid)한지를 판단한다(S210). 유효하지 않는 경우에는 S210 단계가 반복된다. 유효한 경우에는 입력된 쓰기 어드레스(W_ADDR1)가 SFR로부터 입력된 특정 액세스 영역의 범위에 속하는지를 판단한다(S220). 즉, 입력된 쓰기 어드레스(W_ADDR1)가 특정 액세스 영역의 시작 어드레스(Start_ADDR)와 마지막 어드레스(End_ADDR) 사이에 있는지를 판단한다. 여기에서, 특정 액세스 영역은 제 1 프로세서(도 14 참조, 1251)만 액세스할 수 있는 영역을 의미한다.
제 1 액세스 윈도우(1241)는 입력된 쓰기 어드레스(W_ADDR1)가 특정 액세스 영역의 범위에 속하는 경우에는 W_ADDR2를 선형 리맵퍼(1231)로 제공하고, 속하지 않는 경우에는 디코딩 에러 반응(decoding error response)을 내보낸다.
도 17을 참조하면, 입력된 읽기 어드레스(R_ADDR1)가 유효(valid)한지를 판단한다(S310). 유효한 경우에는 읽기 어드레스(R_ADDR1)가 특정 액세스 영역의 시작 어드레스(Start_ADDR)와 마지막 어드레스(End_ADDR) 사이에 있는지를 판단한다(S320). 제 1 액세스 윈도우(1241)는 읽기 어드레스(R_ADDR1)가 특정 액세스 영역의 범위에 속하는 경우에는 R_ADDR2를 선형 리맵퍼(1231)로 제공하고, 속하지 않는 경우에는 디코딩 에러 반응(decoding error response)을 내보낸다.
도 18은 본 발명의 또 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있는 메모리 시스템을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(2000)은 제 1 내지 제 4 DRAM(2110~2140), 그리고 시스템 온 칩(SoC)으로 구현된 응용 프로세서(Application Processor, 2200)를 포함한다.
응용 프로세서(AP, 2200)는 DRAM 컨트롤러(2210), 제 1 및 제 2 선형 리맵퍼(2231, 2232), 제 1 및 제 2 액세스 윈도우(2241, 2242), 모뎀 프로세서(2251), 그리고 멀티미디어 프로세서(2252)를 포함한다. DRAM 컨트롤러(2210)는 제 1 내지 제 4 포트를 통해 각각 대응하는 제 1 내지 제 4 DRAM(2110~2140)을 액세스한다.
계속해서 도 18을 참조하면, 제 1 DRAM(2110)은 복수의 어드레스 영역(1-01~1-26)을 갖는다. 제 1 내지 제 9 어드레스 영역(1-01~1-09)과 제 18 내지 제 26 어드레스 영역(1-18~1-26)은 인터리빙 액세스 영역(IAA)이고, 제 10 내지 제 17 어드레스 영역(1-10~1-17)은 선형 액세스 영역(LAA)이다. 마찬가지로, 제 2 내지 제 4 DRAM(2120~2140)도 각각 인터리빙 액세스 영역(IAA)과 선형 액세스 영역(LAA)을 갖는다.
도 18에서 보는 바와 같이, 제 1 내지 제 4 DRAM(2110~2140)의 제 10 내지 제 17 어드레스 영역(1-10~4-17)은 선형 액세스 영역(LAA, 회색으로 표시)으로 설정될 수 있다. 모뎀 프로세서(2251)에 제 1 액세스 윈도우(2241) 및 제 1 선형 리맵퍼(2231)를 연결함으로, 제 1 내지 제 4 DRAM(2110~2140) 중 특정 어드레스 영역(1-10~1-17)에서 선형 액세스 동작이 수행되도록 할 수 있다. 제 1 DRAM(2110)의 선형 액세스 영역(LAA)은 모뎀 프로세서(2251)만 액세스할 수 있는 영역이다.
예를 들어, 모뎀 코드(modem code)가 부분 선형 액세스 동작을 통해 제 1 DRAM(2110)의 선형 액세스 영역(LAA)에 저장된다고 가정하면, 멀티미디어 프로세서(2252)는 이 영역을 액세스할 수 없고, 모뎀 프로세서(2251)만 액세스할 수 있다. 이 경우에 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)을 사용하지 못할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(2000)은 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)을 사용할 수 있도록, 멀티미디어 프로세서(2252)에 제 2 액세스 윈도우(2242) 및 제 2 선형 리맵퍼(2232)를 연결한다. 이를 통해 메모리 시스템(2000)은 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)에서 부분 선형 액세스 동작이 수행되도록 할 수 있다. 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)은 멀티미디어 프로세서(2252)만 액세스할 수 있는 영역으로 설정될 수 있다.
계속해서 도 18을 참조하면, 멀티미디어 프로세서(2252)는 제 2 액세스 윈도우(2242) 및 제 2 선형 리맵퍼(2232)를 이용하여, 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)에서 부분 선형 액세스 동작이 수행되도록 할 수 있다. 먼저 제 2 DRAM(2120)의 제 10 내지 제 17 어드레스 영역(2-10~2-17)에 대한 선형 액세스 동작이 수행된다. 다음으로, 제 3 DRAM(2130)의 제 10 내지 제 17 어드레스 영역(3-10~3-17)에 대한 선형 액세스 동작이 수행된다. 마지막으로, 제 4 DRAM(2140)의 제 10 내지 제 17 어드레스 영역(4-10~4-17)에 대한 선형 액세스 동작이 수행된다.
도 19 및 도 20은 도 18에 도시된 메모리 시스템의 어드레스 영역을 보여주는 블록도이다. 도 19는 선형 액세스 동작(linear access operation) 없이 인터리빙 액세스 동작(interleaving access operation)만을 수행하는 경우를 보여주고, 도 20은 부분 선형 액세스 동작(partially linear access operation)을 수행하는 경우를 보여준다.
도 19를 참조하면, 인터리빙 액세스 동작이 제 1 내지 제 4 DRAM(2110~2140)에 걸쳐 수행된다. 제 1 내지 제 4 DRAM(2110~2140)의 제 1 어드레스 영역(1-01~4-01)이 액세스된 다음에, 다시 제 1 내지 제 4 DRAM(2110~2140)의 제 2 어드레스 영역(1-02~4-02)이 액세스되고, 마지막으로 제 26 어드레스 영역(1-26~4-26)이 액세스된다.
도 20을 참조하면, 제 1 내지 제 4 DRAM(2110~2140)의 제 1 내지 제 9 어드레스 영역(1-01~4-09)은 인터리빙 액세스 영역(IAA)이고, 제 10 내지 제 17 어드레스 영역(1-10~4-17)은 선형 액세스 영역(LAA)이며, 제 18 내지 제 26 어드레스 영역(1-18~4-26)은 인터리빙 액세스 영역(IAA)이다. 선형 액세스 영역(LAA)은 도 18에 도시된 제 1 및 제 2 선형 리맵퍼(2231, 2232)에 의해 설정될 수 있다.
한편, 제 1 DRAM(2110)의 선형 액세스 영역(LAA)은 모뎀 프로세서(2251)만 액세스할 수 있고, 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)은 멀티미디어 프로세서(2252)만 액세스할 수 있다. 특정 프로세서의 고유 액세스 영역은 도 18에 도시된 제 1 및 제 2 액세스 윈도우(2241, 2242)에 의해 설정될 수 있다.
계속해서 도 20을 참조하면, 인터리빙 액세스 동작이 제 1 내지 제 4 DRAM(2110~2140)의 제 1 내지 제 9 어드레스 영역(1-01~4-09)에 걸쳐 수행된다. 그 다음에, 제 1 DRAM(2110)의 제 10 내지 제 17 어드레스 영역(1-10~1-17)에 대한 부분 선형 액세스 동작이 수행된다. 이 영역은 모뎀 프로세서(2251)에 의해서만 액세스 될 수 있고, 제 1 선형 리맵퍼(2231) 및 제 1 액세스 윈도우(2241)에 의해 설정될 수 있다.
그리고 제 2 내지 제 4 DRAM(2120~2140)의 제 10 내지 제 17 어드레스 영역(2-10~2-17, 3-10~3-17, 4-10~4-17)에 대한 부분 선형 액세스 동작이 수행된다. 이 영역은 멀티미디어 프로세서(2252)에 의해서만 액세스 될 수 있고, 제 2 선형 리맵퍼(2232) 및 제 2 액세스 윈도우(2242)에 의해 설정될 수 있다. 마지막으로, 제 1 내지 제 4 DRAM(2110~2140)의 제 18 내지 제 26 어드레스 영역(1-18~4-26)에 대한 인터리빙 액세스 동작이 수행된다.
도 21은 도 19 및 도 20에 도시된 액세스 방식을 보여주는 메모리 맵(memory map)이다. 도 21의 왼쪽 메모리 맵은 도 19에 도시된 인터리빙 액세스 동작만 수행한 경우를 보여주고, 오른쪽 메모리 맵은 도 20에 도시된 비대칭 선형 액세스 동작을 수행한 경우를 보여준다. 도 21을 참조하면, 인터리빙 액세스 영역(IAA)에서는 동일한 메모리 맵을 갖는다. 오른쪽 메모리 맵의 선형 액세스 영역(LAA)은 대응하는 왼쪽 메모리 맵의 인터리빙 액세스 영역(IAA)과 다른 메모리 맵을 갖는다.
도 22는 도 18에 도시된 메모리 시스템의 액세스 방식을 예시적으로 보여주는 매모리 맵이다. 도 22를 참조하면, 제 1 내지 제 9 어드레스 영역(1-01~4-09)은 인터리빙 액세스 영역(IAA)이고, 제 10 내지 제 17 어드레스 영역(1-10~4-17)은 선형 액세스 영역(LAA)이고, 제 18 내지 제 26 어드레스 영역(1-18~4-26)은 인터리빙 액세스 영역(IAA)이다.
인터리빙 액세스 영역(IAA) 중에서 제 1 내지 제 6 어드레스 영역(1-01~4-06)은 모뎀 프로세서(도 18 참조, 2251)에 의한 액세스 영역이고, 제 7 내지 제 9 어드레스 영역(1-07~4-09)은 모뎀 프로세서(2251)와 멀티미디어 프로세서(2252)의 공유 액세스 영역(shared access area)으로 설정할 있다.
제 1 DRAM(도 18 참조, 2110)의 선형 액세스 영역(LAA)은 모뎀 프로세서만 액세스 할 수 있는 어드레스 영역(1-10, 1-11, 1-12, ... , 1-17)이다. 그리고 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역(LAA)은 멀티미디어 프로세서(2252)만 액세스 할 수 있는 어드레스 영역(2-10, 2-11, 2-12, …, 4-16, 4-17)이다. 그리고 인터리빙 액세스 영역(IAA) 중에서 제 18 내지 제 26 어드레스 영역(1-18~4-26)은 멀티미디어 프로세서(도 18 참조, 2252)에 의한 액세스 영역으로 설정할 수 있다.
다시 도 18을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(2000)은 각각의 프로세서에 선형 리맵퍼 및 액세스 윈도우를 연결함으로, 선형 액세스 동작을 수행하는 영역의 메모리 영역을 낭비 없이 효율적으로 사용할 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 시스템(2000)은 비대칭 선형 액세스 동작(asymmetric linear access operation)을 수행할 수 있다. 즉, 제 1 DRAM(2110)의 선형 액세스 영역과 제 2 내지 제 4 DRAM(2120~2140)의 선형 액세스 영역과 같이, 선형 액세스 동작을 비대칭적으로 수행하도록 할 수 있다.
도 23은 본 발명의 또 다른 실시 예에 따른, 비대칭 선형 액세스 동작(asymmetric linear access operation)을 갖는 메모리 시스템을 보여주는 블록도이다. 도 23을 참조하면, 메모리 시스템(3000)은 제 1 내지 제 4 DRAM(3110~3140), 그리고 시스템 온 칩(SoC)으로 구현된 응용 프로세서(Application Processor, 3200)를 포함한다.
도 23의 메모리 시스템(3000)은 비대칭 메모리 구조(asymmetric memory configuration)를 갖는다. 즉, 제 1 내지 제 4 DRAM(3110~3140)의 메모리 크기(memory size)가 다르거나, 어드레스 영역이 다를 수 있다. 예를 들면, 제 1 및 제 3 DRAM(3110, 3130)은 선형 액세스 영역(LAA)을 갖지만, 제 2 및 제 4 DRAM(3120, 3140)은 선형 액세스 영역(LAA) 없이 인터리빙 액세스 영역(IAA)만으로 구성될 수 있다.
계속해서 도 23을 참조하면, 응용 프로세서(AP, 3200)는 DRAM 컨트롤러(3210), 제 1 및 제 2 선형 리맵퍼(3231, 3232), 제 1 및 제 2 액세스 윈도우(3241, 3242), 모뎀 프로세서(3251), 그리고 멀티미디어 프로세서(3252)를 포함한다. DRAM 컨트롤러(3210)는 제 1 내지 제 4 포트를 통해 각각 대응하는 제 1 내지 제 4 DRAM(3110~3140)을 액세스한다.
앞에서 설명한 바와 같이, 제 1 및 제 3 DRAM(3110, 3130)은 인터리빙 액세스 영역(IAA)과 선형 액세스 영역(LAA)를 갖는다. 제 1 내지 제 9 어드레스 영역(1-01~1-09, 3-01~3-09)은 인터리빙 액세스 영역(IAA)이고, 제 10 내지 제 17 어드레스 영역(1-10~1-17, 3-10~3-17)은 선형 액세스 영역(LAA)이다. 반면에, 제 2 및 제 4 DRAM(3120, 3140)은 인터리빙 액세스 영역(IAA)만을 갖는다. 제 1 및 제 3 DRAM(3110, 3130)의 선형 액세스 영역(LAA)에 대응하는 제 2 및 제 4 DRAM(3120, 3140)의 영역을 액세스 금지 영역(NAA; No Accessible Area)이라고 한다.
본 발명의 메모리 시스템(3000)은 액세스 윈도우(3241, 3242)을 이용하여, 제 2 및 제 4 DRAM(3120, 3240)의 액세스 금지 영역(NAA)을 설정할 수 있다. 메모리 시스템(3000)은 제 2 및 제 4 DRAM(3120, 3240)의 액세스 금지 영역(NAA)에 대한 액세스가 있는 경우에, 이를 차단(blocking)하고 디코딩 에러 응답(decoding error response)을 보낼 수 있다.
도 24는 도 23에 도시된 비대칭 메모리 구조를 갖는 메모리 시스템의 선형 액세스 동작을 설명하기 위한 블록도이다. 도 24를 참조하면, 제 1 내지 제 4 DRAM(3110~3140)의 제 1 내지 제 9 어드레스 영역(1-01~4-09)은 인터리빙 액세스 영역(IAA)이다. 제 1 및 제 3 DRAM(3110, 3130)의 제 10 내지 제 17 어드레스 영역(1-10~1-17, 3-10~3-17)은 선형 액세스 영역(LAA)이다.
제 1 DRAM(3110)의 선형 액세스 영역(LAA)은 모뎀 프로세서(3251)만 액세스할 수 있고, 제 3 DRAM(3130)의 선형 액세스 영역(LAA)은 멀티미디어 프로세서(3252)만 액세스하도록 설정할 수 있다. 특정 프로세서의 고유 액세스 영역은 도 23에 도시된 제 1 및 제 2 액세스 윈도우(3241, 3242)에 의해 설정될 수 있다.
계속해서 도 24를 참조하면, 인터리빙 액세스 동작이 제 1 내지 제 4 DRAM(3110~3140)의 제 1 내지 제 9 어드레스 영역(1-01~4-09)에 걸쳐 수행된다. 그 다음에, 제 1 DRAM(3110)의 제 10 내지 제 17 어드레스 영역(1-10~1-17)에 대한 선형 액세스 동작이 수행된다. 이 영역은 모뎀 프로세서(2251)에 의해서만 액세스 될 수 있다. 그리고 제 3 DRAM(3130)의 제 10 내지 제 17 어드레스 영역(3-10~3-17)에 대한 선형 액세스 동작이 수행된다. 이 영역은 멀티미디어 프로세서(3252)에 의해서만 액세스될 수 있다.
도 25는 도 23에 도시된 메모리 시스템의 액세스 방식을 예시적으로 보여주는 메모리 맵이다. 도 25의 왼쪽 메모리 맵은 인터리빙 액세스 동작만 수행한 경우를 보여주고, 오른쪽 메모리 맵은 부분 선형 액세스 동작을 수행한 경우를 보여준다.
먼저, 인터리빙 액세스 동작만을 수행하는 경우(왼쪽 메모리 맵)에는, 메모리 시스템(3000)은 제 1 DRAM(3110)의 제 10 어드레스 영역(1-10)을 액세스한 다음에, 제 3 DRAM(3130)의 제 10 어드레스 영역(3-10)을 액세스한다. 제 2 및 제 4 DRAM(3120, 3140)의 제 10 어드레스 영역은 액세스 금지 영역(NAA)이다. 이와 같은 방법으로, 제 11 내지 제 17 어드레스 영역에 대한 인터리빙 액세스 동작이 수행된다.
다음으로, 부분 선형 액세스 동작을 수행하는 경우(오른쪽 메모리 맵)에는, 메모리 시스템(3000)은 제 1 DRAM(3110)의 제 10 내지 제 17 어드레스 영역(1-10~1-17)을 액세스한 다음에, 제 3 DRAM(3130)의 제 10 내지 제 17 어드레스 영역(3-10~3-17)을 액세스한다. 제 2 및 제 4 DRAM(3120, 3140)의 제 10 내지 제 17 어드레스 영역은 액세스 금지 영역(NAA)이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 시스템은 프로세서에 선형 리맵퍼를 연결함으로, 부분 선형 액세스 동작을 수행할 수 있다. 또한, 본 발명은 복수의 프로세서들 각각에 액세스 윈도우와 선형 리맵퍼를 연결함으로, 각각의 프로세서마다 선형 액세스 동작을 수행하는 영역을 다르게 설정할 수 있다. 이를 통해, 본 발명은 비대칭 선형 액세스 동작(도 18 참조) 및 비대칭 메모리 구조(도 23)를 갖도록 설계할 수 있다.
본 발명에 의하면, 프로세서와 메모리 컨트롤러 사이에 액세스 윈도우와 선형 리맵퍼를 연결함으로, 전력 소모를 줄일 수 있을 뿐만 아니라, 메모리를 효율적으로 사용할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 메모리 시스템은 디지털 카메라, 캠코더, 휴대 전화, 스마트 폰, 디지털 TV, PMP, PSP, PDA 등과 같은 전자 장치에 사용될 수 있다.
도 26은 본 발명이 적용된 모바일 전자 장치를 보여주는 블록도이다. 도 26을 참조하면, 모바일 전자 장치(5000)는 MIPI(mobile industry processor interface) 표준 또는 eDP(Embedded DisplayPort) 표준을 지원할 수 있도록 구성될 수 있다. 모바일 전자 장치(5000)는 디스플레이 패널(5100), DSI (display serial interface) 주변 회로(5200), 카메라 모듈(5300), CSI (camera serial interface) 주변 회로(5400), 제 1 내지 제 N 메모리(5500~5600), 무선 송수신부(5700), 유저인터페이스(5800), 응용 프로세서(5900)를 포함할 수 있다.
디스플레이 패널(5100)은 영상 데이터를 디스플레이할 수 있다. DSI 주변 회로(5200)는 타이밍 컨트롤러, 소스 드라이버, 게이트 드라이버 등을 포함할 수 있다. 응용 프로세서(5900)에 내장된 DSI 호스트는 DSI를 통하여 디스플레이 패널(5100)과 시리얼 통신을 수행할 수 있다.
카메라 모듈(5300) 및 CSI 주변 회로(5400)는 렌즈, 이미지 센서, 이미지 프로세서 등을 포함할 수 있다. 카메라 모듈(5300)에서 생성된 이미지 데이터는 이미지 프로세서에서 처리될 수 있으며, 처리된 이미지는 CSI를 통하여 응용 프로세서(5900)로 전달될 수 있다.
제 1 내지 제 N 메모리(5500~5600)는 M-PHY 계층을 통하여 응용 프로세서(5900)와 통신을 수행할 수 있다. 제 1 내지 제 N 메모리(5500~5600)는 앞에서 설명한 바와 같이, 응용 프로세서(5700)의 제어에 따라 부분 선형 액세스 동작 또는 비대칭 선형 액세스 동작을 수행할 수 있다. 또한, 도 23에 도시된 바와 같이, 제 1 내지 제 N 메모리(5500~5600)는 비대칭 메모리 구조를 가질 수도 있다.
무선 송수신부(5700)는 안테나(5710), RF 부(5720), 및 모뎀(2730)을 포함할 수 있다. 모뎀(5730)은 M-PHY 계층을 통하여 응용 프로세서(5900)와 통신하는 것으로 도시되었다. 그러나, 실시 예에 따라서, 모뎀(5730)은 응용 프로세서(5900)에 내장될 수 있다.
한편, 본 발명에 따른 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300: 메모리 시스템
120, 220, 320: 시스템 온 칩
121, 221, 321: 메모리 컨트롤러
122, 222, 322: 버스 연결 유닛
123, 223, 323: 중앙처리장치
124, 224, 324: 멀티미디어 프로세서
1000, 2000, 3000: 메모리 시스템
1200, 2200, 3200: 시스템 온 칩
1210, 2210, 3210: 메모리 컨트롤러
1231, 1232, 2231, 2232, 3231, 3232: 선형 리맵퍼
1241, 1242, 2241, 2242, 3241, 3242: 액세스 윈도우

Claims (20)

  1. 복수의 메모리 칩에 연결된 시스템 온 칩(SoC)에 있어서:
    상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서;
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스되는 제1 영역을 설정하는 제 1 액세스 윈도우;
    상기 제 1 프로세서로부터 입력 받은 상기 제1 영역 내의 어드레스로부터 선형-액세스 메모리 맵을 생성하는 제 1 선형 리맵퍼; 및
    상기 제 1 액세스 원도우의 의해 설정된 상기 제1 영역 및 상기 선형-액세스 메모리 맵에 기반하여, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 메모리 컨트롤러를 포함하고,
    상기 제1 선형 리맵퍼는 상기 복수의 메모리 칩에 할당된 인터리빙 액세스 메모리 맵 내에서 상기 복수의 메모리 칩에 걸쳐 연속적으로 증가하는 어드레스를 상기 복수의 메모리 칩 중 제1 메모리 칩을 액세스하기 위한 연속적으로 증가하는 메모리 어드레스에 리맵핑 함으로써 상기 선형-액세스 메모리 맵을 생성하고,
    상기 메모리 컨트롤러는 상기 부분 선형 액세스 동작을 상기 제1 메모리 칩에 적용하여, 상기 선형-액세스 메모리 맵 내에서 상기 제1 메모리 칩의 연속적인 메모리 어드레스를 순차적으로 액세스하고, 그리고
    상기 인터리빙 액세스 메모리 맵 내의 두 개의 연속적인 메모리 어드레스의 각각은 상기 복수의 메모리 칩의 서로 다른 메모리 칩을 가리키는 시스템 온 칩.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 2 프로세서에 의해서만 액세스되는 제2 영역을 설정하는 제 2 액세스 윈도우; 및
    상기 제 2 프로세서로부터 입력받은 상기 제2 영역 내의 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함하고,
    상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 상기 제2 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 시스템 온 칩.
  3. 제 2 항에 있어서,
    상기 제 1 액세스 윈도우는 상기 제 1 프로세서와 상기 제 1 선형 리맵퍼 사이에 연결되고; 상기 제 2 액세스 윈도우는 상기 제 2 프로세서와 상기 제 2 선형 리맵퍼 사이에 연결되는 시스템 온 칩.
  4. 제 1 항에 있어서,
    상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정하는 시스템 온 칩.
  5. 제 4 항에 있어서,
    상기 제 1 CONFIG 신호는 상기 고유 액세스 영역의 시작 어드레스(Start_ADDR)와 마지막 어드레스(End_ADDR)를 포함하는 시스템 온 칩.
  6. 제 5 항에 있어서,
    상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행하는 시스템 온 칩.
  7. 제 1 항에 있어서,
    상기 제 1 프로세서는 모뎀 프로세서인 시스템 온 칩.
  8. 복수의 프로세서를 포함하는 시스템 온 칩(SoC)에 연결된 복수의 메모리를 액세스하는 방법에 있어서:
    상기 복수의 메모리에 할당된 인터리빙 액세스 메모리 맵 내에서 상기 복수의 메모리에 걸쳐 연속적으로 증가하는 어드레스를 상기 복수의 메모리 중 제1 메모리를 액세스하기 위한 연속적으로 증가하는 메모리 어드레스에 리맵핑 함으로써, 상기 복수의 프로세서 중 제1 프로세서를 위한 선형-액세스 메모리 맵을 생성하는 단계;
    상기 복수의 프로세서 중 상기 제 1 프로세서로부터 상기 복수의 메모리 중 하나 또는 그 이상을 액세스하기 위한 어드레스를 입력받는 단계;
    상기 어드레스가 상기 제 1 프로세서의 상기 선형-액세스 메모리 맵에 포함되는지를 판단하는 단계; 및
    판단 결과에 따라 상기 선형-액세스 메모리 맵에 기반하여 상기 복수의 메모리 중 제1 메모리에 대한 선형 액세스 동작(linear access operation)을 수행하거나, 디코딩 에러 반응을 보내는 단계를 포함하고,
    상기 인터리빙 액세스 메모리 맵 내의 두 개의 연속적인 메모리 어드레스의 각각은 상기 복수의 메모리의 서로 다른 메모리를 가리키는 시스템 온 칩의 메모리 액세스 방법.
  9. 제 8 항에 있어서,
    상기 선형-액세스 메모리 맵에 기반하여 상기 복수의 메모리 중 제1 메모리에 대한 선형 액세스 동작을 수행하는 단계에서는, 상기 복수의 메모리의 하나 또는 그 이상의 어드레스 영역에서 상기 제 1 프로세서에 의한 액세스 동작만을 수행하도록 제어하는 시스템 온 칩의 메모리 액세스 방법.
  10. 제 9 항에 있어서,
    상기 시스템 온 칩은 상기 복수의 메모리를 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 선형-액세스 메모리 맵에 기반하여 상기 복수의 메모리 중 제1 메모리에 대한 선형 액세스 동작을 수행하는 단계에서는, 상기 제 1 프로세서로부터 입력받은 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 시스템 온 칩의 메모리 액세스 방법.
  11. 제 10 항에 있어서,
    상기 시스템 온 칩은
    상기 복수의 메모리의 하나 또는 그 이상의 어드레스 영역 중에 상기 제 1 프로세서에 의한 액세스 동작만을 수행하도록 제어하는 제 1 액세스 윈도우; 및
    상기 선형-액세스 메모리 맵을 생성하는 제 1 선형 리맵퍼를 더 포함하고,
    상기 메모리 컨트롤러는 상기 선형-액세스 메모리 맵에 따라 상기 복수의 메모리에 대한 부분 선형 액세스 동작을 수행하는 시스템 온 칩의 메모리 액세스 방법.
  12. 복수의 메모리 칩; 및
    상기 복수의 메모리 칩에 연결된 시스템 온 칩(SoC)을 포함하되,
    상기 시스템 온 칩은,
    상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서;
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스되는 제1 영역을 설정하는 제 1 액세스 윈도우;
    상기 제 1 프로세서로부터 입력받은 상기 제1 영역 내의 어드레스로부터 선형-액세스 메모리 맵을 생성하는 제 1 선형 리맵퍼; 및
    상기 제 1 액세스 윈도우에 의해 설정된 상기 제1 영역 및 상기 선형-액세스 메모리 맵에 기반하여, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 제1 선형 리맵퍼는 상기 복수의 메모리 칩에 할당된 인터리빙 액세스 메모리 맵 내에서 상기 복수의 메모리 칩에 걸쳐 연속적으로 증가하는 어드레스를 상기 복수의 메모리 칩 중 제1 메모리 칩을 액세스하기 위한 연속적으로 증가하는 메모리 어드레스에 리맵핑 함으로써 상기 선형-액세스 메모리 맵을 생성하고,
    상기 메모리 컨트롤러는 상기 부분 선형 액세스 동작을 상기 제1 메모리 칩에 적용하여, 상기 선형-액세스 메모리 맵 내에서 상기 제1 메모리 칩의 연속적인 메모리 어드레스를 순차적으로 액세스하고, 그리고
    상기 인터리빙 액세스 메모리 맵 내의 두 개의 연속적인 메모리 어드레스의 각각은 상기 복수의 메모리 칩의 서로 다른 메모리 칩을 가리키는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서 상기 제 2 프로세서에 의해서만 액세스되는 제2 영역을 설정하는 제 2 액세스 윈도우; 및
    상기 제 2 프로세서로부터 입력 받은 상기 제2 영역 내의 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함하되,
    상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 상기 제2 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 복수의 메모리 칩 중에 적어도 하나가 액세스 금지 영역을 갖는 비대칭 메모리 구조(asymmetric memory configuration)인 경우에도, 부분 선형 액세스 동작이 수행되는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제 1 또는 제 2 액세스 윈도우는 상기 액세스 금지 영역을 설정하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정하고;
    상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행하는 메모리 시스템.
  17. 제 13 항에 있어서,
    상기 제 1 프로세서는 모뎀 프로세서이고,
    상기 제 1 및 제 2 프로세서, 상기 메모리 컨트롤러, 상기 제 1 및 제 2 액세스 윈도우, 그리고 상기 제 1 및 제 2 선형 리맵퍼는 시스템 온 칩(SoC) 상에 구현되는 메모리 시스템.
  18. 제 13 항에 있어서,
    상기 제 1 액세스 윈도우는 SFR(special function register)로부터 제 1 CONFIG 신호를 입력받고, 상기 제 1 프로세서만 액세스할 수 있는 고유 액세스 영역을 설정하고;
    상기 제 1 선형 리맵퍼는 상기 SFR로부터 제 2 CONFIG 신호를 입력받고, 상기 복수의 메모리 칩에 대한 인터리빙 액세스 동작 또는 선형 액세스 동작을 선택적으로 수행하는 메모리 시스템.
  19. 영상 데이터를 디스플레이 하기 위한 디스플레이 패널;
    무선으로 데이터 통신을 위한 무선 송수신부;
    데이터를 저장하기 위한 복수의 메모리 칩; 및
    상기 디스플레이 패널, 상기 무선 송수신부, 그리고 상기 복수의 메모리 칩에 연결된 응용 프로세서를 포함하되,
    상기 응용 프로세서는,
    상기 복수의 메모리 칩을 사용하기 위한 어드레스를 제공하는 제 1 및 제 2 프로세서;
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 1 프로세서에 의해서만 액세스되는 제1 영역을 설정하는 제 1 액세스 윈도우;
    상기 제 1 프로세서로부터 입력 받은 상기 제1 영역 내의 어드레스로부터 선형-액세스 메모리 맵을 생성하는 제 1 선형 리맵퍼; 및
    상기 제 1 액세스 원도우의 의해 설정된 상기 제1 영역 및 상기 선형-액세스 메모리 맵에 기반하여, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 메모리 컨트롤러를 포함하고,
    상기 제1 선형 리맵퍼는 상기 복수의 메모리 칩에 할당된 인터리빙 액세스 메모리 맵 내에서 상기 복수의 메모리 칩에 걸쳐 연속적으로 증가하는 어드레스를 상기 복수의 메모리 칩 중 제1 메모리 칩을 액세스하기 위한 연속적으로 증가하는 메모리 어드레스에 리맵핑 함으로써 상기 선형-액세스 메모리 맵을 생성하고,
    상기 메모리 컨트롤러는 상기 부분 선형 액세스 동작을 상기 제1 메모리 칩에 적용하여, 상기 선형-액세스 메모리 맵 내에서 상기 제1 메모리 칩의 연속적인 메모리 어드레스를 순차적으로 액세스하고, 그리고
    상기 인터리빙 액세스 메모리 맵 내의 두 개의 연속적인 메모리 어드레스의 각각은 상기 복수의 메모리 칩의 서로 다른 메모리 칩을 가리키는 모바일 전자 장치.
  20. 제 19 항에 있어서,
    상기 복수의 메모리 칩의 하나 또는 그 이상의 어드레스 영역 중에서, 상기 제 2 프로세서에 의해서만 액세스되는 제2 영역을 설정하는 제 2 액세스 윈도우; 및
    상기 제 2 프로세서로부터 입력 받은 상기 제2 영역 내의 어드레스를 리맵핑하고, 상기 리맵핑된 어드레스를 상기 메모리 컨트롤러로 제공하는 제 2 선형 리맵퍼를 더 포함하되,
    상기 메모리 컨트롤러는 상기 제 2 액세스 원도우의 의해 설정된 상기 제2 영역 및 상기 제 2 선형 리맵퍼에 의해 리맵핑된 어드레스에 따라, 상기 복수의 메모리 칩에 대한 부분 선형 액세스 동작을 수행하는 모바일 전자 장치.
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