CN115117045A - 用于芯片的封装框架，加工方法及相关产品 - Google Patents

用于芯片的封装框架，加工方法及相关产品 Download PDF

Info

Publication number
CN115117045A
CN115117045A CN202110296746.1A CN202110296746A CN115117045A CN 115117045 A CN115117045 A CN 115117045A CN 202110296746 A CN202110296746 A CN 202110296746A CN 115117045 A CN115117045 A CN 115117045A
Authority
CN
China
Prior art keywords
chip
receiving area
package
memory
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110296746.1A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Cambricon Information Technology Co Ltd
Original Assignee
Shanghai Cambricon Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Cambricon Information Technology Co Ltd filed Critical Shanghai Cambricon Information Technology Co Ltd
Priority to CN202110296746.1A priority Critical patent/CN115117045A/zh
Priority to PCT/CN2021/141281 priority patent/WO2022193774A1/zh
Publication of CN115117045A publication Critical patent/CN115117045A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本披露涉及一种用于芯片的封装框架，加工方法及相关产品。在人工智能训练场景下，集成电路装置可以包括印刷电路板，在该印刷电路板上可以设置封装基底，封装基底上进一步可以设置有第一片上系统芯片和第一存储器芯片。其中，第一片上系统芯片可以通过封装基底与第一存储器芯片进行可通信连接。

Description

用于芯片的封装框架，加工方法及相关产品
技术领域
本披露一般地涉及电路领域，更具体地，本披露涉及芯片的封装和制造领域。
背景技术
从功能来看，云端人工智能(Artificial Intelligence，简称为“AI”)芯片主要在做两件事情：训练和推理。
训练是指将海量的数据发送到服务器，通过反复调整AI算法，使其掌握特定的功能。这个过程需要极高的计算性能、精度和通用性。因此，云端训练时通常采用最先进工艺节点，通过例如COWOS(Chip-on-Wafer-on-Substrate)晶圆级芯片封装技术完成片上系统(System-On-Chip，简称为“SOC”)芯片与多个高带宽存储器(High Bandwidth Memory，简称为“HBM”)芯片之间的互连。
推理是指将训练好的模型直接拿来应用，模型的参数已经固化，也不需要海量的数据计算，对计算性能、精度和通用性的要求没有那么严苛。因此，云端推理过程中不需要使用价格非常昂贵的HBM芯片，而是通常将封装后的SOC芯片在印刷电路板(PrintedCircuit Board，简称为“PCB”)上完成与多个双倍速率同步动态随机存储器(Double DataRate SDRAM，简称为“DDR”)芯片的互连。
综上可知，云端训练SOC芯片和推理SOC芯片分别需要连接不同类型的存储器芯片，因此云端训练和推理无法共用同一款SOC芯片。随着晶圆制造工艺节点的演进，SOC芯片投片成本越来越高，这意味着共用同一款SOC芯片带来的经济收益也越来越显著。因此，如何实现同一款SOC芯片与不同类型的存储器芯片的互连，以降低SOC芯片投片成本，提高经济效益，成为亟需解决的技术问题。
发明内容
为了解决至少一个上述技术问题，本披露提供了一种用于芯片的封装框架，加工方法及相关产品，从而实现了同一款片上系统芯片与不同类型的存储器芯片的互连。
在一个方面中，本披露提供用于芯片的封装框架，包括：封装基底；第一片上系统芯片容放区域，其设置于所述封装基底上，用于容放第一片上系统芯片；输入输出芯片，其设置于所述封装基底上；其中，所述输入输出芯片和所述芯片容放区域通过所述封装基底连接。
在又一个方面中，本披露提供一种封装器件，包括：如上所述的封装框架；第一片上系统芯片，其设置于所述芯片容放区域，以通过所述封装基底与所述输入输出芯片连接。
在又一个方面中，本披露提供一种集成电路装置，包括：如上所述的封装器件；印刷电路板；第二存储器芯片，所述第二存储器芯片设置于所述印刷电路板上，并且通过印刷电路板与所述封装器件连接，进而实现所述第二存储器芯片与所述第一片上系统芯片的连接。
在又一个方面中，本披露提供一种电子设备和板卡，包括：如上所述的封装框架或如上所述的封装器件，或如上所述的集成电路装置。
在又一个方面中，本披露提供一种用于芯片的封装框架的加工方法，包括：提供封装基底，其上具有第一容放区和第二容放区，并且所述第一容放区和第二容放区经由所述封装基底连接，其中所述第一容放区用于容放第一片上系统芯片；提供输入输出芯片；将所述输入输出芯片设置到所述第二容放区，以便使得所述输入输出芯片通过所述封装基底与所述第一容放区连接。
在又一个方面中，本披露提供一种封装器件的加工方法，包括：提供封装基底，其上具有第一容放区和第二容放区，并且所述第一容放区和第二容放区经由所述封装基底连接；提供第一片上系统芯片；提供输入输出芯片；将所述第一片上系统芯片设置到所述第一容放区，并且将所述输入输出芯片设置到所述第二容放区，以便使得所述输入输出芯片通过所述封装基底与所述第一片上系统芯片连接。
在另一个方面中，本披露提供一种集成电路装置的加工方法，包括：如上所述的封装器件的加工方法；提供印刷电路板，其上具有第四容放区和第五容放区，并且所述第四容放区和第五容放区经由印刷电路板连接；提供第二存储器芯片；将所述封装器件设置到所述第四容放区，将所述第二存储器芯片设置到所述第五容放区，以便使得所述第二存储器芯片通过印刷电路板与所述封装器件连接。
通过利用本披露的引入输入输出芯片的封装方案，使得用于连接第一存储器芯片(例如高带宽存储器)的第一片上系统芯片可与第二存储器芯片(例如双倍速率同步动态随机存储器)连接，实现了同一款片上系统芯片与不同类型存储器芯片的互连，从而降低了片上系统芯片的投片成本，提高了产品经济效益。此外，通过引入输入输出芯片的封装方案，也使得第一片上系统芯片可以连接更多的第二存储器芯片，从而扩大存储容量，且有利于充分利用传输带宽。
附图说明
通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：
图1-1和图1-2是示出根据本披露实施例的人工智能训练场景下的集成电路装置的多个结构示意图；
图2是示出根据本披露实施例的人工智能推理场景下的集成电路装置的结构示意图；
图3-1和图3-2是示出根据本披露实施例的用于芯片的封装框架的多个结构示意图；
图4是示出根据本披露实施例的一种封装器件的结构示意图；
图5-1和图5-2是示出根据本披露实施例的集成电路装置的多个结构示意图；
图6是示出根据本披露实施例的用于芯片的封装框架的加工方法的流程图；
图7是示出根据本披露实施例的封装器件的加工方法的流程图；以及
图8是示出根据本披露实施例的集成电路装置的加工方法的流程图。
具体实施方式
下面将结合附图，对本披露实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。并且附图中只展示了与发明点相关的器件，其他与发明点无关的器件并未展示。
应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。本披露的说明书和权利要求书中使用的术语“可用”或“可用于”或“用于”等类似描述，是指示所描述的功能或作用的存在，但并非限定该功能或作用正在执行状态。
此外，应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
为了方便理解，首先将本发明中的一些术语进行如下解释说明。
片上系统(System-On-Chip，简称为“SOC”)芯片，是由多个具有特定功能的集成电路组合在一个芯片上形成的系统或产品。
印刷电路板(Printed Circuit Board，简称为“PCB”)，可用于提供电子元器件的电气连接，有助于显著地减少布线和装配的差错，通过PCB走线可以使得电子元器件之间互连。
高带宽存储器(High Bandwidth Memory，简称为HBM)，具有更高速度、更高带宽，适用于高存储器带宽需求的应用场景，例如云端AI处理。
下面将结合附图来详细描述本披露的多个实施例。
图1-1示出根据本披露实施例的人工智能训练场景下的集成电路装置100的一个结构示意图。
如图1-1所示，在人工智能训练场景下，集成电路装置100可以包括印刷电路板，在该印刷电路板上可以设置有封装基底，该封装基底上进一步可以设置有第一片上系统芯片101和第一存储器芯片。
第一片上系统芯片101是可用于与第一存储器芯片连接的一款片上系统芯片。在图1-1中，第一片上系统芯片101可以通过封装基底走线与第一存储器芯片进行可通信连接。
第一存储器芯片可用于为片上系统芯片提供高速存储，例如可以为高带宽存储器芯片。在图1-1中，第一存储器芯片可用于为第一片上系统芯片101提供高速存储，以支持人工智能训练过程中的海量数据的存储和运算。
如图1-1所示，PHY代表芯片上的互连接口，用于芯片与其他电路结构之间的数据传输。在图1-1中，PHY可以是第一片上系统芯片101连接于第一存储器芯片的接口。
数据总线(Data Bus)代表芯片之间连接的走线，用于传送数据信息。如图1-1所示，数据总线可以通过PHY接口将第一片上系统芯片101与第一存储器芯片相连接。
封装基底是芯片封装的载体，可用于为芯片提供电连接、保护、支撑、组装等功效。在图1-1中，封装基底可用于实现第一片上系统芯片101与第一存储器芯片的连接，以及实现第一片上系统芯片101和第一存储器芯片与封装基底下层的PCB的连接。
进一步如图1-1所示，第一片上系统芯片101可以通过封装基底走线，即铺设在封装基底中的数据总线，实现与第一存储器芯片的可通信连接。
需要理解的是，尽管在图1-1中示出了4个第一存储器芯片，但这仅仅是一种示例性表示，本领域技术人员可以根据实际需要选择任何期望数量的第一存储器芯片。
图1-2示出根据本披露实施例的人工智能训练场景下的集成电路装置100的又一个结构示意图。
如图1-2所示，封装基底可以包括封装基板和封装中介层。
封装基板(Package Substrate Plate，简称为“PKG”)，作用在于承载和保护芯片以及实现芯片和下层电路结构的连接。在图1-2中，封装基板可用于承载第一片上系统芯片101和第一存储器芯片，以及实现第一片上系统芯片101和第一存储器芯片与封装基板下层的PCB的连接。
封装中介层可以设置在上述的封装基板上或者设置在封装基板中，用于实现多个芯片之间的互连，以及可以作为连接芯片和封装基板之间的桥梁。封装中介层例如可以为硅中介层(Si interposer)或者再分布中介层(Redistribution Layer Interposer，简称为“RDL Interposer”)。通过封装中介层，可以形成更小线宽线距的连接走线，提高布线密度，进而满足高性能芯片(如第一存储器芯片)的要求。在图1-2中，第一片上系统芯片101可以通过该封装中介层走线(即设置在封装中介层中的数据总线)与第一存储器芯片进行可通信连接。
需要理解的是，尽管在图1-2中示例性地示出了封装中介层设置于该封装基板表面，且覆盖了封装基板表面中第一片上系统芯片101和第一存储器芯片映射的区域，但在其他实施例中，封装中介层可以仅覆盖连接第一片上系统芯片101和第一存储器芯片的数据总线(data bus)区域。此外，封装中介层也可以埋设或嵌在封装基板内部。例如，可以在封装基板上设置一个凹槽，该凹槽的形状和大小适配封装中介层，然后可将封装中介层设置在该凹槽内，并可以将第一片上系统芯片101和第一存储器芯片设置在该封装中介层上，或者可以将第一片上系统芯片101和第一存储器芯片的局部区域例如芯片的互连接口所在区域设置在该封装中介层上，以实现封装中介层与第一片上系统芯片101和第一存储器芯片的可通信连接，进而通过在封装中介层中进行布线或铺设线路，可实现第一片上系统芯片101和第一存储器芯片之间的可通信连接。
在人工智能训练中，需要处理海量的数据，这个过程需要极高的计算能力和精度。如图1-1和图1-2所示，训练时通常需要设置提供高速存储的存储器芯片(即第一存储器芯片)，并需要采用先进工艺节点，例如可以通过COWOS(Chip-on-Wafer-on-Substrate)封装技术，实现第一片上系统芯片101与第一存储器芯片之间的互连。
图2是示出根据本披露实施例的人工智能推理场景下的集成电路装置200的一个结构示意图。
如图2所示，在人工智能推理场景下，集成电路装置200可以包括印刷电路板，在该印刷电路板上可以设置有封装基板和第二存储器芯片，并且在该封装基板上可以设置有第二片上系统芯片201。
第二片上系统芯片201可以是用于与第二存储器芯片连接的一款片上系统芯片。在图2中，第二片上系统芯片201可以通过PCB走线实现与第二存储器芯片的可通信连接，而无需通过高成本的封装中介层进行可通信连接。
第二存储器芯片的带宽通常可以低于第一存储器芯片，例如可以为双倍速率同步动态随机存储器(Double Data Rate SDRAM，简称为“DDR”)芯片、低功耗双倍速率同步动态随机存储器(Low Power Double Data Rate SDRAM，简称为“LPDDR”)或图形用双倍数据速率同步动态随机存储器(Graphics Double Data Rate SDRAM，简称“GDDR”)等。
此外，第二存储器芯片的引脚大小和间距均大于第一存储器芯片，因此通过PCB走线工艺即可进行第二片上系统芯片201与第二存储器芯片的连接。
I&F代表已封装的片上系统芯片与存储器芯片互连的接口。在图2中，I&F是指第一片上系统芯片201封装后与第二存储器芯片连接的接口。
在人工智能推理中，是直接拿训练好的模型来应用，它的参数已经固化，也不需要海量的数据计算，对计算性能、精度和通用性的要求没有那么严苛。因此在该场景下，不需要使用价格非常昂贵的用于高速存储的存储器芯片(即图1-1和图1-2所示的第一存储器芯片)。如图2所示，推理场景下，可以设置第二存储器芯片，并将第二存储器芯片与封装后的第二片上系统芯片201通过PCB走线进行连接。
综上所述，在不同的应用场景下，如人工智能训练和推理场景，片上系统芯片分别要连接不同类型的存储器芯片，因此无法共用同一款片上系统芯片。而随着晶圆制造工艺节点的演进，片上系统芯片投片成本越来越高，这意味着共用同一款片上系统芯片带来的经济收益也越来越显著。
有鉴于此，本公开提供了更优的解决方案。图3-1是示出根据本披露实施例的用于芯片的封装框架300的一个结构示意图。
如图3-1，提供了一种用于芯片的封装框架300。该封装框架300包括封装基底；第一片上系统芯片容放区域301，其设置于该封装基底上，用于容放第一片上系统芯片101；和输入输出芯片，其设置于该封装基底上；其中，输入输出芯片和第一片上系统芯片容放区域通过该封装基底连接。
输入输出芯片(INPUT/OUTPUT芯片，简称“I/O芯片”)，是一种数据转接芯片。在本公开中，I/O芯片可用于实现第一片上系统芯片101与第二存储器芯片之间的数据通信或传输。具体实现可参见下文结合图5-1和图5-2的描述。
如图3-1所示，I/O芯片设置于封装基底上，更具体地，I/O芯片可通过例如焊接的方式实现与封装基底的引脚连接。
结合图1-1或图1-2所示，第一片上系统芯片101能够用于与第一存储器芯片连接。因此，通过集成输入输出芯片的封装框架100，可以实现同一款片上系统芯片(即第一片上系统芯片101)与不同类型的存储器芯片(即第一存储器芯片和第二存储器芯片)的连接，避免了为适应不同的应用场景(例如云端推理和训练)，需设计不同款片上系统芯片带来的投片成本的增加。
需要理解的是，本文中的类似“第一片上系统芯片101用于或可用于与第一存储器芯片连接”的描述，仅指第一片上系统芯片101是可用于与第一存储器芯片连接的一款片上系统芯片，并非限定两者在物理上已经处于连接状态。
此外，I/O芯片可以为多个，且多个I/O芯片设置于第一片上系统芯片容放区域301的周围，以便于与片上系统芯片的多个接口进行通信连接。
如图3-1所示，I/O芯片可以为4个，其可以分别对称设置于第一片上系统芯片容放区域301的两侧，且在同一侧的两个I/O芯片可以分别位于容放区域301的两端，以使得同一侧的两个I/O芯片之间的间隔空间最大，便于走线，进而可用于与更多的第二存储器芯片进行连接。
但在其他实施例中，I/O芯片的数量和排布方式可以不限于上述描述的方式，而是可以根据带宽以及产品空间大小、形状具体设计。例如I/O芯片的数量可以仅设置2个，分别位于第一片上系统芯片容放区域301的两侧，或者也可以设置为6个，两侧分别设置3个。此外，I/O芯片也不限于仅设置在第一片上系统芯片容放区域301的两侧，其可以均匀分布在第一片上系统芯片容放区域301的周围。
进一步地，如图3-1所示，I/O芯片可以为四边形。并且每个边侧可以分别设置一个连接接口，并进行如下布局：其中一侧或一个接口(靠近第一片上系统芯片容放区域301的一侧或接口)用于连接第一片上系统芯片容放区域301，其余三侧或三个接口均用于连接第二存储器芯片。这样的布局设计使得一个I/O芯片可以用于与多个第二存储器芯片互连，有助于实现I/O芯片连接更多的第二存储器芯片，以便于充分利用第一片上系统芯片的传输带宽。
更具体地，如图3-1所示，I/O芯片可以为长方形。图中的PHY x32/PHY x64分别代表I/O芯片上用于连接32位/64位第二存储器芯片的接口。I/O芯片长边所在其中一侧设置有用于连接第一片上系统芯片容放区域301的接口，其对侧设置有用于连接64位第二存储器芯片的接口，两个短边所在侧分别设置有用于连接32位和64位第二存储器芯片的接口。在一个实施例中，一个I/O芯片可以通过一侧的芯片接口与第一片上系统芯片容放区域301互连，然后再通过其他侧的芯片接口可以与多个32位或64位的第二存储器芯片互连，最终实现第一片上系统芯片容放区域301与多个第二存储器芯片互连。
此外，在不影响I/O芯片和第一片上系统芯片容放区域301之间走线或数据总线布设的基础上，例如不影响二者之间的信号正常传输、布线良率或工艺可行性等，I/O芯片可以紧邻该容放区域301放置，有助于减少延迟和缩小布线区域所占面积，降低成本。
第一片上系统芯片容放区域301是指用于容放第一片上系统芯片101的一个区域。该容放区域301可以通过设置适配第一片上系统芯片的引脚，来实现与第一片上系统芯片101的连接。通过设置该容放区域301，有助于灵活适配不同应用需求；且便于流水化生产，只需要将片上系统芯片放置到该区域中完成引脚连接后即可封装，提升了生产效率。
如图3-1所示，该容放区域301可以设置为正方形。但在其他实施例中，该容放区域也可以为其他形状，例如长方形、圆形等。优选地，该封装框架300可以针对不同大小或形状的片上系统芯片分类进行设计，以保证可以批量生产的同时，使得该容放区域301的形状和大小与待封装的SOC芯片的形状和大小尽量接近1：1，进而降低成本，提高封装效率。
在图3-1中，该封装基底可用于承载I/O芯片和待放置于第一片上系统芯片容放区域301的芯片，还可用于实现第一片上系统芯片容放区域301与I/O芯片的互连，以及用于实现第一片上系统芯片容放区域301和I/O芯片与封装框架下层的其他电路结构(如PCB)的连接。
图3-2是示出根据本披露实施例的用于芯片的封装框架的又一结构示意图。
如图3-2所示，封装基底可以包括封装基板和封装中介层，中介层可以设置在封装基板上或设置在封装基板中，I/O芯片与第一片上系统芯片容放区域301可以通过该封装中介层连接。
该封装中介层可以为硅中介层(Si interposer)。并且在图3-2中，该封装中介层的尺寸较小，可以仅覆盖容放区域301和I/O芯片之间的走线或数据总线区域，因此可以有效降低封装中介层的成本。此外，该封装中介层可以埋设或嵌在封装基板中，如图3-2所示，通过将小块的封装中介层嵌在封装基板中，可以实现容放区域301和I/O芯片之间的互连，同时可以使得封装基底与待封装芯片的接触面为平面，从而有助于降低封装的复杂度以及保证整个封装框架的结构稳定性。并且每个I/O芯片与容放区域301的走线区域处均可以设置如图3-2所示的封装中介层(图3-2中仅示出一处，其余三处未示出)，以便于实现每个I/O芯片与容放区域301的互连。
在其他实施例中，封装中介层也可以为RDL Interposer。封装中介层也可设置为覆盖整个容放区域301和I/O芯片。此外，封装中介层也可以设置于封装基板上。
图4是示出根据本披露实施例的一种封装器件400的一个结构示意图。
如图4所示，封装器件400可以包括如上所述的用于芯片的封装框架300；以及第一片上系统芯片101，其设置于该第一片上系统芯片容放区域301，以通过封装基底与I/O芯片连接。
第一片上系统芯片101是可用于与第一存储器芯片连接的一款片上系统芯片。如图4所示，第一片上系统芯片101可用于通过封装基底走线实现与I/O芯片的可通信连接，然后通过I/O芯片，进一步可以实现与封装器件400以外的其他电路结构(例如第二存储器芯片)进行连接。该封装基底除了可用于实现第一片上系统芯片101与I/O芯片的连接外，还可用于承载I/O芯片和第一片上系统芯片101，以及用于实现第一片上系统芯片101和I/O芯片与封装器件下层的其他电路结构(如PCB)的连接。
更具体地，如图4所示的I/O芯片的作用、具体设置、数量、形状、接口布局等详细描述，与前文图3-1和图3-2中I/O芯片对应的描述相同或相似，此处不再赘述。第一片上系统芯片101与I/O芯片连接的详细描述，与前文结合图3-1和图3-2描述的第一片上系统芯片容放区域301与I/O芯片连接的内容相同或相似，此处也不再赘述。
图5-1是示出根据本披露实施例的一种集成电路装置500的一个结构示意图。
如图5-1所示，提供了一种集成电路装置500，包括：如前文所述的封装器件400(即图5-1中虚线框中的结构)；印刷电路板；以及第二存储器芯片，其设置于印刷电路板上，并且通过印刷电路板与该封装器件400连接，进而实现第二存储器芯片与第一片上系统芯片101的连接。
更具体地，第二存储器芯片可以通过印刷电路板走线，即铺设在印刷电路板中的数据总线，实现与封装器件400的可通信连接。
如前文所述，第二存储器芯片的带宽低于第一存储器芯片，例如可以为DDR、LPDDR或GDDR芯片等。
第二存储器芯片的引脚大小和间距均大于第一存储器芯片。更具体地，第二存储器芯片的引脚大小和间距通常远大于第一存储器芯片，例如第一存储器芯片可以为HBM2E，HBM2E的引脚间距(bump pitch)为X方向55um,Y方向96um,引脚大小(bump size)为25umx25um；第二存储器芯片可以为LPDDR5，LPDDR5的引脚间距(ball pitch)为0.4mm，引脚大小(ball size)为0.26mm。
本公开的第一片上系统芯片101可用于连接第一存储器芯片，因此其接口的引脚间距和大小首先要适配第一存储器芯片的引脚间距和大小。而为了降低投片成本，该款或该类第一片上系统芯片101还要可用于与第二存储器芯片进行连接。由于二者引脚间距和大小的差异，则需要用非常精细的工艺才能完成。例如，第一片上系统芯片101可通过封装中介层工艺实现与第二存储器芯片的连接，但由于第二存储器芯片的接口(引脚)(图中未示出)基本占据了第二存储器芯片的整个区域，因此通常需要将第二存储器芯片整个放置在该封装中介层上，这种方案会极大地增加封装中介层的尺寸，导致封装成本增加，进而导致整个芯片产品的成本非常高。
因此，如图5-1所示，本发明通过引入I/O芯片的封装方案，实现以较小的封装成本完成第一片上系统芯片101与I/O芯片的互连，进而通过普通的PCB走线工艺就可实现与第二存储器芯片的互连，从而降低了整个产品的成本。
进一步地，第二存储器芯片可以为多个，多个第二存储器芯片可以通过该I/O芯片与第一片上系统芯片101连接。更具体地，第二存储器芯片的数量可以多于I/O芯片的数量。
I&F代表已封装的片上系统芯片上与存储器芯片互连的接口。在图5-1中，I&Fx32/x64分别代表封装器件400上与32位/64位第二存储器芯片互连的接口。
PHY代表芯片上的互连接口，用于芯片与其他电路结构之间的数据传输。在图5-1中，PHY是指I/O芯片上用于连接第一片上系统芯片101和第二存储器芯片的接口。
如图5-1所示，每个I/O芯片可以设置有4个互连接口(PHY)，其中一个接口用于连接第一片上系统芯片101，另外三个接口用于连接第二存储器芯片。更具体地，每个I/O芯片用于连接第二存储器芯片的三个接口中，具体可以包括两个32位的接口和一个64位的接口，可用于分别对应连接两个32位的第二存储器芯片和1个64位的第二存储器芯片，或者也可通过与其他I/O芯片合作的方式，用于分别连接一个32位的第二存储器芯片和两个64位的第二存储器芯片。此外，I/O芯片和第二存储器芯片可以相邻设置，以便于用较短的走线实现可通信连接，降低成本且减少延迟。
进一步地，如图5-1所示，I/O芯片的数量可以为4个，第二存储器芯片的数量可以为6个。4个I/O芯片分别设置于第一片上系统芯片101的两侧，并与第一片上系统芯片101通过例如Chiplet封装方案形成为封装器件400。6个第二存储器芯片分别设置于封装器件400或封装基底的两侧，且可以与I/O芯片相邻设置，并在印刷电路板上完成与封装器件400的互连。其中，每个I/O芯片与两个第二存储器芯片进行可通信连接，每个I/O芯片均有一个接口是处于闲置状态。
需要理解的是，上文所述的I/O芯片和第二存储器芯片的数量、接口布局以及接口使用率或闲置率，均可以根据实际需要进行设置。本文不做限定。
图5-2是示出根据本披露实施例的一种集成电路装置500的又一个结构示意图。
如图5-2所示，第二存储器芯片可以设置为10个，分别与I/O芯片的4个接口进行充分连接，从而使得I/O芯片不存在闲置的接口，接口利用率达到了百分之百。这样的设计有利于扩充存储容量，便于充分利用传输带宽。
在一些实施例中，本披露还公开了一种电子设备，其包括了上述封装框架300或封装器件400或集成电路装置500。
在一些实施例中，本披露还公开了一种板卡，其包括了上述封装框架300或封装器件400或集成电路装置500。
图6是示出根据本披露实施例的用于芯片的封装框架的加工方法600的流程图。
如图6所示，在操作601处，方法600提供封装基底，其上具有第一容放区和第二容放区，并且第一容放区和第二容放区经由该封装基底连接，其中第一容放区用于容放第一片上系统芯片101；正如图3所示，本领域技术人员可以理解此处的第一和第二容放区可以分别与第一片上系统芯片101和I/O芯片的尺寸和引脚相适配。
在操作602处，方法600提供I/O芯片。
在操作603处，方法600将上述操作602中提供的I/O芯片设置到前述操作601所述的第二容放区，从而通过封装基底与第一容放区连接。
在一个实施场景中，I/O芯片可以为多个，并且分隔设置，因此可以设置多个第二容放区，用于分别容放多个I/O芯片。
更具体地，I/O芯片可以通过例如焊接的方式设置到第二容放区。
图7是示出根据本披露实施例的封装器件的加工方法700的流程图。
如图7所示，在操作701处，方法700提供封装基底，其上具有第一容放区和第二容放区，并且第一容放区和第二容放区经由该封装基底连接；正如图4-图5所示，本领域技术人员可以理解此处的第一和第二容放区可以与第一片上系统芯片101和I/O芯片的尺寸和引脚相适配。
在操作702处，方法700提供第一片上系统芯片101和I/O芯片。
在操作703处，方法700将上述操作702中提供的第一片上系统芯片101设置到前述操作701所述的第一容放区，将上述操作702中提供的I/O芯片设置到前述操作701所述的第二容放区，从而通过封装基底实现第一片上系统芯片101和I/O芯片的互连。
图8是示出根据本披露实施例的集成电路装置的加工方法800的流程图。
如图8所示，方法800包括上述方法700中的各个操作，此外还包括操作704、705和706。
在操作704处，方法800提供印刷电路板，其上具有第四容放区和第五容放区，并且第四容放区和第五容放区经由印刷电路板连接。正如图5所示，本领域技术人员可以理解此处的第四和第五容放区可以与封装器件400和第二存储器芯片的尺寸和引脚相适配。
在操作705处，方法800提供第二存储器芯片。
在操作706处，方法800将通过加工方法700得到的封装器件400设置到前述操作704所述的第四容放区，将上述操作705中提供的第二存储器芯片设置到前述操作704所述的第五容放区，从而通过印刷电路板实现封装器件400和第二存储器芯片的互连。
需要理解的是，上述图6-图8的加工组装方式仅仅是一种示例，任何采用分立器件来形成本公开的产品的方法都落入到本公开的保护范围中。
根据不同的应用场景，本披露的电子设备或装置可以包括服务器、云端服务器、服务器集群、数据处理装置、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、PC设备、物联网终端、移动终端、手机、行车记录仪、导航仪、传感器、摄像头、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备、视觉终端、自动驾驶终端、交通工具、家用电器、和/或医疗设备。所述交通工具包括飞机、轮船和/或车辆；所述家用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机；所述医疗设备包括核磁共振仪、B超仪和/或心电图仪。本披露的电子设备或装置还可以被应用于互联网、物联网、数据中心、能源、交通、公共管理、制造、教育、电网、电信、金融、零售、工地、医疗等领域。进一步，本披露的电子设备或装置还可以用于云端、边缘端、终端等与人工智能、大数据和/或云计算相关的应用场景中。在一个或多个实施例中，根据本披露方案的算力高的电子设备或装置可以应用于云端设备(例如云端服务器)，而功耗小的电子设备或装置可以应用于终端设备和/或边缘端设备(例如智能手机或摄像头)。在一个或多个实施例中，云端设备的硬件信息和终端设备和/或边缘端设备的硬件信息相互兼容，从而可以根据终端设备和/或边缘端设备的硬件信息，从云端设备的硬件资源中匹配出合适的硬件资源来模拟终端设备和/或边缘端设备的硬件资源，以便完成端云一体或云边端一体的统一管理、调度和协同工作。
以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披露的原理及实施方式进行了阐述，以上实施例的说明仅用于帮助理解本披露的方法及其核心思想。同时，本领域技术人员依据本披露的思想，基于本披露的具体实施方式及应用范围上做出的改变或变形之处，都属于本披露保护的范围。综上所述，本说明书内容不应理解为对本披露的限制。
还需要说明的是，为了简明的目的，本披露将一些方法及其实施例表述为一系列的动作及其组合，但是本领域技术人员可以理解本披露的方案并不受所描述的动作的顺序限制。因此，依据本披露的公开或教导，本领域技术人员可以理解其中的某些操作可以采用其他顺序来执行或者同时执行。进一步，本领域技术人员可以理解本披露所描述的实施例可以视为可选实施例，即其中所涉及的动作或模块对于本披露某个或某些方案的实现并不一定是必需的。另外，根据方案的不同，本披露对一些实施例的描述也各有侧重。鉴于此，本领域技术人员可以理解本披露某个实施例中没有详述的部分，也可以参见其他实施例的相关描述。

Claims (16)

1.一种用于芯片的封装框架，包括：
封装基底；
第一片上系统芯片容放区域，其设置于所述封装基底上，用于容放第一片上系统芯片；
输入输出芯片，其设置于所述封装基底上；
其中，所述输入输出芯片和所述芯片容放区域通过所述封装基底连接。
2.根据权利要求1所述的封装框架，其中所述第一片上系统芯片能够用于与第一存储器芯片连接。
3.根据权利要求2所述的封装框架，其中所述第一存储器芯片为高带宽存储器。
4.根据权利要求1-3中任意一项所述的封装框架，其中所述封装基底包括封装基板和封装中介层，所述输入输出芯片与所述芯片容放区域通过所述封装中介层连接。
5.根据权利要求4所述的封装框架，其中所述封装中介层为硅中介层或者再分布中介层。
6.根据权利要求1-5中任意一项所述的封装框架，其中所述输入输出芯片为多个，所述多个输入输出芯片设置于所述第一片上系统芯片容放区域的周围。
7.一种封装器件，包括：
根据权利要求1-6中任意一项所述的封装框架；
第一片上系统芯片，其设置于所述芯片容放区域，以通过所述封装基底与所述输入输出芯片连接。
8.一种集成电路装置，包括：
如权利要求7所述的封装器件；
印刷电路板；
第二存储器芯片，所述第二存储器芯片设置于所述印刷电路板上，并且通过印刷电路板与所述封装器件连接，进而实现所述第二存储器芯片与所述第一片上系统芯片的连接。
9.根据权利要求8所述的集成电路装置，其中所述第二存储器芯片为双倍速率同步动态随机存储器。
10.根据权利要求8或9所述的集成电路装置，其中所述第二存储器芯片为多个，所述多个第二存储器芯片通过所述输入输出芯片与所述第一片上系统芯片连接。
11.根据权利要求8-10中任一项所述的集成电路装置，其中所述第二存储器芯片的数量多于所述输入输出芯片的数量。
12.一种电子设备，包括根据权利要求1-6的任意一项所述的封装框架或根据权利要求7所述的封装器件，或根据权利要求8-11中任意一项所述的集成电路装置。
13.一种板卡，包括根据权利要求1-6的任意一项所述的封装框架或根据权利要求7所述的封装器件，或根据权利要求8-11中任意一项所述的集成电路装置。
14.一种用于芯片的封装框架的加工方法，包括：
提供封装基底，其上具有第一容放区和第二容放区，并且所述第一容放区和第二容放区经由所述封装基底连接，其中所述第一容放区用于容放第一片上系统芯片；
提供输入输出芯片；
将所述输入输出芯片设置到所述第二容放区，以便使得所述输入输出芯片通过所述封装基底与所述第一容放区连接。
15.一种封装器件的加工方法，包括：
提供封装基底，其上具有第一容放区和第二容放区，并且所述第一容放区和第二容放区经由所述封装基底连接；
提供第一片上系统芯片；
提供输入输出芯片；
将所述第一片上系统芯片设置到所述第一容放区，并且将所述输入输出芯片设置到所述第二容放区，以便使得所述输入输出芯片通过所述封装基底与所述第一片上系统芯片连接。
16.一种集成电路装置的加工方法，包括：
根据权利要求15所述的封装器件的加工方法；
提供印刷电路板，其上具有第四容放区和第五容放区，并且所述第四容放区和第五容放区经由印刷电路板连接；
提供第二存储器芯片；
将所述封装器件设置到所述第四容放区，将所述第二存储器芯片设置到所述第五容放区，以便使得所述第二存储器芯片通过印刷电路板与所述封装器件连接。
CN202110296746.1A 2021-03-19 2021-03-19 用于芯片的封装框架，加工方法及相关产品 Pending CN115117045A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110296746.1A CN115117045A (zh) 2021-03-19 2021-03-19 用于芯片的封装框架，加工方法及相关产品
PCT/CN2021/141281 WO2022193774A1 (zh) 2021-03-19 2021-12-24 用于芯片的封装框架，加工方法及相关产品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110296746.1A CN115117045A (zh) 2021-03-19 2021-03-19 用于芯片的封装框架，加工方法及相关产品

Publications (1)

Publication Number Publication Date
CN115117045A true CN115117045A (zh) 2022-09-27

Family

ID=83321705

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110296746.1A Pending CN115117045A (zh) 2021-03-19 2021-03-19 用于芯片的封装框架，加工方法及相关产品

Country Status (2)

Country Link
CN (1) CN115117045A (zh)
WO (1) WO2022193774A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008538620A (ja) * 2005-01-25 2008-10-30 ルーシッド インフォメイション テクノロジー リミテッド モノリシック構成のシリコン・チップ上に多数のグラフィックス・コアを用いるグラフィック処理及び表示システム
WO2013100748A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Watchdogable register-based i/o
KR102355573B1 (ko) * 2014-10-29 2022-01-27 삼성전자주식회사 선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩
US11249260B2 (en) * 2016-07-14 2022-02-15 Ayar Labs, Inc. Chip-to-chip optical data communication system
CN209168091U (zh) * 2019-01-08 2019-07-26 深圳市信步科技有限公司 双层板结构的工控主板
CN215451412U (zh) * 2021-03-19 2022-01-07 上海寒武纪信息科技有限公司 用于芯片的封装框架、封装器件、集成电路装置、电子设备及板卡

Also Published As

Publication number Publication date
WO2022193774A1 (zh) 2022-09-22

Similar Documents

Publication Publication Date Title
EP3789871B1 (en) Integrated circuit chip device
TW201928794A (zh) 神經網絡訓練方法及相關產品
US20210027137A1 (en) Computation method and related products of recurrent neural network
TWI791725B (zh) 神經網絡運算方法、集成電路芯片裝置及相關產品
CN110826712B (zh) 神经网络处理器板卡及相关产品
CN215451412U (zh) 用于芯片的封装框架、封装器件、集成电路装置、电子设备及板卡
TWI767098B (zh) 神經網絡正向運算方法及相關產品
CN115117045A (zh) 用于芯片的封装框架，加工方法及相关产品
TWI767097B (zh) 集成電路芯片裝置及相關產品
CN109977446A (zh) 集成电路芯片装置及相关产品
CN109978152B (zh) 集成电路芯片装置及相关产品
CN109978157B (zh) 集成电路芯片装置及相关产品
CN110490315A (zh) 神经网络的反向运算稀疏方法及相关产品
CN109978148B (zh) 集成电路芯片装置及相关产品
CN109978156A (zh) 集成电路芯片装置及相关产品
TWI768160B (zh) 集成電路芯片裝置及相關產品
CN110490314B (zh) 神经网络的稀疏方法及相关产品
CN109978158B (zh) 集成电路芯片装置及相关产品
CN114497021A (zh) 一种集成电路装置及其加工方法、电子设备和板卡
CN110472735A (zh) 神经网络的稀疏方法及相关产品
TWM642961U (zh) ＯＳＭ模組標準轉換為ＣＯＭｅ模組標準之轉接裝置
CN115966534A (zh) 多核芯片、集成电路装置、板卡及其制程方法
TWM643352U (zh) Ｏｓｍ模組標準轉換為ｓｍａｒｃ模組標準之轉接裝置
CN117690808A (zh) 生产芯片的方法
CN109978154A (zh) 集成电路芯片装置及相关产品

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination