CN117690808A - 生产芯片的方法 - Google Patents

Abstract

本公开提供一种芯片和制备该芯片的方法。芯片可以实现在组合处理装置中。组合处理装置可以通过对外接口装置与外部设备相连接。待处理的数据可以由外部设备通过对外接口装置传递至组合处理装置。组合处理装置的计算结果可以经由对外接口装置传送回外部设备。根据不同的应用场景，对外接口装置可以具有不同的接口形式。

Description

生产芯片的方法

技术领域

本公开涉及芯片领域，更具体地，涉及生产芯片的方法。

背景技术

当前，人工智能(Artificial Intelligence，AI)芯片面临两大困境。首 先是摩尔定律正在失效，传统的单芯片集成制造成本越来越高。由于光刻 设备掩模版尺寸的限制，芯片面积不能无限增大，因为芯片面积越大意味 着良率越低。此外，半导体工艺节点越来越接近物理极限，每一代半导体 工艺节点提升对于芯片性能带来的收益也越来越小，摩尔定律已经很难延 续。

AI芯片性能的另一制约因素是数据的存取。具体而言，运算单元的运 算速度通常是存储器存取速度的几十倍乃至几百倍，很多AI芯片所描述 的实际算力会因为存储器的瓶颈而大大降低。

发明内容

本公开的目的是提供一种制备具有多个统计缓存晶粒的芯片的方法。

根据本公开的第一方面，提供一种生产芯片的方法，包括：提供片上 系统SOC晶粒，所述SOC晶粒包括SOC有源侧和SOC背侧；提供多个 同级高速缓存晶粒，所述缓存晶粒包括缓存有源侧和缓存背侧；以及在片 上系统SOC晶粒上并行地设置多个同级高速缓存晶粒，以实现所述同级高 速缓存晶粒的同级扩展。

根据本公开的第二方面，提供一种通过如上所述的方法制作的芯片。

根据本公开的第三方面，提供一种板卡，包括如上所述的芯片。

根据本公开的第四方面，提供一种电子设备，包括如上所述的芯片或 如上所述的板卡。

本公开的技术方案通过高速缓存晶粒的垂直互连，能够实现高速缓存 容量的同级扩展，从而降低AI芯片数据频繁交换导致的延迟和功耗。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以 及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制 性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同 或对应的部分，其中：

图1是示出本披露实施例的板卡的结构图；

图2是示出本披露实施例的集成电路装置的结构图；

图3是示出本披露实施例的计算装置的内部结构示意图；

图4是示出本披露实施例的处理器核的内部结构示意图；

图5示出了高速缓存晶粒垂直互连的一种层次示意图；

图6示出了根据本公开一个实施方式的高速缓存晶粒垂直互连的另一 层次示意图；

图7示出了根据本公开一个实施方式的芯片的示意性侧视图；

图8示出了单独的SOC晶粒的示意图；

图9示出了单独的高速缓存晶粒的示意图；

图10示出了根据本公开一个实施方式的芯片的示意图；

图11示出了根据本公开一个实施方式的生产芯片的方法；

图12a至图12b给出了在所述SOC晶粒上形成SOC背侧的示意图；

图13示出了根据本公开一个实施方式的提供多个同级高速缓存晶粒 的方法流程图；

图14a至图14e示出了根据本公开的一个实施方式来形成高速缓存晶 粒的示意图；

图15示出了根据本公开一个实施方式的将制备完成的缓存晶粒安装 到SOC晶粒上的示意图；

图16a至图16c示出了根据本公开一个实施方式的芯片形成过程；

图17示出了根据本公开一个实施方式的形成连接结构的示意图；

图18示出了根据本公开一个实施方式的在所述SOC晶粒上形成SOC 有源侧的方法流程图；

图19a至图19e示出了根据本公开一个实施方式的形成SOC晶粒的示 意图；

图20示出了对SOC背侧进行研磨的实施方式；以及

图21a、图21b和图21c示出了根据本公开一个实施方式的芯片的形 成过程。

具体实施方式

下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进 行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而 不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出 创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。

应当理解，本披露的权利要求、说明书及附图中的术语“第一”、 “第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述 特定顺序。“第一”、“第二”、“第三”和“第四”等也不仅仅表示一 个，而是也可以表示多个。第一本披露的说明书和权利要求书中使用的术 语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组 件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、 组件和/或其集合的存在或添加。

还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定 实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书 中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的 “一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本 披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的 一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据 上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测 到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]” 可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检 测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

下面结合附图来详细描述本披露的具体实施方式。

现今的半导体制程是从一块完整的晶圆(wafer)开始的，晶圆由纯硅 构成的圆形薄片，一般分为6英寸、8英寸、12英寸等多种规格，晶圆会 被切割成一个个的小块，这小块称为晶粒(die)。每个晶粒上会贴装有芯 片(chip)，并布置好接线，以实现特定的电气功能。接着以晶粒为单位 封装成为一个颗粒，封装的目的是安放、固定、密封、保护芯片和增强电 热性能的作用，同时在芯片的触点上用导线连接到封装外壳的引脚上，一 个芯片封装结构便完成了。

内存用于暂时存放片上系统所需的运算数据，以及与外部存储器交换 的数据。在此实施例中，内存可以是高宽带内存(high bandwidth memory，HBM)，这是一种基于3D堆栈工艺制作的高性能DRAM，适 用于高存储器带宽需求的应用场合，像是图形处理器、网上交换及转发设 备(如路由器、交换器)等。

片上系统(SoC)指的是在单个芯片上集成一个完整的系统，对所有 或部分必要的电子电路进行包分组的技术。在此实施例中，片上系统装配 在板卡上。图1示出本披露实施例的一种板卡10的结构示意图。如图1所 示，板卡10包括组合处理装置101，其是一种人工智能运算单元，用以支 持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处 理、数据挖掘等领域复杂场景下的智能处理需求。特别是深度学习技术大 量应用在云端智能领域，云端智能应用的一个显著特点是输入数据量大， 对平台的存储能力和计算能力有很高的要求，此实施例的板卡10适用在云 端智能应用，具有庞大的片外存储、片上存储和大量的计算能力。

组合处理装置101通过对外接口装置102与外部设备103相连接。外 部设备103例如是服务器、计算机、摄像头、显示器、鼠标、键盘、网卡 或wifi接口等。待处理的数据可以由外部设备103通过对外接口装置102 传递至组合处理装置101。组合处理装置101的计算结果可以经由对外接 口装置102传送回外部设备103。根据不同的应用场景，对外接口装置102可以具有不同的接口形式，例如PCIe接口等。

板卡10还包括用于存储数据的外部存储器104，其包括一个或多个存 储单元105。外部存储器104通过总线与控制器件106和组合处理装置 101进行连接和数据传输。板卡10中的控制器件106配置用于对组合处理 装置101的状态进行调控。为此，在一个应用场景中，控制器件106可以 包括单片机(Micro Controller Unit，MCU)。

图2是示出此实施例的组合处理装置101中的示意图。如图2中所 示，组合处理装置101包括计算装置201、接口装置202、处理装置203 和DRAM 204。在一种应用场景中，计算装置201、接口装置202、处理 装置203整合成前述的片上系统。在另一种应用场景中，计算装置201本 身即为前述的片上系统。

计算装置201配置成执行用户指定的操作，主要实现为单核智能处理 器或者多核智能处理器，用以执行深度学习或机器学习的计算，其可以通 过接口装置202与处理装置203进行交互，以共同完成用户指定的操作。

接口装置202用于在计算装置201与处理装置203间传输数据和控制 指令。例如，计算装置201可以经由接口装置202从处理装置203中获取 输入数据，写入计算装置201片上的存储装置。进一步，计算装置201可 以经由接口装置202从处理装置203中获取控制指令，写入计算装置201 片上的控制缓存中。替代地或可选地，接口装置202也可以读取计算装置 201的存储装置中的数据并传输给处理装置203。

处理装置203作为通用的处理装置，执行包括但不限于数据搬运、对 计算装置201的开启和/或停止等基本控制。根据实现方式的不同，处理装 置203可以是中央处理器、图形处理器或其他通用和/或专用处理器中的一 种或多种类型的处理器，这些处理器包括但不限于数字信号处理器 (digital signal processor，DSP)、专用集成电路(applicationspecific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gatearray，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、 分立硬件组件等，并且其数目可以根据实际需要来确定。如前所述，仅就 本披露的计算装置201而言，其可以视为具有单核结构或者同构多核结 构。然而，当将计算装置201和处理装置203整合共同考虑时，二者视为 形成异构多核结构。

DRAM 204即为前述的高宽带内存，用以存储待处理的数据，大小通 常为16G或更大，用于保存计算装置201和/或处理装置203的数据。

图3示出了计算装置201的内部结构示意图。计算装置201用以处理 计算机视觉、语音、自然语言、数据挖掘等输入数据，图中的计算装置 201采用多核分层结构设计，其包括外部存储控制器301、外设通信模块 302、片上互联模块303、同步模块304以及多个集群305。

外部存储控制器301可以有多个，在图中示例性地展示2个，其用以 响应处理器核发出的访问请求，访问外部存储设备，例如图2中的DRAM 204，从而自片外读取数据或是将数据写入。外设通信模块302用以通过 接口装置202接收来自处理装置203的控制信号，启动计算装置201执行 任务。片上互联模块303将外部存储控制器301、外设通信模块302及多个集群305连接起来，用以在各个模块间传输数据和控制信号。同步模块 304是一种全局同步屏障控制器(global barrier controller，GBC)，用以 协调各集群的工作进度，确保信息的同步。多个集群305是计算装置201 的计算核心，在图中示例性地展示4个，随着硬件的发展，本披露的计算 装置201还可以包括8个、16个、64个、甚至更多的集群305。集群305 用以高效地执行深度学习算法。

每个集群305包括多个处理器核(IPU core)306及一个存储核 (MEM core)307。

处理器核306在图中示例性地展示4个，本披露不限制处理器核306 的数量。其内部架构如图4所示。每个处理器核306包括三大模块：控制 模块41、运算模块42及存储模块43。

控制模块41用以协调并控制运算模块42和存储模块43的工作，以完 成深度学习的任务，其包括取指单元(instruction fetch unit，IFU)411及 指令译码单元(instruction decode unit，IDU)412。取指单元411用以获 取来自处理装置203的指令，指令译码单元412则将获取的指令进行译 码，并将译码结果作为控制信息发送给运算模块42和存储模块43。

运算模块42包括向量运算单元421及矩阵运算单元422。向量运算单 元421用以执行向量运算，可支持向量乘、加、非线性变换等复杂运算； 矩阵运算单元422负责深度学习算法的核心计算，即矩阵乘及卷积。

存储模块43用来存储或搬运相关数据，包括神经元存储单元 (neuron RAM，NRAM)431、权值存储单元(weight RAM，WRAM) 432、输入/输出直接内存访问模块(input/outputdirect memory access， IODMA)433、搬运直接内存访问模块(move direct memoryaccess， MVDMA)434。NRAM 431用以存储供处理器核306计算的输入、输出数 据及中间结果；WRAM 432则用以存储深度学习网络的权值；IODMA 433 通过广播总线309控制NRAM431/WRAM 432与DRAM 204的访存； MVDMA 434则用以控制NRAM 431/WRAM 432与SRAM 308的访存。

回到图3，存储核307主要用以存储和通信，即存储处理器核306间 的共享数据或中间结果、以及执行集群305与DRAM 204之间的通信、集 群305间彼此的通信、处理器核306间彼此的通信等。在其他实施例中， 存储核307具有标量运算的能力，用以执行标量运算。

存储核307包括共享存储单元(SRAM)308、广播总线309、集群直 接内存访问模块(cluster direct memory access，CDMA)310及全局直接 内存访问模块(global directmemory access，GDMA)311。SRAM 308承 担高性能数据中转站的角色，在同一个集群305内不同处理器核306之间 所复用的数据不需要通过处理器核306各自向DRAM 204获得，而是经 SRAM 308在处理器核306间中转，存储核307只需要将复用的数据从 SRAM 308迅速分发给多个处理器核306即可，以提高核间通讯效率，亦 大大减少片上片外的输入/输出访问。

广播总线309、CDMA 310及GDMA 311则分别用来执行处理器核 306间的通信、集群305间的通信和集群305与DRAM 204的数据传输。 以下将分别说明。

广播总线309用以完成集群305内各处理器核306间的高速通信，此 实施例的广播总线309支持核间通信方式包括单播、多播与广播。单播是 指点对点(即单一处理器核至单一处理器核)的数据传输，多播是将一份 数据从SRAM 308传输到特定几个处理器核306的通信方式，而广播则是 将一份数据从SRAM 308传输到所有处理器核306的通信方式，属于多播 的一种特例。

CDMA 310用以控制在同一个计算装置201内不同集群305间的 SRAM 308的访存。GDMA 311与外部存储控制器301协同，用以控制集 群305的SRAM 308到DRAM 204的访存，或是将数据自DRAM 204读 取至SRAM 308中。

为了更方便地理解本公开的技术，图5示出了高速缓存晶粒垂直互连 的一种层次示意图。

如图5所示，多个高速缓存晶粒垂直地互连在一起，并且晶粒之间通 过总线来访问。在图5中，芯片中包括了多个智能处理单元IPU-1至IPU- n，每个IPU本身可以具有多级缓存，例如IPU-1具有缓存L10，L11等 等，其中最后一级缓存(Last Level Cache，LLC)为LLC1，在IPU-1 中，L10通过总线来访问L11，L11继续对其下一级缓存进行访问，直至 访问到最后一级缓存LLC1；IPU-2具有缓存L20，L21等等，其中最后一 级缓存为LLC2，在IPU-2中，L20通过总线来访问L21，L21继续对其下 一级缓存进行访问，直至访问到最后一级缓存LLC2；IPU-n具有缓存 Ln0，Ln1等等，其中最后一级缓存为(Last Level Cache)LLCn，在IPU- n中，Ln0通过总线来访问Ln1，Ln1继续对其下一级缓存进行访问，直至 访问到最后一级缓存LLCn。需要理解的是，在本申请中，术语“总线” 是个统一的称呼，不同的IPU可以采用相同或不同的总线。本文中并不区 分相同或不同的总线。

在上一级缓存对下一级缓存进行访问时，如果数据存在于下一级缓存 中，那么就是缓存命中(Cache Hit)，否则就是未命中(Cache Miss)。 如果数据未被命中，则需要继续查询更下一级缓存。缓存不命中的比例对 IPU的性能影响很大，尤其是最后一级缓存未被命中时，对性能的损害尤 其严重。当最后一级缓存即LLC中没有缓存所需的数据时，需要漫长的等 待以从主存储器中读取数据，例如，每个LLC需要通过总线从主存储器 1～n中读取数据，这显然是个相当耗时的过程。

图6示出了根据本公开一个实施方式的高速缓存晶粒垂直互连的另一 层次示意图。

如图6所示，与图5不同之处在于，LLC被进行了同级扩展，例如， 图5中的LLC1扩展为LLC10和LLC11，LLC2扩展为LLC20和 LLC21，以及LLCn扩展为LLCn0和LLCn1等等。需要理解的是，图6 所示的同级扩展仅仅是出于示例的目的，同级扩展的数量并不局限于图6 所示的两个，而是可以进行更多数量的同级扩展。

通过这样的同级扩展，在本申请的方案中，也就是最后一级缓存LLC 由原来的例如LLC1扩展成为LLC10与LLC11之和。扩展之后的LLC存 储空间更大，能够存储更丰富的数据，这在很大程度降低IPU直接访问存 储器的机率，有效提升IPU性能。

更进一步地，尽管图6示出了对LLC进行同级扩展，但根据本公开的 精神，还可以对其他层级的缓存进行同级扩展，例如可以对L1层级的缓 存进行扩展。本公开仅仅以最后一级缓存LLC为例来进行示意性说明。

图7示出了根据本公开一个实施方式的芯片的示意性侧视图。

如图7所示，提供一种芯片，包括：片上系统SOC晶粒1，所述SOC 晶粒1包括SOC有源侧11和SOC背侧12，所述SOC有源侧11包括 SOC有源层111和设置在所述SOC有源层111上的SOC-重新分配RDL 层112(如下面的图8所示)；以及多个同级高速缓存晶粒2，每个高速缓存晶粒包括缓存有源侧21和缓存背侧22，所述缓存有源侧21包括缓存有 源层211和设置在所述缓存有源层211上的第一缓存-RDL层212(如下面 的图9所示)；其中，所述多个同级高速缓存晶粒2并行地设置在所述 SOC晶粒1上，以实现所述同级高速缓存晶粒的同级扩展。

如图7所示，本实施方式中，SOC晶粒1的有源侧11与缓存晶粒2 的有源侧21相对并且接触，从而当多个高速缓存晶粒2并行地设置在 SOC晶粒1时，这些高速缓存晶粒2能够与SOC晶粒1进行通信，并进而 进行数据的传输和存取。出于示意的目的，本公开中给出了两个同级高速 缓存晶粒2。

芯片还包括间隙填充介质(Gap Filling，GF)层4，所述GF层4包括 GF第一面4-1和与所述GF第一面4-1相对的GF第二面4-2，所述GF层4包围所述多个同级高速缓存晶粒2，并且其中，所述GF第一面4-1设置 为与所述SOC有源侧11接合。在本申请中，为了方便描述，将GF层4 中朝向SOC晶粒1的一面称为GF第一面4-1，而将背向SOC晶粒1的一 面称为GF第二面4-2。这样的目的仅在于方便描述，而不是对本公开的技 术方案形成任何限制。

如图7所示，当高速缓存晶粒2设置在SOC晶粒1上之后，可以在高 速缓存晶粒2之间形成GF层4，换言之，在SOC晶粒1上，除了高速缓 存晶粒2安装的区域之外，其他空间都使用间隙填充材料进行填充，以起 到支撑作用。

如图7所示，芯片还包括位于所述缓存背侧22上的第二缓存-RDL 层，所述第二缓存-RDL层包括分立的第一缓存结构，至少一个第一缓存 结构上设置有第一连接凸点3-1，所述第一连接凸点3-1与所述SOC有源 侧11连接。

在图7中，SOC晶粒1的SOC有源侧11与高速缓存晶粒2的缓存有 源侧21相对设置，因此SOC晶粒1和高速缓存晶粒2之间可以通过接合 的SOC-RDL层112以及第一缓存-RDL层212进行通信。此外，在高速缓 存晶粒2的缓存背侧可以设置有多个分立的第一缓存结构。在该第一缓存 结构上设置第一连接凸点3-1(Bump)，并将这些连接凸点与SOC晶粒1 连接，从而外部设备通过该第一连接凸点3-1能够与SOC晶粒1进行通 信。

第一连接凸点3-1可以通过多种方式与SOC晶粒1进行连接，例如引 线键合技术。但本公开并不局限于任何现有或未来的连接方式。

根据本公开的一个实施方式，所述第一连接凸点3-1可以通过穿过所 述同级高速缓存晶粒的硅通孔(Through Silicon Via，TSV)与所述SOC 有源侧连接。

TSV连接不仅可以提供SOC晶粒1与高速缓存晶粒2之间的互连， 还能起到供电作用。TSV技术是一项高密度封装技术，正在逐渐取代目前 工艺比较成熟的引线键合技术，被认为是第四代封装技术。TSV技术通过 铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔 技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实 现芯片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。

如图7所示，所述第一连接凸点3-1通过穿过所述同级高速缓存晶粒 的TSV与所述第一缓存-RDL层连接，从而与所述SOC有源侧连接。

在图7中，与第一连接凸点3-1连接的TSV穿过高速缓存晶粒2，并 穿过缓存有源层211到达第一缓存-RDL层。第一缓存-RDL层中包含铜连 接线或走线,因此，第一连接凸点3-1能够通过与SOC晶粒1的有源侧接合 的缓存-RDL层与SOC晶粒1进行通信。

进一步如图7所示，根据本公开的另一个实施方式，所述第二缓存- RDL层还包括位于所述GF第二面4-2上的分立的第二缓存结构，至少一 个第二缓存结构上设置有第二连接凸点3-2，所述第二连接凸点3-2与所述 SOC有源侧11连接。

需要理解的是，第二缓存结构和上文中的第一缓存结构仅仅是为了方 便描述而采用的不同的术语，第一缓存结构位于高速缓存晶粒2的缓存背 侧22上，而第二缓存结构位于高速缓存晶粒2之间的GF层4的GF第二 面4-2上。二者均可以通过RDL层来形成。第二连接凸点3-2与上文中的 第一连接凸点3-1也是用于与外部设备进行连接，二者的名称不同，仅仅 方便描述，并无本质区别。

进一步如图7所示，根据本公开的一个实施方式，所述第二连接凸点 3-2可以通过穿过所述GF层4的介质通孔(Through Dielectric Via， TDV)，将第二连接凸点3-2和SOC有源侧连接。

如图7所示，可以在GF层4中形成TDV，以便于第二连接凸点3-2 与SOC晶粒1的通信。具体而言，可以通过TDV将第二连接凸点3-2与 所述SOC有源侧的SOC-RDL层连接。

图8示出了单独的SOC晶粒1的示意图。

如图8所示，每个SOC晶粒1可以分为两侧，一侧为有源侧，这里称 为SOC有源侧11。SOC有源侧11可以形成有集成电路，其可以与高速缓 存晶粒2或者芯片的连接凸点(Bump)进行连接和通信。SOC晶粒1的 另外一侧为背侧，这里称为SOC背侧12。SOC背侧并不具有集成电路， 因此其不能与外部器件进行通信。SOC有源侧11可以通过SOC有源层 111和SOC-重新分配层112来形成。

图9示出了单独的高速缓存晶粒的示意图。

如图9所示，每个高速缓存晶粒2也可以分为两侧，一侧为有源侧， 这里称为缓存有源侧21。缓存有源侧21可以形成有集成电路，其可以与 SOC晶粒1或者芯片的连接凸点(Bump)进行连接和通信。高速缓存晶 粒2的另外一侧为背侧，这里称为缓存背侧22。缓存背侧22并不具有集 成电路，因此其不能与外部器件进行通信。类似地，缓存有源侧21可以通过缓存有源层211和缓存-重新分配层(RDL)212(为了与后文的其他 RDL层进行区别，这里称为第一缓存-RDL层，RDL层包含铜连接线或走 线,用于实现封装各个部分之间的电气连接)来形成，形成缓存有源侧21 和缓存背侧22的过程将在后文中进行更详细的描述。

通过这样的设置，可以在SOC晶粒上并行地形成多个LLC同级晶 粒，增加数据的存储量，从而提升上级高速缓存晶粒对LLC晶粒中数据的 命中率。

如上文所述，SOC晶粒1具有SOC有源侧11和SOC背侧12，并且 高速缓存晶粒2具有缓存有源侧21和缓存背侧22，这将使得SOC晶粒1 和高速缓存晶粒2之间存在多种设置方式。

需要理解的是，本文所述的术语“接合”是指两个层或者表面以任何 形式的接触和/或连接。这样的接合可以是使得两个分离的表面接触在一 起，也可以是通过沉淀等芯片制备工艺直接形成两个接合的表面。本公开 对于接合的方式不做任何限定。

更具体地，在该实施方式中，所述SOC-RDL层112与所述第一缓存- RDL层212接合，从而所述多个同级高速缓存晶粒的缓存有源侧与所述 SOC晶粒的有源侧接合。由于所述SOC-RDL层112与所述第一缓存- RDL层212接合，SOC晶粒1和高速缓存晶粒2之间能够进行通信以及数 据的存取。

高速缓存晶粒2的缓存有源侧21与SOC晶粒1的SOC有源侧11接 合，还需要额外的连接方式使得SOC有源侧能够与缓存之外的外界进行通 信。高速缓存晶粒2中可以形成一个或多个TSV，从而便于SOC晶粒1和 高速缓存晶粒2与外部器件进行连接。TSV已经在上文中进行了描述，这 里将不再赘述。

图10示出了根据本公开一个实施方式的芯片的示意图。

如图10所示，所述多个同级高速缓存晶粒2的第一缓存-RDL层与所 述SOC背侧接合，并通过穿过所述SOC晶粒的TSV与所述SOC-RDL层 连接。

如图10所示，如上文所述，高速缓存晶粒2的有源侧21包括缓存有 源层211和第一缓存-RDL层212，当将高速缓存晶粒2的有源侧21与 SOC晶粒1的背侧接合时，处于外层的第一缓存-RDL层212与SOC晶粒 1的背侧接合。此外，可以在SOC晶粒1中设置TSV，从而可以通过该 TSV将高速缓存晶粒2的第一缓存RDL层212与SOC-RDL层112进行连 接，以便于高速缓存晶粒2与SOC晶粒1之间进行通信。如图10所示， 该TSV可以从SOC晶粒1的SOC-RDL层112一直延伸到该SOC晶粒1 的背侧，从而与高速缓存晶粒2的第一缓存RDL层212连接起来。需要指 出的是，在本实施方式中，每个高速缓存晶粒2可以通过多个TSV与 SOC晶粒1的SOC-RDL层112相连接。在图10中针对每个高速缓存晶粒 2示出了4个TSV，但本公开的技术方案不对TSV的数量形成任何限制。

进一步如图10所示，根据本公开的一个实施方式，所述SOC-RDL层 上112设置有多个第三连接凸点3-3，从而所述多个同级高速缓存晶粒2 的第一缓存RDL212层通过穿过所述SOC晶粒的TSV和所述SOC-RDL 层112，与所述多个第三连接凸点3-3连接。这些第三连接凸点3-3可以与 外部设备连接，并进而将外部设备与SOC晶粒1和/或高速缓存晶粒2进 行连接。

进一步如图10所示，本公开的芯片进一步可以包括间隙填充介质GF 层4，所述GF层4包括GF第一面4-1和与所述GF第一面4-1相对的GF 第二面4-2，所述GF层4包围所述多个同级高速缓存晶粒2，并且其中， 所述GF第一面4-1设置为与所述SOC背侧接合。

与图7所示的芯片不同的是，在图10所示的实施方式中，GF第一面4-1与SOC背侧接合，而在图7中则是GF第一面4-1与SOC有源侧接 合。在图10所示的实施方式中，需要在SOC晶粒1中形成TSV，而无需 在高速缓存晶粒2中形成TSV；而在图7所示的实施方式中，无需在SOC 晶粒1中形成TSV，而只需要在高速缓存晶粒2中形成TSV。更进一步 地，在图10所示的实施方式中，无需在GF层4中形成TDV，而在图7所 示的实施方式中，需要在GF层4中形成TDV以将第二连接凸点3-2与 SOC晶粒1连接起来。

根据本公开的上述实施方式，本公开在集成SOC晶粒的基础上，通过 3D Chiplet封装技术与缓存晶粒(LLC Die)垂直互连技术，能够达到扩展 同级LLC容量，从而达到降低AI芯片数据频繁交换导致的延迟和功耗的 目的。

上面结合附图描述了芯片的结构，下文中将更详细地描述芯片的生产 和制备方法。

图11示出了根据本公开一个实施方式的生产芯片的方法，包括：操作 S1110，提供片上系统SOC晶粒，所述SOC晶粒包括SOC有源侧和SOC 背侧；操作S1120，提供多个同级高速缓存晶粒，所述缓存晶粒包括缓存 有源侧和缓存背侧；以及操作S1130，在片上系统SOC晶粒上并行地设置 多个同级高速缓存晶粒，以实现所述同级高速缓存晶粒的同级扩展。

如上文所述，这里的同级高速缓存晶粒为最后一级缓存LLC晶粒。这 里将不再赘述。

根据本公开的方案，提供片上系统SOC晶粒可以通过多种方式，例 如，可以提供SOC晶粒成品，即该SOC晶粒成品包括了SOC有源侧和 SOC背侧。类似地，提供多个同级高速缓存晶粒也可以通过多个方式，例 如，可以提供高速缓存晶粒成品，即缓存晶粒包括缓存有源侧和缓存背 侧。更进一步地，根据本公开的不同实施方式，SOC晶粒和LLC晶粒的 形态不同，因此其制备方法也有所不同，例如，在如图7所示的方案中， SOC晶粒无需打孔，但需要在缓存晶粒中打孔；而在如图10所示的方案 中，则需要在SOC晶粒中打孔，而无需在缓存晶粒中打孔。

根据本公开的另一个实施方式，相对于提供SOC晶粒成品，提供SOC晶粒还可以包括在所述SOC晶粒上形成SOC有源侧和SOC背侧。

在所述SOC晶粒上形成SOC有源侧包括：在SOC晶粒的一面上形成 SOC有源层；以及在所述SOC有源层上形成SOC-重新分配RDL层。

如图8所示，SOC有源侧11可以形成有集成电路，其可以与高速缓 存晶粒2或者芯片的连接凸点(Bump)进行连接和通信。SOC晶粒1的 SOC背侧12并不具有集成电路，因此其不能与外部器件进行通信。SOC 有源侧11可以通过SOC有源层111和SOC-重新分配层112来形成。

根据本公开的一个实施方式，在所述SOC晶粒上形成SOC背侧可以 包括：将所述SOC有源侧粘合在第一载板晶圆(Carrier Wafer)上；对所 述SOC背侧进行研磨，以减少所述SOC晶粒的厚度。

图12a至图12b给出了在所述SOC晶粒上形成SOC背侧的示意图。

如上文所述SOC晶粒包括SOC有源侧以及SOC背侧，形成集成电路 的一侧称为SOC有源侧，也称为功能面，相对于SOC有源侧，另外一侧 则是没有电路结构的SOC背侧，通过覆盖一层黏合剂例如光敏/热敏黏合 剂或者双面胶带等易于后续清除的连接方式将SOC晶粒的SOC有源侧粘 合在第一载板晶圆上，以避免后续在研磨晶圆背面过程中产生的杂质造成晶圆功能面污染。如图12a所示。

在图12b中，采用平坦化工艺研磨SOC晶粒的背侧以去除部分厚度 (虚线所示)，以减小后续形成的芯片厚度。这一工序还有减少电阻、降 低功耗、增加热导率而加速晶粒散热的优点。

图13示出了根据本公开一个实施方式的提供多个同级高速缓存晶粒的 方法流程图。如图13所示，该方法可以包括：在操作S11210，在所述缓 存晶粒的一侧形成缓存有源层；在操作S11220，在缓存有源层一侧对所述 缓存晶粒进行刻蚀，以形成第一硅通孔TSV；以及在操作S11230，在所 述缓存有源层形成第一缓存-RDL层，从而形成包括所述缓存有源层和第 一缓存-RDL层的缓存有源侧。

图14a至图14e示出了根据本公开的一个实施方式来形成高速缓存晶 粒的示意图。

对缓存晶粒2进行TSV(Through-Silicon Via)刻蚀，目前已知的TSV刻蚀方法分为前通孔，中通孔以及后通孔，图14a至图14e采用的是 中通孔，也是目前应用最广泛的制备方法，具体制备流程为：(1)在完 成前道工序后，使用光刻胶对待刻蚀区域进行标记，在有源侧刻蚀出盲孔 (如图14b所示)；(2)接下来，依次使用化学沉积的方法沉积二氧化硅(SiO2)绝缘层，使用物理气相沉积的方法沉积钛(Ti)作为阻挡层，铜 (Cu)作为种子层，然后再在盲孔中进行填充电镀铜(如图14c所示)； (3)使用化学机械抛光法将缓存晶粒表面上多余的铜去除(如图14d所 示)；(4)最后，在硅晶圆上有盲孔的一面上制作电路层RDL，从而形 成本公开所述的第一缓存-RDL层212(如图14e所示)。如图14a-图14e 所示，所形成的TSV与第一缓存-RDL层212接合。

需要理解的是，虽然上文中指出了在形成TSV的过程中首先形成盲 孔，但本领域技术人员也可以直接形成通孔，即形成的通孔穿过整个缓存 晶粒的厚度。

在SOC晶粒1和缓存晶粒2制备好之后，可以将制备完成的缓存晶粒 2设置到SOC晶粒1上，由此，根据本公开的一个实施方式，在片上系统 SOC晶粒上并行地设置多个同级高速缓存晶粒可以包括：将SOC晶粒的 SOC背侧设置在第二载板晶圆上；以及将所述缓存晶粒的缓存有源侧与所 述SOC有源侧接合。所述的第二载板晶圆和第一载板晶圆仅仅为了区分不 同阶段所使用的载板晶圆，二者可以是同一个载板晶圆，也可以是不同 的。

图15示出了根据本公开一个实施方式的将制备完成的缓存晶粒2安装 到SOC晶粒1上的示意图。

如图15所示，将SOC晶粒与第一载板晶圆分离开来，并把已研磨的 背侧粘合在第二载板晶圆上。除此之外，还需将SOC晶粒的有源面的黏合 剂进行去胶处理，使得SOC的有源面露出来。

接下来，可以将如图14a至图14e制备得到的缓存晶粒的有源侧与 SOC晶粒的SOC有源侧接合，从而形成如图15所示的设置。

接下来，根据本公开的一个实施方式，本公开的方法进一步包括：在 所述多个缓存晶粒之间形成间隙填充介质GF层；对所述GF层进行研磨， 以在所述GF层与缓存背侧形成平面；以及在所述GF中形成介质通孔 TDV，从而连接到所述SOC有源侧以进行通信。

图16a至图16c示出了根据本公开一个实施方式的芯片形成过程。

如图16a所示，首先可以在所述多个缓存晶粒之间形成间隙填充介质 GF层。为了简洁起见，图16a中仅示出了两个缓存晶粒1和2，但本公开 并不局限于所示出的数量。此外，图16a至图16c还省去了第二载板晶 圆，以突出本公开的主要的技术特点。

如图16a所示，GF层设置在相邻的缓存晶粒之间，GF层是通过旋涂 和烘烤或者其他介质层沉积等技术对缓存晶粒的背面与SOC晶粒的有源面 高低差形成的缺口进行填充。

如图16b所示，填充完成之后，再进行研磨使得缓存晶粒变薄，或接 近于露出TSV。

如图16c所示，接下来进行TDV的刻蚀，先用光刻法对GF层进行刻 蚀，再进行Cu或者高导热高导电材料填充，形成导电柱TDV，导电柱 TDV可以与SOC晶粒的有源面进行互连通信。最后，可以使用化学机械 抛光和背面磨削法将TSV电镀铜柱的另一端暴露出来。

根据本公开的一个实施方式，本公开的方法进一步包括：在所述平面 上形成第二缓存-RDL层，所述第二缓存-RDL层包括分立的缓存结构，以 使得分立的缓存结构与相应的TSV和/或TDV连接；在所述分立的缓存结 构上设置连接凸点，从而使得连接凸点通过相应的TSV和TDV与所述 SOC有源侧连接。需要理解的是，为了进一步进行区分，可以将设置在缓存晶粒上的缓存结构称为第一缓存结构，其与TSV连接；将设置在GF层 上的缓存结构称为第二缓存结构，其与TDV连接。

图17示出了根据本公开一个实施方式的形成连接结构的示意图。

如图17所示，缓存结构为分立的RDL层，可以在每个缓存结构上形 成连接凸点。为了方便起见，将设置在第一缓存结构上的连接凸点称为第 一连接凸点，将设置在第二缓存结构上的连接凸点称为第二连接凸点。从 而第一连接凸点可以通过TSV将外部设备与SOC晶粒进行连接，并且第 二连接凸点可以通过TDV将外部设备与SOC晶粒进行连接。需要注意的 是，这里所示的缓存结构和连接凸点的数量仅仅是示意性的，而不对本公 开的技术方案构成任何限制。还需要理解的是，图7和图17中的芯片设置 虽然视觉上并不完全相同，但二者可以基于通常的制备方法来制造。

上文中通过视图给出了形成芯片的一种示例性实施方式，下面将详细 介绍形成如图10所示的芯片的另外一种示例性实施方式。

图18示出了根据本公开一个实施方式的在所述SOC晶粒上形成SOC 有源侧的方法流程图。如图18所示，该方法包括：在操作S1810，在 SOC晶粒的一面上形成SOC有源层；在操作S1820，在SOC晶粒的SOC 有源层一面上进行刻蚀，以形成第二硅通孔TSV；以及，在操作S1830， 在所述SOC有源层上形成SOC-重新分配RDL层，并使得所述SOC-RDL 层与所述第二TSV连接。

图19a至图19c示出了根据本公开一个实施方式的形成SOC晶粒的示 意图。

首先，可以在SOC晶粒的一面上形成SOC有源层111，从而该侧成 为SOC有源侧11，与有源侧相对的一侧则为SOC背侧12。如图19a所 示。

如图19a-图19e所示，将SOC背侧设置在第三载板晶圆上，然后，通 过光刻技术在SOC有源侧刻蚀出盲孔并填充电镀铜形成TSV。TSV的具 体制备流程为：(1)在完成前道工序后，在有源侧刻蚀出盲孔，如图19b 所示；(2)接下来，依次使用化学沉积的方法沉积二氧化硅(SiO2)绝 缘层，使用物理气相沉积的方法沉积钛(Ti)作为阻挡层，铜(Cu)作为 种子层，然后再在盲孔中进行填充电镀铜，如图19c所示；(3)使用化学 机械抛光法将SOC晶粒表面上多余的铜去除，如图19d所示；(4)最 后，在硅晶圆上有盲孔的一面上制作电路层RDL，从而形成本公开所述的 SOC-RDL层112，如图19e所示。图19b-图19e中未示出第三载板晶圆，仅仅是出于简洁起见。

刻蚀完成后将SOC晶粒1进行翻转，并将翻转之后的SOC晶粒安装 在载板晶圆上，以避免后续在研磨晶圆背面过程中产生的杂质造成SOC晶 粒的功能面被污染。

需要理解的是，可以形成盲孔，也可以形成从SOC有源层到SOC背 侧的通孔。形成通孔则并不必须对SOC背侧进行研磨。

根据本公开的另一个实施方式，当形成从SOC有源层开始的盲孔时； 可以对所述SOC背侧进行研磨，直至露出所述第二TSV。

图20示出了对SOC背侧进行研磨的实施方式。在图20中，SOC晶 粒的有源侧安装到载板晶圆上，然后对SOC背侧进行研磨，研磨可以一直 进行到露出TSV为止。图20中的虚线表示被SOC晶粒的SOC背侧被研 磨掉的那部分。

接下来介绍高速缓存晶粒。与图9所示的缓存晶粒不同，在本实施方 式中，无需在缓存晶粒中形成TSV，而只需要形成有源层和RDL层。由 此，根据本实施方式，提供多个同级高速缓存晶粒可以包括：在高速缓存 晶粒的一面上形成缓存有源层；以及在所述缓存有源层上形成第一缓存- RDL层。本实施方式中的缓存晶粒的形成过程将不再赘述。

根据本公开的一个实施方式，在片上系统SOC晶粒上并行地设置多个 同级高速缓存晶粒包括：将所述多个高速缓存晶粒的缓存有源侧与所述 SOC背侧接合，并与所述第二TSV连接；在所述多个高速缓存晶粒之间 填充介质GF层；对所述GF层进行研磨，以在所述GF层与缓存背侧形成 平面。

图21a和图21b示出了根据本公开一个实施方式的芯片的形成过程。

如图21a所示，首先刻蚀完成后将SOC晶粒1安装在载板晶圆上，这 样可以避免SOC晶粒1的功能面被污染。然后，将形成的缓存晶粒2的有 源侧21朝向SOC晶粒的背侧12，并安装到SOC晶粒1上。缓存晶粒2的 安装位置应当与在SOC晶粒1中形成的第二TSV相对应，即缓存晶粒2 的有源侧21应当与第二TSV相接合，以便于缓存晶粒2与SOC晶粒1进 行连接。

接下来，如图21b所示，在缓存晶粒2之间形成填充介质GF层4。所 述GF层4包括GF第一面4-1和与所述GF第一面4-1相对的GF第二面 4-2，所述GF层4包围所述多个同级高速缓存晶粒2，并且其中，所述GF 第一面4-1设置为与所述SOC背侧接合。

接下来，由于填充GF层之后形成的表面可能并不平坦，因此可以对 所述GF层进行研磨，以在所述GF层与缓存晶粒的缓存背侧形成平面。

根据本公开的一个实施方式，本公开的方法进一步包括：在所述 SOC-RDL层上形成第三连接凸点3-3，从而所述第三连接凸点3-3与所述 第二TSV连接。

如图21c所示，可以在SOC-RDL层112上形成多个连接凸点。外部 设备可以通过连接凸点3-3以及TSV连接到SOC晶粒1和缓存晶粒2，从 而实现与他们的通信和数据存取。

本公开还提供一种通过以上所述的方法制作的芯片，如图7和图10所 示。

本公开还提供一种板卡，包括如图7和图10所述的芯片。

本公开还提供一种电子设备，包括如图7和图10所述的芯片或如上所 述的板卡。

根据不同的应用场景，本披露的电子设备或装置可以包括服务器、云 端服务器、服务器集群、数据处理装置、机器人、电脑、打印机、扫描 仪、平板电脑、智能终端、PC设备、物联网终端、移动终端、手机、行车 记录仪、导航仪、传感器、摄像头、相机、摄像机、投影仪、手表、耳 机、移动存储、可穿戴设备、视觉终端、自动驾驶终端、交通工具、家用 电器、和/或医疗设备。所述交通工具包括飞机、轮船和/或车辆；所述家 用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电 灯、燃气灶、油烟机；所述医疗设备包括核磁共振仪、B超仪和/或心电图 仪。本披露的电子设备或装置还可以被应用于互联网、物联网、数据中心、能源、交通、公共管理、制造、教育、电网、电信、金融、零售、工 地、医疗等领域。进一步，本披露的电子设备或装置还可以用于云端、边 缘端、终端等与人工智能、大数据和/或云计算相关的应用场景中。在一个 或多个实施例中，根据本披露方案的算力高的电子设备或装置可以应用于 云端设备(例如云端服务器)，而功耗小的电子设备或装置可以应用于终 端设备和/或边缘端设备(例如智能手机或摄像头)。在一个或多个实施例 中，云端设备的硬件信息和终端设备和/或边缘端设备的硬件信息相互兼 容，从而可以根据终端设备和/或边缘端设备的硬件信息，从云端设备的硬 件资源中匹配出合适的硬件资源来模拟终端设备和/或边缘端设备的硬件资 源，以便完成端云一体或云边端一体的统一管理、调度和协同工作。

依据以下条款可更好地理解前述内容：

条款A1.一种生产芯片的方法，包括：

提供片上系统SOC晶粒，所述SOC晶粒包括SOC有源侧和SOC背 侧；

提供多个同级高速缓存晶粒，所述缓存晶粒包括缓存有源侧和缓存背 侧；以及

在片上系统SOC晶粒上并行地设置多个同级高速缓存晶粒，以实现所 述同级高速缓存晶粒的同级扩展。

条款A2.根据条款A1所述的方法，其中，所述同级高速缓存晶粒为 最后一级缓存LLC晶粒。

条款A3.根据条款A1或A2所述的方法，其中，提供SOC晶粒包 括：在所述SOC晶粒上形成SOC有源侧和SOC背侧。

条款A4.根据条款A3所述的方法，其中，在所述SOC晶粒上形成 SOC有源侧包括：

在SOC晶粒的一面上形成SOC有源层；以及

在所述SOC有源层上形成SOC-重新分配RDL层。

条款A5.根据条款A3或A4所述的方法，其中，在所述SOC晶粒上 形成SOC背侧包括：

将所述SOC有源侧粘合在第一载板晶圆上；

对所述SOC背侧进行研磨，以减少所述SOC晶粒的厚度。

条款A6.根据条款A1-A5中任意一项所述的方法，其中，提供多个同 级高速缓存晶粒包括：

在所述缓存晶粒的一侧形成缓存有源层；

在缓存有源层一侧对所述缓存晶粒进行刻蚀，以形成第一硅通孔 TSV；以及

在所述缓存有源层形成第一缓存-RDL层，从而形成包括所述缓存有 源层和第一缓存-RDL层的缓存有源侧。

条款A7.根据条款A1-A6中任意一项所述的方法，其中，在片上系统 SOC晶粒上并行地设置多个同级高速缓存晶粒包括：

将SOC晶粒的SOC背侧设置在第二载板晶圆上；以及

将所述缓存晶粒的缓存有源侧与所述SOC有源侧接合。

条款A8.根据条款A7所述的方法，进一步包括：

在所述多个缓存晶粒之间形成间隙填充介质GF层；

对所述GF层进行研磨，以在所述GF层与缓存背侧形成平面；

在所述GF中形成介质通孔TDV，从而连接到所述SOC有源侧以进行 通信。

条款A9.根据条款A8所述的方法，进一步包括：

在所述平面上形成第二缓存-RDL层，所述第二缓存-RDL层包括分立 的缓存结构，以使得分立的缓存结构与相应的第一TSV和/或TDV连接；

在所述分立的缓存结构上设置连接凸点，从而使得所述连接凸点通过 相应的第一TSV和TDV与所述SOC有源侧连接。

条款A10.根据条款A3所述的方法，其中，在所述SOC晶粒上形成 SOC有源侧包括：

在SOC晶粒的一面上形成SOC有源层；

在SOC晶粒的SOC有源层一面上进行刻蚀，以形成第二硅通孔 TSV；

在所述SOC有源层上形成SOC-重新分配RDL层，并使得所述SOC- RDL层与所述第二TSV连接。

条款A11.根据条款A10所述的方法，其中，在SOC晶粒的SOC有 源层一面上进行刻蚀，以形成第二TSV包括：

形成从SOC有源层到SOC背侧的通孔。

条款A12.根据条款A10所述的方法，其中，在SOC晶粒的SOC有 源层一面上进行刻蚀，以形成第二TSV包括：

形成从SOC有源层开始的盲孔；以及

对所述SOC背侧进行研磨，直至露出所述第二TSV。

条款A13.根据条款A10-A12中任意一项所述的方法，其中，提供多 个同级高速缓存晶粒包括：

在高速缓存晶粒的一面上形成缓存有源层；以及

在所述缓存有源层上形成第二缓存-RDL层。

条款A14.根据条款A13所述的方法，其中，在片上系统SOC晶粒上 并行地设置多个同级高速缓存晶粒包括：

将所述多个高速缓存晶粒的缓存有源侧与所述SOC背侧接合，并与所 述第二TSV连接；

在所述多个高速缓存晶粒之间填充介质GF层；

对所述GF层进行研磨，以在所述GF层与缓存背侧形成平面。

条款A15.根据条款A10-A14中任意一项所述的方法，进一步包括：

在所述SOC-RDL层上形成第三连接凸点，从而所述第三连接凸点与 所述第二TSV连接。

条款A16.一种通过条款A1-A15中任意一项所述的方法制作的芯片。

条款A17.一种板卡，包括如条款A16所述的芯片。

条款A18.一种电子设备，包括如条款A16所述的芯片或如条款A17 所述的板卡。

以上对本公开实施例进行了详细介绍，本文中应用了具体个例对本披 露的原理及实施方式进行了阐述，以上实施例的说明仅用于帮助理解本披 露的方法及其核心思想。同时，本领域技术人员依据本披露的思想，基于 本披露的具体实施方式及应用范围上做出的改变或变形之处，都属于本披 露保护的范围。综上所述，本说明书内容不应理解为对本披露的限制。

Claims (18)

1.一种生产芯片的方法，包括：

提供片上系统SOC晶粒，所述SOC晶粒包括SOC有源侧和SOC背侧；

提供多个同级高速缓存晶粒，所述缓存晶粒包括缓存有源侧和缓存背侧；以及

在片上系统SOC晶粒上并行地设置多个同级高速缓存晶粒，以实现所述同级高速缓存晶粒的同级扩展。

2.根据权利要求1所述的方法，其中，所述同级高速缓存晶粒为最后一级缓存LLC晶粒。

3.根据权利要求1或2所述的方法，其中，提供SOC晶粒包括：在所述SOC晶粒上形成SOC有源侧和SOC背侧。

4.根据权利要求3所述的方法，其中，在所述SOC晶粒上形成SOC有源侧包括：

在SOC晶粒的一面上形成SOC有源层；以及

在所述SOC有源层上形成SOC-重新分配RDL层。

5.根据权利要求3或4所述的方法，其中，在所述SOC晶粒上形成SOC背侧包括：

将所述SOC有源侧粘合在第一载板晶圆上；

对所述SOC背侧进行研磨，以减少所述SOC晶粒的厚度。

6.根据权利要求1-5中任意一项所述的方法，其中，提供多个同级高速缓存晶粒包括：

在所述缓存晶粒的一侧形成缓存有源层；

在缓存有源层一侧对所述缓存晶粒进行刻蚀，以形成第一硅通孔TSV；以及

在所述缓存有源层形成第一缓存-RDL层，从而形成包括所述缓存有源层和第一缓存-RDL层的缓存有源侧。

7.根据权利要求1-6中任意一项所述的方法，其中，在片上系统SOC晶粒上并行地设置多个同级高速缓存晶粒包括：

将SOC晶粒的SOC背侧设置在第二载板晶圆上；以及

将所述缓存晶粒的缓存有源侧与所述SOC有源侧接合。

8.根据权利要求7所述的方法，进一步包括：

在所述多个缓存晶粒之间形成间隙填充介质GF层；

对所述GF层进行研磨，以在所述GF层与缓存背侧形成平面；

在所述GF中形成介质通孔TDV，从而连接到所述SOC有源侧以进行通信。

9.根据权利要求8所述的方法，进一步包括：

在所述平面上形成第二缓存-RDL层，所述第二缓存-RDL层包括分立的缓存结构，以使得分立的缓存结构与相应的第一TSV和/或TDV连接；

在所述分立的缓存结构上设置连接凸点，从而使得所述连接凸点通过相应的第一TSV和TDV与所述SOC有源侧连接。

10.根据权利要求3所述的方法，其中，在所述SOC晶粒上形成SOC有源侧包括：

在SOC晶粒的一面上形成SOC有源层；

在SOC晶粒的SOC有源层一面上进行刻蚀，以形成第二硅通孔TSV；

在所述SOC有源层上形成SOC-重新分配RDL层，并使得所述SOC-RDL层与所述第二TSV连接。

11.根据权利要求10所述的方法，其中，在SOC晶粒的SOC有源层一面上进行刻蚀，以形成第二TSV包括：

形成从SOC有源层到SOC背侧的通孔。

12.根据权利要求10所述的方法，其中，在SOC晶粒的SOC有源层一面上进行刻蚀，以形成第二TSV包括：

形成从SOC有源层开始的盲孔；以及

对所述SOC背侧进行研磨，直至露出所述第二TSV。

13.根据权利要求10-12中任意一项所述的方法，其中，提供多个同级高速缓存晶粒包括：

在高速缓存晶粒的一面上形成缓存有源层；以及

在所述缓存有源层上形成第二缓存-RDL层。

14.根据权利要求13所述的方法，其中，在片上系统SOC晶粒上并行地设置多个同级高速缓存晶粒包括：

将所述多个高速缓存晶粒的缓存有源侧与所述SOC背侧接合，并与所述第二TSV连接；

在所述多个高速缓存晶粒之间填充介质GF层；

对所述GF层进行研磨，以在所述GF层与缓存背侧形成平面。

15.根据权利要求10-14中任意一项所述的方法，进一步包括：

在所述SOC-RDL层上形成第三连接凸点，从而所述第三连接凸点与所述第二TSV连接。

16.一种通过权利要求1-15中任意一项所述的方法制作的芯片。

17.一种板卡，包括如权利要求16所述的芯片。

18.一种电子设备，包括如权利要求16所述的芯片或如权利要求17所述的板卡。