WO2022242333A1 - 具有CoWoS封装结构的晶片、晶圆、设备及其生成方法 - Google Patents

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张峻玮
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Abstract

提供具有CoWoS封装结构的晶片、晶圆、装置、板卡及生成晶片的方法，晶片包括多个芯片及多个中介层单元，多个中介层单元根据多个芯片的平面布局进行拼接以形成中介层，多个芯片通过中介层电性互联。

Description

具有CoWoS封装结构的晶片、晶圆、设备及其生成方法
相关申请的交叉引用
本申请要求于2021年5月17日申请的，申请号为2021105364447，名称为“具有CoWoS封装结构的晶片、晶圆、设备及其生成方法”的中国专利申请的优先权。
技术领域
本披露一般地涉及半导体。更具体地，本披露涉及具有CoWoS封装结构的晶片、晶圆、装置、板卡及生成其晶片的方法。
背景技术
CoWoS(chip on wafer on substrate)是一种整合生产技术，先将芯片通过CoW(chip on wafer)的封装制程连接至硅晶圆，再把CoW芯片与基板(substrate)连接，整合成CoWoS。通过这种技术可以把多颗芯片封装到一起，平面上的裸芯片彼此通过下方的导电层互联，达到了封装体积小、功耗低、引脚少的技术功效。
目前的CoWoS技术分为两种：CoWoS-S与CoWoS-L，其差异在于CoWoS-S的导电层为硅中介层(silicon interposer)，而CoWoS-L的导电层则是互联金属层。CoWoS-S的成本高、良率低，CoWoS-L的深沟电容器(deep trench capacitor)容量小，市场上缺乏整体效能佳的CoWoS技术，因此一种改良式的CoWoS技术方案是迫切需要的。
发明内容
为了至少部分地解决背景技术中提到的技术问题，本披露的方案提供了具有CoWoS封装结构的晶片、晶圆、装置、板卡及生成其晶片的方法。
在一个方面中，本披露揭示一种具有CoWoS封装结构的晶片，包括多个芯片及多个中介层单元，多个中介层单元根据多个芯片的平面布局进行拼接以形成中介层，多个芯片通过中介层电性互联。
在另一个方面，本披露揭示一种集成电路装置，包括前述的晶片，还揭示一种板卡，包括前述的集成电路装置。
在另一个方面，本披露揭示一种生成具有CoWoS封装结构的晶片的晶圆。晶片包括多个芯片及多个中介层单元，多个中介层单元根据多个芯片的平面布局进行拼接以形成中介层，多个芯片通过中介层电性互联。晶圆包括多个特定中介层单元，特定中介层单元为多个中介层单元其中之一。
在另一个方面，本披露揭示一种生成具有CoWoS封装结构的晶片的方法，晶片包括多个芯片。所述方法包括：批量生产多种中介层单元；根据多个芯片的平面布局，拼接多种中介层单元以形成中介层；键合多个芯片与中介层；以及封装多个芯片与中介层以形成上述晶片。
通过将中介层模块化，生成多种中介层单元，再根据需求选择合适的中介层单元进行拼接，以形成CoWoS技术中的中介层。本披露的技术方案成本可控、良率佳、深沟电容够大，其整体效能较CoWoS-S与CoWoS-L更为优异。
附图说明
通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：
图1是示出本披露实施例的板卡的结构图；
图2是示出本披露实施例的集成电路装置的结构图；
图3是示出本披露实施例的计算装置的内部结构示意图；
图4是示出本披露实施例的处理器核的内部结构示意图；
图5是示出本披露实施例的一种封装结构的布局示意图；
图6是示出本披露实施例的另一种封装结构的布局示意图；
图7是示出本披露实施例的另一种封装结构的布局示意图；
图8是示出本披露另一实施例的生成具有CoWoS封装结构的晶片的方法；
图9是示出本披露另一实施例在晶片上制成具有中介层单元的CoWoS结构的方法；
图10是示出本披露实施例的CoW的封装制程结构剖面图；
图11是示出本披露实施例的CoW的封装制程结构剖面图；以及
图12是示出本披露实施例的CoWoS的封装制程结构剖面图。
具体实施方式
下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。
下面结合附图来详细描述本披露的具体实施方式。
现今的半导体制程是从一块完整的晶圆(wafer)开始的，晶圆由纯硅构成的圆形薄片，一般分为6英寸、8英寸、12英寸等多种规格，晶圆会被切割成一个个的小块，这小块称为晶片(die)。每个晶片上会贴装有芯片(chip)，并布置好接线，以实现特定的电气功能。接着以晶片为单位封装成为一个颗粒，封装的目的是安放、固定、密封、保护芯片和增强电热性能的作用，同时在芯片的触点上用导线连接到封装外壳的引脚上，一个芯片封装结构便完成了。
本披露的一个实施例是一种在晶片上形成的CoWoS封装结构，在此实施例中，芯片主要包括内存与片上系统，但本披露不限制仅能封装前述元件。
内存用于暂时存放片上系统所需的运算数据，以及与外部存储器交换的数据。在此实施例中，内存可以是高宽带内存(high bandwidth memory，HBM)，这是一种基于3D堆栈工艺制作的高性能DRAM，适用于高存储器带宽需求的应用场合，像是图形处理器、网上交换及转发设备(如路由器、交换器)等。
片上系统(SoC)指的是在单个芯片上集成一个完整的系统，对所有或部分必要的电子电路进行包分组的技术。在此实施例中，片上系统装配在板卡上。图1示出本披露实施例的一种板卡10的结构示意图。如图1所示，板卡10包括组合处理装置101，其是一种人工智能运算单元，用以支持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处理、数据挖掘等领域复杂场景下的智能处理需求。特别是深度学习技术大量应用在云端智能领域，云端智能应用的一个显著特点是输入数据量大，对平台的存储能力和计算能力有很高的要求，此实施例的板卡10适用在云端智能应用，具有庞大的片外存储、片上存储和大量的计算能力。
组合处理装置101通过对外接口装置102与外部设备103相连接。外部设备103例如是服务器、计算机、摄像头、显示器、鼠标、键盘、网卡或wifi接口等。待处理的数据可以由外部设备103通过对外接口装置102传递至组合处理装置101。组合处理装置101的计算结果可以经由对外接口装置102传送回外部设备103。根据不同的应用场景，对外接口装置102可以具有不同的接口形式，例如PCIe接口等。
板卡10还包括用于存储数据的外部存储器104，其包括一个或多个存储单元105。外部存储器104通过总线与控制器件106和组合处理装置101进行连接和数据传输。板卡10中的控制器件106配置用于对组合处理装置101的状态进行调控。为此，在一个应用场景中，控制器件106可以包括单片机(Micro Controller Unit，MCU)。
图2是示出此实施例的组合处理装置101中的示意图。如图2中所示，组合处理装置101包括计算装置201、接口装置202、处理装置203和DRAM 204。在一种应用场景中，计算装置201、接口装置202、处理装置203整合成前述的片上系统。在另一种应用场景中，计算装置201本身即为前述的片上系统。
计算装置201配置成执行用户指定的操作，主要实现为单核智能处理器或者多核智能处理器，用以执行深度学习或机器学习的计算，其可以通过接口装置202与处理装置203进行交互，以共同完成用户指定的操作。
接口装置202用于在计算装置201与处理装置203间传输数据和控制指令。例如，计算装置201可以经由接口装置202从处理装置203中获取输入数据，写入计算装置201片上的存储装置。进一步，计算装置201可以经由接口装置202从处理装置203中获取控制指令，写入计算装置201片上的控制缓存中。替代地或可选地，接口装置202也可以读取计算装置201的存储装置中的数据并传输给处理装置203。
处理装置203作为通用的处理装置，执行包括但不限于数据搬运、对计算装置201的开启和/或停止等基本控制。根据实现方式的不同，处理装置203可以是中央处理器、图形处理器或其他通用和/或专用处理器中的一种或多种类型的处理器，这些处理器包括但不限于数字信号处理器(digital signal processor，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)或 者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，并且其数目可以根据实际需要来确定。如前所述，仅就本披露的计算装置201而言，其可以视为具有单核结构或者同构多核结构。然而，当将计算装置201和处理装置203整合共同考虑时，二者视为形成异构多核结构。
DRAM 204即为前述的高宽带内存，用以存储待处理的数据，大小通常为16G或更大，用于保存计算装置201和/或处理装置203的数据。
图3示出了计算装置201的内部结构示意图。计算装置201用以处理计算机视觉、语音、自然语言、数据挖掘等输入数据，图中的计算装置201采用多核分层结构设计，其包括外部存储控制器301、外设通信模块302、片上互联模块303、同步模块304以及多个集群305。
外部存储控制器301可以有多个，在图中示例性地展示2个，其用以响应处理器核发出的访问请求，访问外部存储设备，例如图2中的DRAM 204，从而自片外读取数据或是将数据写入。外设通信模块302用以通过接口装置202接收来自处理装置203的控制信号，启动计算装置201执行任务。片上互联模块303将外部存储控制器301、外设通信模块302及多个集群305连接起来，用以在各个模块间传输数据和控制信号。同步模块304是一种全局同步屏障控制器(global barrier controller，GBC)，用以协调各集群的工作进度，确保信息的同步。多个集群305是计算装置201的计算核心，在图中示例性地展示4个，随着硬件的发展，本披露的计算装置201还可以包括8个、16个、64个、甚至更多的集群305。集群305用以高效地执行深度学习算法。
每个集群305包括多个处理器核(IPU core)306及一个存储核(MEM core)307。
处理器核306在图中示例性地展示4个，本披露不限制处理器核306的数量。其内部架构如图4所示。每个处理器核306包括三大模块：控制模块41、运算模块42及存储模块43。
控制模块41用以协调并控制运算模块42和存储模块43的工作，以完成深度学习的任务，其包括取指单元(instruction fetch unit，IFU)411及指令译码单元(instruction decode unit，IDU)412。取指单元411用以获取来自处理装置203的指令，指令译码单元412则将获取的指令进行译码，并将译码结果作为控制信息发送给运算模块42和存储模块43。
运算模块42包括向量运算单元421及矩阵运算单元422。向量运算单元421用以执行向量运算，可支持向量乘、加、非线性变换等复杂运算；矩阵运算单元422负责深度学习算法的核心计算，即矩阵乘及卷积。
存储模块43用来存储或搬运相关数据，包括神经元存储单元(neuron RAM，NRAM)431、权值存储单元(weight RAM，WRAM)432、输入/输出直接内存访问模块(input/output direct memory access，IODMA)433、搬运直接内存访问模块(move direct memory access，MVDMA)434。NRAM 431用以存储供处理器核306计算的输入、输出数据及中间结果；WRAM 432则用以存储深度学习网络的权值；IODMA 433通过广播总线309控制NRAM 431/WRAM 432与DRAM 204的访存；MVDMA 434则用以控制NRAM 431/WRAM 432与SRAM 308的访存。
回到图3，存储核307主要用以存储和通信，即存储处理器核306间的共享数据或中间结果、以及执行集群305与DRAM 204之间的通信、集群305间彼此的通信、处理器核306间彼此的通信等。在其他实施例中，存储核307具有标量运算的能力，用以执行标 量运算。
存储核307包括共享存储单元(SRAM)308、广播总线309、集群直接内存访问模块(cluster direct memory access，CDMA)310及全局直接内存访问模块(global direct memory access，GDMA)311。SRAM 308承担高性能数据中转站的角色，在同一个集群305内不同处理器核306之间所复用的数据不需要通过处理器核306各自向DRAM 204获得，而是经SRAM 308在处理器核306间中转，存储核307只需要将复用的数据从SRAM 308迅速分发给多个处理器核306即可，以提高核间通讯效率，亦大大减少片上片外的输入/输出访问。
广播总线309、CDMA 310及GDMA 311则分别用来执行处理器核306间的通信、集群305间的通信和集群305与DRAM 204的数据传输。以下将分别说明。
广播总线309用以完成集群305内各处理器核306间的高速通信，此实施例的广播总线309支持核间通信方式包括单播、多播与广播。单播是指点对点(即单一处理器核至单一处理器核)的数据传输，多播是将一份数据从SRAM 308传输到特定几个处理器核306的通信方式，而广播则是将一份数据从SRAM 308传输到所有处理器核306的通信方式，属于多播的一种特例。
CDMA 310用以控制在同一个计算装置201内不同集群305间的SRAM 308的访存。GDMA 311与外部存储控制器301协同，用以控制集群305的SRAM 308到DRAM 204的访存，或是将数据自DRAM 204读取至SRAM 308中。
图5示出此实施例的一种封装结构的布局俯视图，此封装结构的布局是位于晶片的模塑料(molding compound)区50，模塑料区50包括系统区域及存储区域，其中系统区域位于模塑料区50的中央，用以放置2个片上系统501，存储区域分别位于系统区域的两侧，用以放置8个内存502。更详细来说，此实施例的晶片包括多个芯片，此处的芯片指的是片上系统501及内存502，片上系统501为前述的片上系统，可以仅包括计算装置201或是包括计算装置201、接口装置202及处理装置203，而内存502为DRAM 204，平均设置在存储区域中，每一侧的存储区域设置有4个内存502。
此实施例的晶片还包括多个中介层单元，其根据多个芯片的平面布局进行拼接以形成CoWoS结构的中介层，这些芯片通过拼接而成的中介层电性互联。如图5中的虚线所示，此实施例的中介层由3种中介层单元拼接而成：第一中介层单元503、第二中介层单元504及第三中介层单元505。第一中介层单元503用以将左侧存储区域中的4个内存502的触点连接至中介层，第二中介层单元504用以将系统区域中的2个片上系统501的触点连接至中介层，第三中介层单元505用以将右侧存储区域中的4个内存502的触点连接至中介层。
第一中介层单元503、第二中介层单元504及第三中介层单元505均包括重布线层。重布线层是将芯片线路触点(即芯片的输出/出入端)通过晶圆级金属布线制程和改变其触点位置，使芯片能适用于不同的封装形式。简而言之就是在晶圆上沉积金属层和介质层并形成相应的金属布线图形，用来对芯片的输出/出入端进行重新布局，以进行电气信号传导，使得芯片布局更为灵活。前述的金属层和介质层即是重布线层。在设计重布线层时，需要在相邻两层电气特性相同的纵横交错的金属布线重叠位置增加通孔，以保证上下层之间的电气连接，因此重布线层是将多个芯片间的电性连接以立体传导结构实现，进而减少布局面积。
重布线层会根据这些芯片在平面布局的相对位置及晶片的电气功能生成导线布局，也就是形成金属层和介质层。即，重布线层的导线布线经过特别设计，当这3个中介层单元拼接在一起时，根据放置于上的多个芯片的输出/出入端以及彼此间的信号传输关系，重布线层的金属层和介质层需要定制化的沉积以形成相应的金属布线图形，其电性传导得以实现晶片预设的电性功能，例如片上系统501与内存502间重布线层需要定制化的设计，使得片上系统501的数据输入端得以顺利从内存502的数据输出端将数据取出进行运算，其运算结果再通过片上系统501的数据输出端至内存502的数据输入端存储回内存502中。
相邻两中介层单元的间隔为20至70微米。在此实施例中，第一中介层单元503与第二中介层单元504的间隔为20至70微米，第二中介层单元504及第三中介层单元505的间隔亦为20至70微米。较佳地，相邻两中介层单元的间隔设定为20微米。
图6示出另一个实施例的布局俯视图。与前一个实施例不同处在于，存储区域放置了12个内存502，左侧存储区域与右侧存储区域各包括6个内存502。
如图6中的虚线所示，此实施例的中介层由3种中介层单元拼接而成：第一中介层单元601、第二中介层单元602及第三中介层单元603。第一中介层单元601用以将左侧存储区域中的6个内存502的触点连接至中介层，第二中介层单元602用以将系统区域中的2个片上系统501的触点连接至中介层，第三中介层单元603用以将右侧存储区域中的6个内存502的触点连接至中介层。
第一中介层单元601、第二中介层单元602及第三中介层单元603的重布线层同样会根据这些芯片在平面布局的相对位置及晶片的电气功能生成导线布局，当这3个中介层单元拼接在一起时，其电性传导得以实现晶片预设的电性功能。在此实施例中，相邻两中介层单元的间隔亦为20至70微米，较佳地相邻两中介层单元的间隔设定为20微米。
图7示出另一个实施例的布局俯视图，其片上系统501与内存502的布局与图5的实施例相同，不同处在于中介层单元。
如图7中的虚线所示，此实施例的中介层由6种中介层单元拼接而成：第一中介层单元701、第二中介层单元702、第三中介层单元703、第四中介层单元704、第五中介层单元705及第六中介层单元706，其分别将上方的芯片的触点连接至中介层。这些中介层单元的重布线层同样会根据这些芯片在平面布局的相对位置及晶片的电气功能生成导线布局，当这3个中介层单元拼接在一起时，其电性传导得以实现晶片预设的电性功能。在此实施例中，相邻两中介层单元的间隔亦为20至70微米，较佳地相邻两中介层单元的间隔设定为20微米。
图5至图7的实施例展示了本披露通过将中介层模块化，生成多种中介层单元，再根据需求选择合适的中介层单元进行拼接，以形成CoWoS技术中的中介层。图5至图7的实施例仅用以示例说明中介层模块化，本披露并不限制芯片种类、片上系统501和内存502的数量与布局位置，而中介层单元的选择与排列方式与芯片的种类、数量、布局位置相关，故本披露亦不限制中介层单元大小、数量、形状与拼接方式。同样地，前述实施例中的存储区域与系统区域仅为了方便区分片上系统501和内存502的设置位置，实务上，晶片的布局不必然需要定义各区域，往往基于信号传递与面积的考虑混合排列多个芯片，本披露不限制中介层单元需要按晶片的区域来对应划分，本领域技术人员可以依根据芯片的触点与电气功能具体规划中介层单元及其间的配线。
前述多个实施例的优势在于可以在晶圆上重复生成特定中介层单元，即晶圆包括多个 特定中介层单元，此处的特定中介层单元为前述多个中介层单元其中之一。更具体来说，以图5的实施例为例，同一批晶圆仅制成第一中介层单元503，另一批晶圆仅制成第二中介层单元504，而再另一批晶圆仅制成第三中介层单元505，这些晶圆进行切割后会生成大量的第一中介层单元503、第二中介层单元504和第三中介层单元505，再根据晶片上芯片的平面布局，选择第一中介层单元503、第二中介层单元504和第三中介层单元505各一以拼接成适用于图5芯片平面布局的中介层，进而实现晶片预设的电性功能。
图8示出另一个实施例生成具有CoWoS封装结构的晶片的方法，即生成图5至图7的CoWoS封装结构的晶片的方法。在步骤801中，批量生产多种中介层单元，即根据多个芯片在平面布局的相对位置及晶片的电气功能，在中介层单元中生成重布线层，更详细来说，在此步骤中沉积金属层和介质层以生成重布线层，金属层和介质层将多个芯片间的电性连接以立体传导结构实现。在步骤802中，根据晶片上多个芯片的平面布局，拼接多种中介层单元以形成中介层，在此步骤中进一步设定相邻两中介层单元的间隔为20至70微米，较佳为20微米。在步骤803中，键合多个芯片与中介层，使得芯片的触点连接至中介层单元的重布线层。在步骤804中，封装多个芯片与中介层以形成晶片。
本披露的中介层单元是一种芯粒(chiplet)架构，易于和不同工艺节点的晶片混封，例如与前述多个实施例中揭露的片上系统和内存进行整合，无论是性能、功耗、尺寸上的效益都是巨大。
由于单一晶圆仅制成一种中介层单元，因此中介层单元可以大批量生产，不仅降低制作成本，再加上结构单一化，可提高良率。再者，中介层模块化后，不同的芯片的平面布局可以利用已有或是制式化的中介层单元进行拼接，无需因应不同的芯片平面布局而重新设计中介层，成本效益进一步优化。最后，此实施例的中介层单元基本上采用CoWoS-S的中介层结构，因此具有与CoWoS-S相同的大深沟电容，电容量越多，越有助于稳定地供给芯片电源。综上所述，本披露的技术方案的整体效能突出。
除了片上系统501及内存502，本披露的芯片还可以包括各种集成电路，例如各种无源和有源微电子器件，像是电阻器、其他电容器类型(例如MIMCAP)、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散金属氧化物半导体(LDMOS)晶体管、高功率金属氧化物半导体晶体管或其他类型的晶体管等。
本披露的另一个实施例是一种在晶片上制成具有中介层单元的CoWoS结构的方法。此实施例的方法如图9所示，而图10示出此实施例的各步骤相应的封装结构剖面图。
在步骤901中，在中介层单元上键合多个晶圆凸块与片上系统、内存。在此步骤之前，基于片上系统和内存的平面布局以及晶片的电性功能，已将适当的中介层单元拼接成中介层。在此步骤完成后，于玻璃1001上形成如图10所示的结构10A，其中，多种中介层单元拼接成中介层1002，片上系统1003及内存1004电性键合于中介层1002上。
在步骤902中，在系统区域及存储区域填上底部填充胶。底部填充胶的材料可以提升对湿度保护、热冲击和各种机械冲击的影响，其功用在于提供更高的可靠性和更长的生命周期。在此步骤完成后，于玻璃1001上形成如图10所示的结构10B，其中，底部填充胶1005保护片上系统1003与内存1004的触点。
在步骤903中，塑封片上系统、内存，以形成CoW结构。也就是对片上系统1003和内存1004进行封装，于玻璃1001上形成如图11所示的结构10C，其中封装塑料1006包 覆片上系统1003和内存1004，起到了安放、固定、密封、保护和增强电热性能的作用。至此实现了CoW结构。
在步骤904中，玻璃键合(glass bond)CoW结构。首先去掉玻璃1001，再将整个CoW结构翻转过来，使得片上系统1003和内存1004朝下，接着通过机械或化学方法将封装塑料1006与玻璃1007进行粘合后形成的层合材料，通常可以采用的粘合方法有：阳极键合法、黏着剂中间夹层法、硅(或玻璃)表面镀膜粘结法等。在此步骤完成后，形成如图11所示的结构10D。
在步骤905中，抛光晶片，使得硅通孔的另一侧的表面与晶片的表面齐平。如图11的结构10E所示，此实施例利用化学机械抛光将中介层1002的表面打磨平整，并让所有的硅通孔1008的表面与中介层1002的表面齐平，亦即硅通孔1008的表面暴露出来。
在步骤906中，在中介层1002的表面上形成多个晶圆凸块连接硅通孔的另一侧。如图12的结构10F所示，在每个硅通孔1008的开口处采用C4制程形成晶圆凸块1009。
在步骤907中，焊接晶圆凸块至基板。如图12的结构10G所示，首先去掉玻璃1007，再将CoW结构翻转过来，使得封装塑料1006朝上，先打磨封装塑料1006使得片上系统1003或内存1004的表面裸露在空气中，有助于散热，再将晶圆凸块1009焊接至基板1010上。其中，两晶圆凸块1009的间距为60微米，中心距离为130、150或180微米。至此完成了此实施例的CoWoS封装结构。
本披露并不限制制成具有中介层单元的CoWoS封装结构的方式，除了图9所示的流程外，亦可以利用其它流程制成CoWoS封装结构，例如先实现中介层、晶圆凸块、基板等结构，再键合片上系统与内存，最后填上底部填充胶及塑封片上系统与内存。此流程为本领域技术人员所熟悉，故不赘述。
本披露通过将中介层模块化，生成多种中介层单元，再根据需求选择合适的中介层单元进行拼接，以形成CoWoS技术中的中介层，其方案成本可控、良率佳、深沟电容够大，其整体效能较CoWoS-S与CoWoS-L更优。
依据以下条款可更好地理解前述内容：
条款A1、一种具有CoWoS封装结构的晶片，包括多个芯片及多个中介层单元，所述多个中介层单元根据所述多个芯片的平面布局进行拼接以形成中介层，所述多个芯片通过所述中介层电性互联。
条款A2、根据条款A1所述的晶片，还包括模塑料区，所述模塑料区包括系统区域及存储区域。
条款A3、根据条款A2所述的晶片，其中所述多个芯片包括片上系统。
条款A4、根据条款A3所述的晶片，其中所述片上系统放置于所述系统区域。
条款A5、根据条款A2所述的晶片，其中所述多个芯片包括内存。
条款A6、根据条款A5所述的晶片，其中所述内存为高宽带内存。
条款A7、根据条款A5或6所述的晶片，其中所述内存放置于所述存储区域。
条款A8、根据条款A1所述的晶片，其中所述中介层单元包括重布线层，所述重布线层根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能生成导线布局。
条款A9、根据条款A8所述的晶片，其中所述重布线层包括金属层和介质层，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
条款A10、根据条款A1所述的晶片，其中相邻两中介层单元的间隔为20至70微米。
条款A11、根据条款A1所述的晶片，其中所述多个中介层单元为芯粒架构。
条款A12、一种集成电路装置，包括根据条款A1-11的任意一项所述的晶片。
条款A13、一种板卡，包括根据条款A12所述的集成电路装置。
条款A14、一种生成具有CoWoS封装结构的晶片的晶圆，所述晶片包括多个芯片及多个中介层单元，所述多个中介层单元根据所述多个芯片的平面布局进行拼接以形成中介层，所述多个芯片通过所述中介层电性互联，所述晶圆包括多个特定中介层单元，所述特定中介层单元为所述多个中介层单元其中之一。
条款A15、根据条款A14所述的晶圆，其中所述特定中介层单元包括重布线层，所述重布线层根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能生成导线布局。
条款A16、根据条款A15所述的晶圆，其中所述重布线层包括金属层和介质层，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
条款A17、根据条款A14所述的晶圆，其中所述多个中介层单元为芯粒架构。
条款A18、一种生成具有CoWoS封装结构的晶片的方法，所述晶片包括多个芯片，所述方法包括：批量生产多种中介层单元；根据所述多个芯片的平面布局，拼接所述多种中介层单元以形成中介层；键合所述多个芯片与所述中介层；以及封装所述多个芯片与所述中介层以形成所述晶片。
条款A19、根据条款A18所述的方法，其中所述批量生产的步骤包括：根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能，在所述中介层单元中生成重布线层。
条款A20、根据条款A19所述的方法，其中所述生成重布线层的步骤包括：沉积金属层和介质层；其中，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
条款A21、根据条款A18所述的方法，其中所述拼接步骤包括：设定相邻两中介层单元的间隔为20至70微米。
条款A22、根据条款A18所述的方法，其中所述多个中介层单元为芯粒架构。
以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披露的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本披露的方法及其核心思想；同时，对于本领域的一般技术人员，依据本披露的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本披露的限制。

Claims (22)

  1. 一种具有CoWoS封装结构的晶片，包括多个芯片及多个中介层单元，所述多个中介层单元根据所述多个芯片的平面布局进行拼接以形成中介层，所述多个芯片通过所述中介层电性互联。
  2. 根据权利要求1所述的晶片，还包括模塑料区，所述模塑料区包括系统区域及存储区域。
  3. 根据权利要求2所述的晶片，其中所述多个芯片包括片上系统。
  4. 根据权利要求3所述的晶片，其中所述片上系统放置于所述系统区域。
  5. 根据权利要求2所述的晶片，其中所述多个芯片包括内存。
  6. 根据权利要求5所述的晶片，其中所述内存为高宽带内存。
  7. 根据权利要求5或6所述的晶片，其中所述内存放置于所述存储区域。
  8. 根据权利要求1所述的晶片，其中所述中介层单元包括重布线层，所述重布线层根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能生成导线布局。
  9. 根据权利要求8所述的晶片，其中所述重布线层包括金属层和介质层，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
  10. 根据权利要求1所述的晶片，其中相邻两中介层单元的间隔为20至70微米。
  11. 根据权利要求1所述的晶片，其中所述多个中介层单元为芯粒架构。
  12. 一种集成电路装置，包括根据权利要求1-11的任意一项所述的晶片。
  13. 一种板卡，包括根据权利要求12所述的集成电路装置。
  14. 一种生成具有CoWoS封装结构的晶片的晶圆，所述晶片包括多个芯片及多个中介层单元，所述多个中介层单元根据所述多个芯片的平面布局进行拼接以形成中介层，所述多个芯片通过所述中介层电性互联，所述晶圆包括多个特定中介层单元，所述特定中介层单元为所述多个中介层单元其中之一。
  15. 根据权利要求14所述的晶圆，其中所述特定中介层单元包括重布线层，所述重布线层根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能生成导线布局。
  16. 根据权利要求15所述的晶圆，其中所述重布线层包括金属层和介质层，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
  17. 根据权利要求14所述的晶圆，其中所述多个中介层单元为芯粒架构。
  18. 一种生成具有CoWoS封装结构的晶片的方法，所述晶片包括多个芯片，所述方法包括：
    批量生产多种中介层单元；
    根据所述多个芯片的平面布局，拼接所述多种中介层单元以形成中介层；
    键合所述多个芯片与所述中介层；以及
    封装所述多个芯片与所述中介层以形成所述晶片。
  19. 根据权利要求18所述的方法，其中所述批量生产的步骤包括：
    根据所述多个芯片在所述平面布局的相对位置及所述晶片的电气功能，在所述中介层单元中生成重布线层。
  20. 根据权利要求19所述的方法，其中所述生成重布线层的步骤包括：
    沉积金属层和介质层；
    其中，所述金属层和介质层将所述多个芯片间的电性连接以立体传导结构实现。
  21. 根据权利要求18所述的方法，其中所述拼接步骤包括：
    设定相邻两中介层单元的间隔为20至70微米。
  22. 根据权利要求18所述的方法，其中所述多个中介层单元为芯粒架构。
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