TW202305639A - 一種系統整合單晶片、生成方法與可讀存儲介質 - Google Patents

Abstract

本發明提供了系統整合單晶片以及生成系統整合單晶片的方法，本發明的第一晶片包括邏輯側及與邏輯側相對的相對側，相對側設置有深溝道電容器；本發明的第一混合鍵合層用於鍵合第一晶片及第二晶片。深溝道電容器通過第一混合鍵合層向第一晶片及第二晶片其中之一供電。

Description

一種系統整合單晶片、生成方法與可讀存儲介質

本發明一般地涉及半導體。更具體地，本發明涉及一種系統整合單晶片、生成系統整合單晶片的方法與可讀存儲介質。

CoWoS（chip on wafer on substrate）是一種整合生產技術，先將芯片通過CoW（chip on wafer）的封裝製程連接至矽晶圓，再把CoW芯片與基板（substrate）連接，整合成CoWoS。通過這種技術可以把多顆芯片封裝到一起，平面上的裸芯片彼此通過中介層（interposer）互聯，達到了封裝體積小、功耗低、引腳少的技術功效。CoWoS的電源是以電容器蓄電來提供。

目前CoWoS的電容器位於中介層，多顆芯片通過中介層中的電容器來供電。這種方案中電容器向芯片的供電路徑長，電容器的供電效能欠佳，因此一種改良式的向CoW芯片供電的技術方案是迫切需要的。

有鑑於此，吾等發明人乃潛心進一步研究，並著手進行研發及改良，期以一較佳發明以解決上述問題，且在經過不斷試驗及修改後而有本發明之問世。

為了至少部分地解決背景技術中提到的技術問題，本發明的方案提供了種系統整合單晶片以及生成系統整合單晶片的方法與可讀存儲介質。

在一個方面中，本發明揭示一種系統整合單晶片包括第一晶片、第二晶片以及第一混合鍵合層。第一晶片包括邏輯側及與所述邏輯側相對的相對側，所述相對側設置有深溝道電容器。第一混合鍵合層用於鍵合所述第一晶片及所述第二晶片。其中，所述深溝道電容器通過所述第一混合鍵合層向所述第一晶片及所述第二晶片其中之一供電。

在另一個方面，本發明揭示一種生成系統整合單晶片的方法，系統整合單晶片包括第一晶片和第二晶片，第一晶片包括邏輯側及與所述邏輯側相對的相對側。所述方法包括：在邏輯側形成第一邏輯層；在相對側形成深溝道電容器；以及形成第一混合鍵合層，第一混合鍵合層用於鍵合第一晶片及第二晶片。其中，深溝道電容器通過第一混合鍵合層向第一晶片及第二晶片其中之一供電。

在另一個方面，本發明揭示一種計算機可讀存儲介質，其上存儲有生成系統整合單晶片的計算機程序代碼，當所述計算機程序代碼由處理裝置運行時，執行前述的方法。

通過將深溝道電容器設置在晶片邏輯側相對的相對側，可以縮短深溝道電容器的供電路徑，提供更多的電容器容量。本發明的技術方案中深溝電容器提供的容量夠大，且距離邏輯電路更近，其整體效能更為優異。

關於吾等發明人之技術手段，茲舉數種較佳實施例配合圖式於下文進行詳細說明，俾供  鈞上深入瞭解並認同本發明。

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域技術人員在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。

應當理解，本發明的申請專利範圍、說明書及附圖中的術語“第一”、“第二”、“第三”和“第四”等是用於區別不同對象，而不是用於描述特定順序。本發明的說明書和申請專利範圍中使用的術語“包括”和“包含”指示所描述特徵、整體、步驟、操作、元素和/或組件的存在，但並不排除一個或多個其它特徵、整體、步驟、操作、元素、組件和/或其集合的存在或添加。

還應當理解，在此本發明說明書中所使用的術語僅僅是出於描述特定實施例的目的，而並不意在限定本發明。如在本發明說明書和申請專利範圍中所使用的那樣，除非上下文清楚地指明其它情況，否則單數形式的“一”、“一個”及“該”意在包括複數形式。還應當進一步理解，在本發明說明書和申請專利範圍中使用的術語“和/或”是指相關聯列出的項中的一個或多個的任何組合以及所有可能組合，並且包括這些組合。

如在本說明書和申請專利範圍中所使用的那樣，術語“如果”可以依據上下文被解釋為“當... 時”或“一旦”或“響應於確定”或“響應於檢測到”。

下面結合附圖來詳細描述本發明的具體實施方式。

現今的半導體製程是從一塊完整的晶圓（wafer）開始的，晶圓由純矽構成的圓形薄片，一般分為6英寸、8英寸、12英寸等多種規格，晶圓會被切割成一個個的小塊，這小塊稱為晶片（die）。每個晶片上會貼裝有芯片（chip），並佈置好接線，以實現特定的電氣功能。接著以晶片為單位封裝成為一個顆粒，封裝的目的是安放、固定、密封、保護芯片和增強電熱性能的作用，同時在芯片的觸點上用導線連接到封裝外殼的引腳上，一個芯片封裝結構便完成了。

本發明的一個實施例是一種在晶片上形成的CoWoS封裝結構，在本實施例中，芯片主要包括內存與片上系統，但本發明不限制僅能封裝前述元件。

內存用於暫時存放片上系統所需的運算數據，以及與外部存儲器交換的數據。在本實施例中，內存可以是高寬帶內存（high bandwidth memory，HBM），這是一種基於3D堆棧工藝製作的高性能DRAM，適用於高存儲器帶寬需求的應用場合，像是圖形處理器、網上交換及轉發設備（如路由器、交換器）等。

片上系統（SoC）指的是在單個芯片上集成一個完整的系統，它是由多個具有特定功能的積體電路組合在一個芯片上形成的系統或產品。系統整合單晶片（system-on-integrated-chips，SoIC）是一種多芯片的堆棧技術，可以實現晶圓對晶圓（wafer-on-wafer）或芯片對晶圓（chip-on-wafer）的接合（bonding）。系統整合單晶片通過晶圓級的接合技術，可以將多個單個芯片的片上系統垂直整合成一個完整的系統。

在本實施例中，系統整合單晶片裝配在板卡上。圖1示出本發明實施例的一種板卡10的結構示意圖。如圖1所示，板卡10包括組合處理裝置101，其是一種人工智慧運算單元，用以支持各類深度學習和機器學習算法，滿足計算機視覺、語音、自然語言處理、數據挖掘等領域複雜場景下的智能處理需求。特別是深度學習技術大量應用在雲端智能領域，雲端智能應用的一個顯著特點是輸入數據量大，對平臺的存儲能力和計算能力有很高的要求，本實施例的板卡10適用在雲端智能應用，具有龐大的片外存儲、片上存儲和大量的計算能力。

組合處理裝置101通過對外接口裝置102與外部設備103相連接。外部設備103例如是伺服器、計算機、攝像頭、顯示器、滑鼠、鍵盤、網卡或wifi接口等。待處理的數據可以由外部設備103通過對外接口裝置102傳遞至組合處理裝置101。組合處理裝置101的計算結果可以經由對外接口裝置102傳送回外部設備103。根據不同的應用場景，對外接口裝置102可以具有不同的接口形式，例如PCIe接口等。

板卡10還包括用於存儲數據的外部存儲器104，其包括一個或多個存儲單元105。外部存儲器104通過總線與控制器件106和組合處理裝置101進行連接和數據傳輸。板卡10中的控制器件106配置用於對組合處理裝置101的狀態進行調控。為此，在一個應用場景中，控制器件106可以包括單片機（micro controller unit，MCU）。

圖2是示出本實施例的組合處理裝置101中的示意圖。如圖2中所示，組合處理裝置101包括計算裝置201、接口裝置202、處理裝置203和DRAM 204。在一種應用場景中，計算裝置201、接口裝置202、處理裝置203整合成前述的片上系統。

計算裝置201配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算，其可以通過接口裝置202與處理裝置203進行交互，以共同完成用戶指定的操作。

接口裝置202用於在計算裝置201與處理裝置203間傳輸數據和控制指令。例如，計算裝置201可以經由接口裝置202從處理裝置203中獲取輸入數據，寫入計算裝置201片上的存儲裝置。進一步，計算裝置201可以經由接口裝置202從處理裝置203中獲取控制指令，寫入計算裝置201片上的控制緩存中。替代地或可選地，接口裝置202也可以讀取計算裝置201的存儲裝置中的數據並傳輸給處理裝置203。

處理裝置203作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置201的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置203可以是中央處理器、圖形處理器或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器（digital signal processor，DSP）、專用積體電路（application specific integrated circuit，ASIC）、現場可編程門陣列（field-programmable gate array，FPGA）或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。處理裝置203亦可以是系統整合單晶片加上CoWoS技術封裝結構。如前所述，僅就本發明的計算裝置201而言，其可以視為具有單核結構或者同構多核結構。然而，當將計算裝置201和處理裝置203整合共同考慮時，二者視為形成異構多核結構。

DRAM 204即為前述的高寬帶內存，用以存儲待處理的數據，大小通常為16G或更大，用於保存計算裝置201和/或處理裝置203的數據。

圖3示出了計算裝置201的內部結構示意圖。計算裝置201用以處理計算機視覺、語音、自然語言、數據挖掘等輸入數據，圖中的計算裝置201採用多核分層結構設計，其包括外部存儲控制器301、外設通信模塊302、片上互聯模塊303、同步模塊304以及多個集群305。

外部存儲控制器301可以有多個，在圖中示例性地展示2個，其用以響應處理器核發出的訪問請求，訪問外部存儲設備，例如圖2中的DRAM 204，從而自片外讀取數據或是將數據寫入。外設通信模塊302用以通過接口裝置202接收來自處理裝置203的控制信號，啟動計算裝置201執行任務。片上互聯模塊303將外部存儲控制器301、外設通信模塊302及多個集群305連接起來，用以在各個模塊間傳輸數據和控制信號。同步模塊304是一種全域同步屏障控制器（global barrier controller，GBC），用以協調各集群的工作進度，確保信息的同步。多個集群305是計算裝置201的計算核心，在圖中示例性地展示4個，隨著硬件的發展，本發明的計算裝置201還可以包括8個、16個、64個、甚至更多的集群305。集群305用以高效地執行深度學習算法。

每個集群305包括多個處理器核（IPU core）306及一個存儲核（MEM core）307。

處理器核306在圖中示例性地展示4個，本發明不限制處理器核306的數量。其內部架構如圖4所示。每個處理器核306包括三大模塊：控制模塊41、運算模塊42及存儲模塊43。

控制模塊41用以協調並控制運算模塊42和存儲模塊43的工作，以完成深度學習的任務，其包括取指單元（instruction fetch unit，IFU）411及指令譯碼單元（instruction decode unit，IDU）412。取指單元411用以獲取來自處理裝置203的指令，指令譯碼單元412則將獲取的指令進行譯碼，並將譯碼結果作為控制信息發送給運算模塊42和存儲模塊43。

運算模塊42包括向量運算單元421及矩陣運算單元422。向量運算單元421用以執行向量運算，可支持向量乘、加、非線性變換等複雜運算；矩陣運算單元422負責深度學習算法的核心計算，即矩陣乘及卷積。

存儲模塊43用來存儲或搬運相關數據，包括神經元存儲單元 （neuron RAM，NRAM）431、權值存儲單元（weight RAM，WRAM）432、輸入/輸出直接內存訪問模塊（input/output direct memory access，IODMA）433、搬運直接內存訪問模塊（move direct memory access，MVDMA）434。NRAM 431用以存儲供處理器核306計算的輸入、輸出數據及中間結果；WRAM 432則用以存儲深度學習網絡的權值；IODMA 433通過廣播總線309控制NRAM 431/WRAM 432與DRAM 204的訪存；MVDMA 434則用以控制NRAM 431/WRAM 432與SRAM 308的訪存。

回到圖3，存儲核307主要用以存儲和通信，即存儲處理器核306間的共享數據或中間結果、以及執行集群305與DRAM 204之間的通信、集群305間彼此的通信、處理器核306間彼此的通信等。在其他實施例中，存儲核307具有標量運算的能力，用以執行標量運算。

存儲核307包括共享存儲單元（SRAM）308、廣播總線309、集群直接內存訪問模塊（cluster direct memory access，CDMA）310及全域直接內存訪問模塊（global direct memory access，GDMA）311。SRAM 308承擔高性能數據中轉站的角色，在同一個集群305內不同處理器核306之間所複用的數據不需要通過處理器核306各自向DRAM 204獲得，而是經SRAM 308在處理器核306間中轉，存儲核307只需要將複用的數據從SRAM 308迅速分發給多個處理器核306即可，以提高核間通訊效率，亦大大減少片上片外的輸入/輸出訪問。

廣播總線309、CDMA 310及GDMA 311則分別用來執行處理器核306間的通信、集群305間的通信和集群305與DRAM 204的數據傳輸。以下將分別說明。

廣播總線309用以完成集群305內各處理器核306間的高速通信，本實施例的廣播總線309支持核間通信方式包括單播、多播與廣播。單播是指點對點（即單一處理器核至單一處理器核）的數據傳輸，多播是將一份數據從SRAM 308傳輸到特定幾個處理器核306的通信方式，而廣播則是將一份數據從SRAM 308傳輸到所有處理器核306的通信方式，屬於多播的一種特例。

CDMA 310用以控制在同一個計算裝置201內不同集群305間的SRAM 308的訪存。GDMA 311與外部存儲控制器301協同，用以控制集群305的SRAM 308到DRAM 204的訪存，或是將數據自DRAM 204讀取至SRAM 308中。

圖5示出本實施例的一種系統整合單晶片的截面剖視圖。該系統整合單晶片500可以採用晶圓堆疊技術（wafer-on-wafer，WoW）製造而成的。晶圓堆疊技術通過10微米的矽通孔（through silicon via，TSV）垂直連接上下晶片，矽通孔技術是一項高密度封裝技術，通過銅、鎢、多晶矽等導電物質的填充，實現矽通孔的垂直電氣互連，進而減小互聯長度、降低信號延遲，實現晶片間的低功耗、高速通訊、增加寬帶和實現器件集成的小型化。本實施例的系統整合單晶片包括多層垂直單元結構，每個單元結構包括晶片及混合鍵合層，圖中示例性的展示2層垂直單元結構：第一晶片501及第一混合鍵合層502，和第二晶片503及第二混合鍵合層504。

第一晶片501分為邏輯側505和相對側506，相對側506與邏輯側505相對，在圖中，邏輯側505指的是第一晶片501的下側，相對側506則是第一晶片501的上側。邏輯側505設置有邏輯電路（芯片）以實現特定的功能，例如是計算裝置201或處理裝置203，即圖中所示的有源器件507。相對側506則是第一晶片501中未佈設邏輯電路的閒置區域。

第一晶片501包括第一工序層508，其設置於第一晶片501的邏輯側505，第一工序層508整合了前道工序層（front end of line, FEOL）及後道工序層（backend of line，BEOL）。前道工序是在矽襯底上劃分製備電晶體的區域，然後離子注入實現N型和P型區域，實現N型和/或P型場效應電晶體。後道工序是多層的導電金屬線，這些導電金屬線可以將襯底上的電晶體按設計的要求連接起來，實現特定的功能。經過前道工序和後道工序後，分別形成前道工序層及後道工序層。有源器件507設置在第一工序層508與襯底上。

第一晶片501還包括多個深溝道電容器509，用以對有源器件507供電。在本實施例中，深溝道電容器509的寬度與深度的比例約為1:5，較佳地，深溝道電容器509的寬度約為1微米、深度約為5微米，深溝道電容器509和有源器件507的垂直距離小於60微米，優選地，深溝道電容器509和有源器件507的距離約為10微米。

第一晶片501還包括多個第一矽通孔510。第一矽通孔510垂直貫穿於第一晶片501，通過第一工序層508中的導電金屬線與有源器件507電性連接。

第一混合鍵合層502是一種晶圓與晶圓之間或者晶圓與晶片之間的鍵合界面，既有金屬又有絕緣物質的鍵合方式，導電金屬構成第一混合鍵合層502的佈線。通過第一混合鍵合層502中的佈線，可以使得第一晶片501向上或向下進行電性傳導。

第二晶片503具有與第一晶片501相同或類似的結構，其包括第二工序層511、有源器件512、多個第二矽通孔513及多個深溝道電容器514，其分別與第一晶片501中的第一工序層508、有源器件507、第一矽通孔510、深溝道電容器509具有相同或類似的結構和功能，不再贅述。

第二混合鍵合層504具有與第一混合鍵合層502相同或類似的結構，不再贅述。通過第二混合鍵合層504中的佈線，可以使得第二晶片503向上或向下進行電性傳導。

需要說明的是，本實施例中的系統整合單晶片500可以包括N個（N大於或等於2）具有與第一晶片501相同或類似結構的晶片（如圖5中的第二晶片503）垂直堆疊，各個晶片之間通過混合鍵合層的混合鍵合方式電性互聯。

系統整合單晶片500通過a端和b端的兩路通路接通外部電源，例如a端可以接通工作電壓（Vdd）、b端可以接通公共接地端電壓（Vss）。系統整合單晶片500的a端口與外部電源接通後，經過第一工序層508→第一矽通孔510→第一混合鍵合層502→第二工序層511→第一混合鍵合層502→深溝道電容器509的通路（即圖5中的a端路徑箭頭所示），連接至這些深溝道電容器509的正電端，這些深溝道電容器509的負電端又從第一混合鍵合層502→第二工序層511→第一混合鍵合層502→第一矽通孔510→第一工序層508，最後到達公共接地端電壓（即圖5中的b端路徑箭頭所示）。此回路可以對深溝道電容器509進行充電。

下面結合圖5對深溝道電容器509向有源器件507供電的原理進行說明。深溝道電容器509對有源器件507放電時，電荷可以通過深溝道電容器509→第一混合鍵合層502→第二工序層511→第一混合鍵合層502→第一矽通孔510→第一工序層508→有源器件507，以實現對第一工序層508中的有源器件507供電。本實施例中，有源器件507和深溝道電容器509是並聯關係。

深溝道電容器509還可以對第二晶片503的有源器件512供電。如圖所示，有源器件512設置於第二晶片的邏輯側505，深溝道電容器509可以通過第一混合鍵合層502→第二工序層511→有源器件512的通路向有源器件512供電。同樣地，深溝道電容器509和有源器件512為並聯關係。

綜上所述，本實施例的深溝道電容器不僅可以對同一個晶片的有源器件進行供電，還可以對系統整合單晶片中垂直堆疊的其他晶片的有源器件進行供電，不論這些有源器件位於深溝道電容器的上方或下方。

圖6示出另一實施例的系統整合單晶片的截面剖視圖，系統整合單晶片600是通過CoW（chip on wafer）的封裝製程而製成的CoW芯片。CoW封裝製程指的是先將芯片連接至晶圓，然後再對晶圓進行切割進而得到CoW芯片。系統整合單晶片600同樣包括多層垂直單元結構，每個單元結構包括晶片及混合鍵合層，圖中示例性的展示3層垂直單元結構，除了第一晶片501及第一混合鍵合層502，和第二晶片503及第二混合鍵合層504外，與前述實施例不同處在於系統整合單晶片600還包括基層晶片601、基層混合鍵合層602及模塑層610，基層晶片601及基層混合鍵合層602位於第一晶片501的下方，與第一工序層508相接。模塑層610用於填充第一晶片501和第二晶片503與其他晶片間的間隙。

基層晶片601亦具有邏輯側603和與邏輯側603相對的相對側604，邏輯側603處設置有有源器件605，與第一晶片501和第二晶片503不同處在於，邏輯側603位於基層晶片601的上方，相對側604位於基層晶片601的下方。基層晶片601包括基層工序層606，位於邏輯側603，其結構與第一工序層508相同，不再贅述。

基層混合鍵合層602設置於基層工序層606與第一工序層508間，深溝道電容器509通過第一混合鍵合層502→第二工序層511→第一混合鍵合層502→第一矽通孔510→第一工序層508→基層混合鍵合層602→基層工序層606→有源器件605（即圖6中的路徑箭頭所示），對有源器件605供電。

在本實施例的一些可選的實現方式中，基層晶片601還可以包括設置於相對側604的深溝道電容器607、貫穿基層晶片601的基層矽通孔608及底層工序層609。底層工序層609包括由鈍化層（passivation）和導電金屬（例如銅）組成的佈線，通過這些佈線可以使深溝道電容器607和基層矽通孔608電性互聯。深溝道電容器607通過底層工序層609→基層矽通孔608→基層工序層606對有源器件605供電。不僅如此，深溝道電容器607還可以對第一晶片501或第二晶片503的有源器件供電，以第一晶片501為例，深溝道電容器607通過底層工序層609→基層矽通孔608→基層工序層606→基層混合鍵合層602→第一工序層508向第一晶片501中的有源器件507供電。

前述多個實施例示例性地展示了本發明通過將深溝道電容器設置在晶片邏輯側相對的相對側，以縮短深溝道電容器的供電路徑，提供更穩定的電容量給系統整合單晶片中各層晶片的有源器件。

圖7示出根據本發明另一個實施例的生成系統整合單晶片的方法的流程圖，更詳細來說是生成圖5的系統整合單晶片的方法。本實施例採用了晶圓堆疊技術製程，其中圖8至圖16示出本實施例的各步驟相應的系統整合單晶片的部分截面剖視圖。

在步驟701中，同時參照圖8所示的結構800，依次採用矽通孔技術、前道工序、後道工序，形成第一晶圓5011的第一工序層508和多個第一矽通孔510。在此步驟完成後，形成如圖8所示的結構800。第一矽通孔510形成於第一晶圓5011中，第一工序層508設置於第一晶圓5011的邏輯側505，第一工序層508包括有源器件507，也就是在第一晶圓的一側（邏輯側）形成第一邏輯層（第一工序層508加上有源器件507）。

在步驟702中，將第一晶圓5011翻轉並將翻轉後的第一晶圓5011安裝於玻璃載體801上。在此步驟完成後，可以形成如圖9所示的結構900。

在步驟703中，研磨拋光第一晶圓5011，以裸露第一矽通孔510。在此步驟完成後，形成如圖10所示的結構1000。

在步驟704中，於第一晶圓5011的相對側506刻蝕深溝道802。本實施例可以採用光刻（photo & etch）技術在相對側506刻蝕深溝道802。可選地，深溝道802的寬度與深度的比例約為1:5，例如深溝道電容器的寬度約為1微米、深度約為5微米。在此步驟完成後，於玻璃載體801上形成如圖11所示的結構1100，其中，深溝道802設置於第一晶圓5011的相對側506。

在步驟705中，同時參照圖12所示的結構1200，於深溝道802處沉積絕緣層802-3和多個金屬層（即圖12中示出的第一金屬層802-2和第二金屬層802-4）。在此步驟中，首先採用低溫化學氣相沉積技術在深溝道802處沉積第一層介電質802-1，然後繼續在深溝道802處沉積導電金屬以形成第一金屬層802-2，接著繼續採用低溫化學氣相沉積技術在深溝道802處沉積第二層介電質以形成絕緣層802-3，最後繼續在深溝道802處沉積導電金屬以形成第二金屬層802-4。絕緣層802-3構成電容器的絕緣介質，第一金屬層802-2和第二金屬層802-4則構成電容器的正負極板。在此步驟完成後，在深溝道處生成電容器，形成如圖12所示的結構1200。

在步驟706中，形成第一混合鍵合層的第一層5031。首先沉積一層包覆深溝道電容器802和第一矽通孔510的介電質，然後通過光刻技術形成多個導孔，接著在導孔處沉積導電金屬（例如銅），進而形成第一混合鍵合層的第一層5031中的佈線803。通常而言，用於鍵合兩個晶圓的混合鍵合層包括兩層結構，在此實施例中，這兩層結構分別形成於兩個晶圓之上，最後再進行貼合。此步驟形成其中一層，稱為混合鍵合層的第一層，貼合於第一晶圓5011。在此步驟完成後，形成如圖13所示的結構1300，在電性連接深溝道電容器的兩個導孔中，一個導孔與第一金屬層802-2電性連接，另一個導孔與第二金屬層802-4電性連接。

在步驟707中，依次採用矽通孔技術、前道工序、後道工序，形成第二晶圓5033的第二工序層511和多個第二矽通孔513。在此步驟完成後，可以形成如圖14所示的結構1400。第二矽通孔513形成於第二晶圓5033中，第二工序層511設置於第二晶圓5022的邏輯側505，有源器件512設置在第二工序層511與襯底上。

在步驟708中，形成第一混合鍵合層的第二層5032。首先沉積一層覆蓋第二工序層511的介電質，然後通過光刻技術形成多個導孔，接著在導孔處沉積導電金屬（例如銅）進而形成第一混合鍵合層的第二層5032中的佈線803。通過這些佈線可以使得第一混合鍵合層的第二層5032、第二工序層511、第二矽通孔513電性連接。在此步驟完成後，形成如圖15所示的結構1500。

在步驟709中，鍵合第一混合鍵合層的第一層5031和第二層5032，以使第一晶圓5011和第二晶圓5033通過第一混合鍵合層鍵合。在此步驟完成後，可以形成如圖16所示的結構1600。

在步驟710中，於第二晶圓5033的相對側506形成第二混合鍵合層。第二混合鍵合層的結構和形成方法與第一混合鍵合層相同或近似，在此不再贅述。

最後，經過去玻璃載體工藝和晶圓切割工藝（saw），將第一晶圓5011和第一晶圓5033切割成第一晶片501和第二晶片503，以得到根據本發明實施例的系統整合單晶片。通過第一混合鍵合層的第一層5031與第二層5032中的佈線803，使得第一晶圓5011和第二晶圓5033電性連接，讓深溝道電容器802通過這些佈線向第一晶圓5011和第二晶圓5033至少其中之一供電。

圖17示出根據本發明另一個實施例的生成系統整合單晶片的方法的流程圖，即生成圖6的系統整合單晶片的方法實施例。本實施例採用了CoW（chip on wafer）的封裝製程。本實施例的方法如圖17所示，最終形成圖6所示的系統整合單晶片。

在步驟1701中，依次採用矽通孔技術、前道工序、後道工序，形成基層晶圓的基層工序層和多個基層矽通孔。在步驟1702中，形成基層混合鍵合層的第一層。在步驟1703中，依次採用矽通孔技術、前道工序、後道工序，形成第一晶片的工序層和矽通孔。在步驟1704中，形成針對第一晶片的基層混合鍵合層的第二層。在步驟1705中，鍵合基層混合鍵合層的第一層和第二層，以使基層晶圓和第一晶片通過基層混合鍵合層鍵合。在步驟1706中，採用模塑封裝工藝（molding compound formation）塑封第一晶片。在步驟1707中，研磨拋光第一晶片，以裸露矽通孔。在步驟1708中，於第一晶片的相對側刻蝕深溝道。在步驟1709中，於深溝道處沉積絕緣層和多個金屬層。在步驟1710中，形成第一晶片的混合鍵合層以鍵合第二晶片。在步驟1711中，於第二晶片的相對側形成第二混合鍵合層。

在本實施例中，步驟1701與上述步驟701類似、步驟1702與上述步驟708類似、步驟1703與上述步驟701類似、步驟1704與上述步驟708類似、步驟1705與上述步驟709類似、步驟1707與上述步驟703類似、步驟1708與上述步驟704、步驟1709與上述步驟705類似、步驟1710與上述步驟706類似、步驟1711與上述步驟710類似，不再贅述。

除了片上系統及內存，本發明的系統整合單晶片還可以包括各種積體電路，例如各種無源和有源微電子器件，像是電阻器、其他電容器類型（例如MIMCAP）、電感器、二極管、金屬氧化物半導體場效應電晶體（MOSFET）、互補金屬氧化物半導體（CMOS）電晶體、雙極結電晶體（BJT）、橫向擴散金屬氧化物半導體（LDMOS）電晶體、高功率金屬氧化物半導體電晶體或其他類型的電晶體等。

本發明另一個實施例為一種計算機可讀存儲介質，其上存儲有生成系統整合單晶片的計算機程序代碼，當所述計算機程序代碼由處理器運行時，執行如前所述各實施例的方法。在一些實現場景中，上述集成的單元可以採用軟件程序模塊的形式來實現。如果以軟件程序模塊的形式實現並作為獨立的產品銷售或使用時，所述集成的單元可以存儲在計算機可讀取存儲器中。基於此，當本公開的方案以軟件產品（例如計算機可讀存儲介質）的形式體現時，該軟件產品可以存儲在存儲器中，其可以包括若干指令用以使得計算機設備（例如個人計算機、伺服器或者網絡設備等）執行本公開實施例所述方法的部分或全部步驟。前述的存儲器可以包括但不限於U盤、閃存盤、只讀存儲器（read only memory，ROM）、隨機存取存儲器（random access memory，RAM）、移動硬盤、磁碟或者光盤等各種可以存儲程序代碼的介質。

本發明通過將深溝道電容器設置在晶片邏輯側相對的相對側，可以縮短深溝道電容器的供電路徑，提供更多的電容器容量。本發明的技術方案中深溝電容器提供的容量夠大，其供電效能更為優異。綜上所述，本發明的技術方案的整體效能突出。

依據以下條款可更好地理解前述內容：

A1、一種系統整合單晶片，包括：

第一晶片，包括邏輯側及與所述邏輯側相對的相對側，所述相對側設置有深溝道電容器；

第二晶片；以及

第一混合鍵合層，用於鍵合所述第一晶片及所述第二晶片；

其中，所述深溝道電容器通過所述第一混合鍵合層向所述第一晶片及所述第二晶片其中之一供電。

A2、 根據條款A1所述的系統整合單晶片，其中所述第一晶片包括有源器件，其設置於所述邏輯側，所述深溝道電容器通過所述混合鍵合層向所述有源器件供電。

A3、 根據條款A2所述的系統整合單晶片，其中所述深溝道電容器與所述有源器件的距離小於A60微米。

A4、 根據條款A3所述的系統整合單晶片，其中所述深溝道電容器與所述有源器件的距離為A10微米。

A5、 根據條款A1所述的系統整合單晶片，其中所述第一晶片還包括：

第一工序層，其設置於所述邏輯側，所述第一工序層包括前道工序層及後道工序層；以及

多個第一矽通孔，貫穿所述第一晶片，用於電性連接所述第一工序層和所述第一混合鍵合層。

A6、 根據條款A1所述的系統整合單晶片，其中所述第二晶片包括邏輯側及與所述邏輯側相對的相對側，所述系統整合單晶片還包括第二工序層，其設置於所述第一混合鍵合層與所述第二晶片的邏輯側間，所述第二工序層包括前道工序層及後道工序層，其中所述第一晶片的相對側與所述第二晶片的邏輯側通過所述第一混合鍵合層與所述第二工序層鍵合。

A7、根據條款A6所述的系統整合單晶片，其中所述第二晶片包括有源器件，其設置於所述第二晶片的邏輯側，所述深溝道電容器通過所述第一混合鍵合層與所述第二工序層向所述第二晶片的有源器件供電。

A8、 根據條款A6所述的系統整合單晶片，還包括：

第二混合鍵合層，其貼合於所述第二晶片的相對側；以及

第二晶片包括多個第二矽通孔，貫穿所述第二晶片，用於電性連接所述第二工序層和所述第二混合鍵合層。

A9、 根據條款A1所述的系統整合單晶片，還包括：

基層晶片，包括：

邏輯側；

與所述邏輯側相對的相對側；以及

有源器件，其設置於所述基層晶片的邏輯側；

基層工序層，貼合於所述基層晶片的邏輯側，所述基層工序層包括前道工序層及後道工序層；以及

基層混合鍵合層，其設置於所述基層工序層與所述第一工序層間；

其中，所述深溝道電容器通過所述第一混合鍵合層、所述基層混合鍵合層與所述基層工序層向所述基層晶片的有源器件供電。

A10、 根據條款A1至A9所述的系統整合單晶片，其中所述深溝道電容器的寬度與深度的比例約為A1:5。

A11、 根據條款A1所述的系統整合單晶片，其中所述深溝道電容器的深度為5微米。

A12、一種生成系統整合單晶片的方法，所述系統整合單晶片包括第一晶片和第二晶片，所述第一晶片包括邏輯側及與所述邏輯側相對的相對側，所述方法包括：

在所述邏輯側形成第一邏輯層；

在所述相對側形成深溝道電容器；以及

形成第一混合鍵合層，所述第一混合鍵合層用於鍵合所述第一晶片及所述第二晶片；

其中，所述深溝道電容器通過所述第一混合鍵合層向所述第一晶片及所述第二晶片其中之一供電。

A13、 根據條款A1或A2所述的方法，其中所述形成深溝道電容器的步驟包括：

在所述相對側刻蝕深溝道；以及

在所述深溝道處生成電容器，以形成所述深溝道電容器。

A14、 根據條款A1或A3所述的方法，其中所述生成電容器的 步驟包括：

在所述深溝道處沉積絕緣層和多個金屬層；

其中，所述絕緣層構成所述電容器的絕緣介質，所述多個金屬層構成所述電容器的極板。

A15、 根據條款A1或A2所述的方法，還包括：

於所述邏輯側形成第一工序層，所述第一工序層包括前道工序層及後道工序層；以及

形成多個第一矽通孔，所述多個第一矽通孔貫穿所述第一晶片，並電性連接所述第一工序層和所述第一混合鍵合層。

A16、 根據條款A1或A2所述的方法，其中所述第二晶片包括邏輯側及與所述邏輯側相對的相對側，所述方法還包括：

於所述第一混合鍵合層與所述第二晶片的邏輯側間形成第二工序層，所述第二工序層包括前道工序層及後道工序層；

其中，所述第一晶片的相對側與所述第二晶片的邏輯側通過所述第一混合鍵合層與所述第二工序層鍵合。

A17、根據條款A1或A6所述的方法，其中所述第二晶片包括有源器件，其設置於所述第二晶片的邏輯側，所述深溝道電容器通過所述第一混合鍵合層與所述第二工序層向所述第二晶片的有源器件供電。

A18、 根據條款A1或A6所述的方法，還包括：

形成第二混合鍵合層於所述第二晶片的相對側；以及

形成多個第二矽通孔，貫穿所述第二晶片，用於電性連接所述第二工序層和所述第二混合鍵合層。

A19、 根據條款A1或A2所述的方法，其中所述系統整合單晶片還包括基層晶片，所述基層晶片包括邏輯側、與所述邏輯側相對的相對側以及設置於所述基層晶片的邏輯側的有源器件，所述方法還包括：

形成所述基層工序層，貼合於所述基層晶片的邏輯側，所述基層工序層包括前道工序層及後道工序層；以及

形成基層混合鍵合層，其設置於所述基層工序層與所述第一工序層間；

其中，所述深溝道電容器通過所述第一混合鍵合層、所述基層混合鍵合層與所述基層工序層向所述基層晶片的有源器件供電。

A20、 根據條款A1或A2所述的方法，所述系統整合單晶片採用CoW工藝製作而成。

A21、一種計算機可讀存儲介質，其上存儲有生成系統整合單晶片的計算機程序代碼，當所述計算機程序代碼由處理裝置運行時，執行條款A12至20任一項所述的方法。

以上對本發明實施例進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。

綜上所述，本發明所揭露之技術手段確能有效解決習知等問題，並達致預期之目的與功效，且申請前未見諸於刊物、未曾公開使用且具長遠進步性，誠屬專利法所稱之發明無誤，爰依法提出申請，懇祈  鈞上惠予詳審並賜准發明專利，至感德馨。

惟以上所述者，僅為本發明之數種較佳實施例，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明書內容所作之等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。

〔本發明〕 10:板卡 101:組合處理裝置 102:對外接口裝置 103:外部設備 104:外部存儲器 105:存儲單元 106:控制器件 1701~1711:步驟 201:計算裝置 202:接口裝置 203:處理裝置 204:DRAM 301:外部存儲控制器 302:外設通信模塊 303:片上互聯模塊 304:同步模塊 305:集群 306:處理器核 307:存儲核 308:SRAM 309:廣播總線 310:CDMA 311:GDMA 41:控制模塊 411:取指單元 412:指令譯碼單元 42:運算模塊 421:向量運算單元 422:矩陣運算單元 43:存儲模塊 431:NRAM 432:WRAM 433:IODMA 434:MVDMA 500:系統整合單晶片 501:第一晶片 5011:第一晶圓 502:第一混合鍵合層 503:第二晶片 5031:第一層 5032:第二層 5033:第二晶圓 504:第二混合鍵合層 505:邏輯側 506:相對側 507:有源器件 508:第一工序層 509:深溝道電容器 510:第一矽通孔 511:第二工序層 512:有源器件 513:第二矽通孔 514:深溝道電容器 600:系統整合單晶片 601:基層晶片 602:基層混合鍵合層 603:邏輯側 604:相對側 605:有源器件 606:基層工序層 607:深溝道電容器 608:基層矽通孔 609:底層工序層 610:模塑層 701~710:步驟 800、900、1000、1100、1200、1300、1400、1500、1600:結構 801:玻璃載體 802:深溝道 802-1:第一層介電質 802-2:第一金屬層 802-3:絕緣層 802-4:第二金屬層

[圖1]是示出本發明實施例的板卡的結構圖; [圖2]是示出本發明實施例的積體電路裝置的結構圖; [圖3]是示出本發明實施例的計算裝置的內部結構示意圖; [圖4]是示出本發明實施例的處理器核的內部結構示意圖; [圖5]是示出本發明實施例的一種系統整合單晶片的截面剖視圖; [圖6]是示出本發明另一實施例的一種系統整合單晶片的截面剖視圖; [圖7]是示出本發明又一個實施例的生成系統整合單晶片的方法; [圖8]至[圖16]示出根據圖5的實施例的各步驟相應的系統整合單晶片的部分截面剖視圖; [圖17]是示出本發明另一個實施例的生成系統整合單晶片的方法。

101:組合處理裝置

201:計算裝置

202:接口裝置

203:處理裝置

204:DRAM

Claims (21)

1. 一種系統整合單晶片，包括： 第一晶片，包括邏輯側及與所述邏輯側相對的相對側，所述相對側設置有深溝道電容器； 第二晶片；以及 第一混合鍵合層，用於鍵合所述第一晶片及所述第二晶片； 其中，所述深溝道電容器通過所述第一混合鍵合層向所述第一晶片及所述第二晶片其中之一供電。
2. 如請求項1所述之系統整合單晶片，其中所述第一晶片包括有源器件，其設置於所述邏輯側，所述深溝道電容器通過所述混合鍵合層向所述有源器件供電。
3. 如請求項2所述之系統整合單晶片，其中所述深溝道電容器與所述有源器件的距離小於60微米。
4. 如請求項3所述之系統整合單晶片，其中所述深溝道電容器與所述有源器件的距離為10微米。
5. 如請求項1所述之系統整合單晶片，其中所述第一晶片包括： 第一工序層，其設置於所述邏輯側，所述第一工序層包括前道工序層及後道工序層；以及 多個第一矽通孔，貫穿所述第一晶片，用於電性連接所述第一工序層和所述第一混合鍵合層。
6. 如請求項1所述之系統整合單晶片，其中所述第二晶片包括： 邏輯側及與所述邏輯側相對的相對側；以及 第二工序層，其設置於所述第一混合鍵合層與所述第二晶片的邏輯側間，所述第二工序層包括前道工序層及後道工序層； 其中，所述第一晶片的相對側與所述第二晶片的邏輯側通過所述第一混合鍵合層與所述第二工序層鍵合。
7. 如請求項6所述之系統整合單晶片，其中所述第二晶片包括有源器件，其設置於所述第二晶片的邏輯側，所述深溝道電容器通過所述第一混合鍵合層與所述第二工序層向所述第二晶片的有源器件供電。
8. 如請求項6所述之系統整合單晶片，還包括第二混合鍵合層，其貼合於所述第二晶片的相對側，所述第二晶片包括多個第二矽通孔，貫穿所述第二晶片，用於電性連接所述第二工序層和所述第二混合鍵合層。
9. 如請求項1所述之系統整合單晶片，還包括： 基層晶片，包括： 邏輯側； 與所述邏輯側相對的相對側；以及 有源器件，其設置於所述基層晶片的邏輯側； 基層工序層，貼合於所述基層晶片的邏輯側，所述基層工序層包括前道工序層及後道工序層；以及 基層混合鍵合層，其設置於所述基層工序層與所述第一工序層間； 其中，所述深溝道電容器通過所述第一混合鍵合層、所述基層混合鍵合層與所述基層工序層向所述基層晶片的有源器件供電。
10. 如請求項1至9項中任一項所述之系統整合單晶片，其中所述深溝道電容器的寬度與深度的比例約為1:5。
11. 如請求項1所述之系統整合單晶片，其中所述深溝道電容器的深度為5微米。
12. 一種生成系統整合單晶片的方法，所述系統整合單晶片包括第一晶片和第二晶片，所述第一晶片包括邏輯側及與所述邏輯側相對的相對側，所述方法包括： 在所述邏輯側形成第一邏輯層； 在所述相對側形成深溝道電容器；以及 形成第一混合鍵合層，所述第一混合鍵合層用於鍵合所述第一晶片及所述第二晶片； 其中，所述深溝道電容器通過所述第一混合鍵合層向所述第一晶片及所述第二晶片其中之一供電。
13. 如請求項12所述之方法，其中所述形成深溝道電容器的步驟包括： 在所述相對側刻蝕深溝道；以及 在所述深溝道處生成電容器，以形成所述深溝道電容器。
14. 如請求項13所述之方法，其中所述生成電容器的步驟包括： 在所述深溝道處沉積絕緣層和多個金屬層； 其中，所述絕緣層構成所述電容器的絕緣介質，所述多個金屬層構成所述電容器的極板。
15. 如請求項12所述之方法，還包括： 於所述邏輯側形成第一工序層，所述第一工序層包括前道工序層及後道工序層；以及 形成多個第一矽通孔，所述多個第一矽通孔貫穿所述第一晶片，並電性連接所述第一工序層和所述第一混合鍵合層。
16. 如請求項12所述之方法，其中所述第二晶片包括邏輯側及與所述邏輯側相對的相對側，所述方法還包括： 於所述第一混合鍵合層與所述第二晶片的邏輯側間形成第二工序層，所述第二工序層包括前道工序層及後道工序層； 其中，所述第一晶片的相對側與所述第二晶片的邏輯側通過所述第一混合鍵合層與所述第二工序層鍵合。
17. 如請求項16所述之方法，其中所述第二晶片包括有源器件，其設置於所述第二晶片的邏輯側，所述深溝道電容器通過所述第一混合鍵合層與所述第二工序層向所述第二晶片的有源器件供電。
18. 如請求項16所述之方法，還包括： 形成第二混合鍵合層於所述第二晶片的相對側；以及 形成多個第二矽通孔，貫穿所述第二晶片，用於電性連接所述第二工序層和所述第二混合鍵合層。
19. 如請求項12所述之方法，其中所述系統整合單晶片還包括基層晶片，所述基層晶片包括邏輯側、與所述邏輯側相對的相對側以及設置於所述基層晶片的邏輯側的有源器件，所述方法還包括： 形成所述基層工序層，貼合於所述基層晶片的邏輯側，所述基層工序層包括前道工序層及後道工序層；以及 形成基層混合鍵合層，其設置於所述基層工序層與所述第一工序層間； 其中，所述深溝道電容器通過所述第一混合鍵合層、所述基層混合鍵合層與所述基層工序層向所述基層晶片的有源器件供電。
20. 如請求項12所述之方法，所述系統整合單晶片採用CoW工藝製作而成。
21. 一種計算機可讀存儲介質，其上存儲有生成系統整合單晶片的計算機程序代碼，當所述計算機程序代碼由處理裝置運行時，執行如請求項12至20項中任一項所述之方法。

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