TW202247028A - 具有ＣｏＷｏＳ封裝結構的晶片、晶圓、設備及其生成方法 - Google Patents

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Abstract

本發明提供了具有CoWoS封裝結構的晶片、晶圓、裝置、板卡及生成其晶片的方法，本發明的晶片包括多個芯片及多個中介層單元，多個中介層單元根據多個芯片的平面佈局進行拼接以形成中介層，多個芯片通過中介層電性互聯。

Description

具有　CoWoS　封裝結構的晶片、晶圓、設備及其生成方法
本發明一般地涉及半導體。更具體地，本發明涉及具有CoWoS封裝結構的晶片、晶圓、裝置、板卡及生成其晶片的方法。
CoWoS（chip on wafer on substrate）是一種整合生產技術，先將芯片通過CoW（chip on wafer）的封裝制程連接至矽晶圓，再把CoW芯片與基板（substrate）連接，整合成CoWoS。通過這種技術可以把多顆芯片封裝到一起，平面上的裸芯片彼此通過下方的導電層互聯，達到了封裝體積小、功耗低、引腳少的技術功效。
目前的CoWoS技術分為兩種：CoWoS-S與CoWoS-L，其差異在於CoWoS-S的導電層為矽中介層（silicon interposer），而CoWoS-L的導電層則是互聯金屬層。CoWoS-S的成本高、良率低，CoWoS-L的深溝電容器（deep trench capacitor）容量小，市場上缺乏整體效能佳的CoWoS技術，因此一種改良式的CoWoS技術方案是迫切需要的。
有鑑於此，吾等發明人乃潛心進一步研究，並著手進行研發及改良，期以一較佳發明以解決上述問題，且在經過不斷試驗及修改後而有本發明之問世。
為了至少部分地解決背景技術中提到的技術問題，本發明的方案提供了具有CoWoS封裝結構的晶片、晶圓、裝置、板卡及生成其晶片的方法。
在一個方面中，本發明揭示一種具有CoWoS封裝結構的晶片，包括多個芯片及多個中介層單元，多個中介層單元根據多個芯片的平面佈局進行拼接以形成中介層，多個芯片通過中介層電性互聯。
在另一個方面，本發明揭示一種集成電路裝置，包括前述的晶片，還揭示一種板卡，包括前述的集成電路裝置。
在另一個方面，本發明揭示一種生成具有CoWoS封裝結構的晶片的晶圓。晶片包括多個芯片及多個中介層單元，多個中介層單元根據多個芯片的平面佈局進行拼接以形成中介層，多個芯片通過中介層電性互聯。晶圓包括多個特定中介層單元，特定中介層單元為多個中介層單元其中之一。
在另一個方面，本發明揭示一種生成具有CoWoS封裝結構的晶片的方法，晶片包括多個芯片。所述方法包括：批量生產多種中介層單元；根據多個芯片的平面佈局，拼接多種中介層單元以形成中介層；鍵合多個芯片與中介層；以及封裝多個芯片與中介層以形成上述晶片。
通過將中介層模塊化，生成多種中介層單元，再根據需求選擇合適的中介層單元進行拼接，以形成CoWoS技術中的中介層。本發明的技術方案成本可控、良率佳、深溝電容夠大，其整體效能較CoWoS-S與CoWoS-L更為優異。
關於吾等發明人之技術手段，茲舉數種較佳實施例配合圖式於下文進行詳細說明，俾供  鈞上深入瞭解並認同本發明。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本發明所屬領域中具有通常知識者在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
應當理解，本發明的申請專利範圍、說明書及圖式中的術語“第一”、“第二”、“第三”和“第四”等是用於區別不同對象，而不是用於描述特定順序。本發明的說明書和申請專利範圍中使用的術語“包括”和“包含”指示所描述特徵、整體、步驟、操作、元素和/或組件的存在，但並不排除一個或多個其它特徵、整體、步驟、操作、元素、組件和/或其集合的存在或添加。
還應當理解，在此本發明說明書中所使用的術語僅僅是出於描述特定實施例的目的，而並不意在限定本發明。如在本發明說明書和申請專利範圍中所使用的那樣，除非上下文清楚地指明其它情況，否則單數形式的“一”、“一個”及“該”意在包括複數形式。還應當進一步理解，在本發明說明書和申請專利範圍中使用的術語“和/或”是指相關聯列出的項中的一個或多個的任何組合以及所有可能組合，並且包括這些組合。
如在本說明書和申請專利範圍中所使用的那樣，術語“如果”可以依據上下文被解釋為“當... 時”或“一旦”或“響應於確定”或“響應於檢測到”。
下面結合附圖來詳細描述本發明的具體實施方式。
現今的半導體制程是從一塊完整的晶圓（wafer）開始的，晶圓由純矽構成的圓形薄片，一般分為6英寸、8英寸、12英寸等多種規格，晶圓會被切割成一個個的小塊，這小塊稱為晶片（die）。每個晶片上會貼裝有芯片（chip），並佈置好接線，以實現特定的電氣功能。接著以晶片為單位封裝成為一個顆粒，封裝的目的是安放、固定、密封、保護芯片和增強電熱性能的作用，同時在芯片的觸點上用導線連接到封裝外殼的引腳上，一個芯片封裝結構便完成了。
本發明的一個實施例是一種在晶片上形成的CoWoS封裝結構，在此實施例中，芯片主要包括內存與片上系統，但本發明不限制僅能封裝前述元件。
內存用於暫時存放片上系統所需的運算數據，以及與外部存儲器交換的數據。在此實施例中，內存可以是高寬帶內存（high bandwidth memory，HBM），這是一種基於3D堆棧工藝製作的高性能DRAM，適用於高存儲器帶寬需求的應用場合，像是圖形處理器、網上交換及轉發設備（如路由器、交換器）等。
片上系統（SoC）指的是在單個芯片上集成一個完整的系統，對所有或部分必要的電子電路進行包分組的技術。在此實施例中，片上系統裝配在板卡上。圖1示出本發明實施例的一種板卡10的結構示意圖。如圖1所示，板卡10包括組合處理裝置101，其是一種人工智能運算單元，用以支持各類深度學習和機器學習算法，滿足計算機視覺、語音、自然語言處理、數據挖掘等領域複雜場景下的智能處理需求。特別是深度學習技術大量應用在雲端智能領域，雲端智能應用的一個顯著特點是輸入數據量大，對平臺的存儲能力和計算能力有很高的要求，此實施例的板卡10適用在雲端智能應用，具有龐大的片外存儲、片上存儲和大量的計算能力。
組合處理裝置101通過對外接口裝置102與外部設備103相連接。外部設備103例如是服務器、計算機、攝像頭、顯示器、鼠標、鍵盤、網卡或wifi接口等。待處理的數據可以由外部設備103通過對外接口裝置102傳遞至組合處理裝置101。組合處理裝置101的計算結果可以經由對外接口裝置102傳送回外部設備103。根據不同的應用場景，對外接口裝置102可以具有不同的接口形式，例如PCIe接口等。
板卡10還包括用於存儲數據的外部存儲器104，其包括一個或多個存儲單元105。外部存儲器104通過總線與控制器件106和組合處理裝置101進行連接和數據傳輸。板卡10中的控制器件106配置用於對組合處理裝置101的狀態進行調控。為此，在一個應用場景中，控制器件106可以包括單片機（Micro Controller Unit，MCU）。
圖2是示出此實施例的組合處理裝置101中的示意圖。如圖2中所示，組合處理裝置101包括計算裝置201、接口裝置202、處理裝置203和DRAM 204。在一種應用場景中，計算裝置201、接口裝置202、處理裝置203整合成前述的片上系統。在另一種應用場景中，計算裝置201本身即為前述的片上系統。
計算裝置201配置成執行用戶指定的操作，主要實現為單核智能處理器或者多核智能處理器，用以執行深度學習或機器學習的計算，其可以通過接口裝置202與處理裝置203進行交互，以共同完成用戶指定的操作。
接口裝置202用於在計算裝置201與處理裝置203間傳輸數據和控制指令。例如，計算裝置201可以經由接口裝置202從處理裝置203中獲取輸入數據，寫入計算裝置201片上的存儲裝置。進一步，計算裝置201可以經由接口裝置202從處理裝置203中獲取控制指令，寫入計算裝置201片上的控制緩存中。替代地或可選地，接口裝置202也可以讀取計算裝置201的存儲裝置中的數據並傳輸給處理裝置203。
處理裝置203作為通用的處理裝置，執行包括但不限於數據搬運、對計算裝置201的開啟和/或停止等基本控制。根據實現方式的不同，處理裝置203可以是中央處理器、圖形處理器或其他通用和/或專用處理器中的一種或多種類型的處理器，這些處理器包括但不限於數字信號處理器（digital signal processor，DSP）、專用集成電路（application specific integrated circuit，ASIC）、現場可編程門陣列（field-programmable gate array，FPGA）或者其他可編程邏輯器件、分立門或者晶體管邏輯器件、分立硬件組件等，並且其數目可以根據實際需要來確定。如前所述，僅就本發明的計算裝置201而言，其可以視為具有單核結構或者同構多核結構。然而，當將計算裝置201和處理裝置203整合共同考慮時，二者視為形成異構多核結構。
DRAM 204即為前述的高寬帶內存，用以存儲待處理的數據，大小通常為16G或更大，用於保存計算裝置201和/或處理裝置203的數據。
圖3示出了計算裝置201的內部結構示意圖。計算裝置201用以處理計算機視覺、語音、自然語言、數據挖掘等輸入數據，圖中的計算裝置201採用多核分層結構設計，其包括外部存儲控制器301、外設通信模塊302、片上互聯模塊303、同步模塊304以及多個集群305。
外部存儲控制器301可以有多個，在圖中示例性地展示2個，其用以響應處理器核發出的訪問請求，訪問外部存儲設備，例如圖2中的DRAM 204，從而自片外讀取數據或是將數據寫入。外設通信模塊302用以通過接口裝置202接收來自處理裝置203的控制信號，啟動計算裝置201執行任務。片上互聯模塊303將外部存儲控制器301、外設通信模塊302及多個集群305連接起來，用以在各個模塊間傳輸數據和控制信號。同步模塊304是一種全域同步屏障控制器（global barrier controller，GBC），用以協調各集群的工作進度，確保信息的同步。多個集群305是計算裝置201的計算核心，在圖中示例性地展示4個，隨著硬件的發展，本發明的計算裝置201還可以包括8個、16個、64個、甚至更多的集群305。集群305用以高效地執行深度學習算法。
每個集群305包括多個處理器核（IPU core）306及一個存儲核（MEM core）307。
處理器核306在圖中示例性地展示4個，本發明不限制處理器核306的數量。其內部架構如圖4所示。每個處理器核306包括三大模塊：控制模塊41、運算模塊42及存儲模塊43。
控制模塊41用以協調並控制運算模塊42和存儲模塊43的工作，以完成深度學習的任務，其包括取指單元（instruction fetch unit，IFU）411及指令譯碼單元（instruction decode unit，IDU）412。取指單元411用以獲取來自處理裝置203的指令，指令譯碼單元412則將獲取的指令進行譯碼，並將譯碼結果作為控制信息發送給運算模塊42和存儲模塊43。
運算模塊42包括向量運算單元421及矩陣運算單元422。向量運算單元421用以執行向量運算，可支持向量乘、加、非線性變換等複雜運算；矩陣運算單元422負責深度學習算法的核心計算，即矩陣乘及卷積。
存儲模塊43用來存儲或搬運相關數據，包括神經元存儲單元 （neuron RAM，NRAM）431、權值存儲單元（weight RAM，WRAM）432、輸入/輸出直接內存訪問模塊（input/output direct memory access，IODMA）433、搬運直接內存訪問模塊（move direct memory access，MVDMA）434。NRAM 431用以存儲供處理器核306計算的輸入、輸出數據及中間結果；WRAM 432則用以存儲深度學習網絡的權值；IODMA 433通過廣播總線309控制NRAM 431/WRAM 432與DRAM 204的訪存；MVDMA 434則用以控制NRAM 431/WRAM 432與SRAM 308的訪存。
回到圖3，存儲核307主要用以存儲和通信，即存儲處理器核306間的共享數據或中間結果、以及執行集群305與DRAM 204之間的通信、集群305間彼此的通信、處理器核306間彼此的通信等。在其他實施例中，存儲核307具有標量運算的能力，用以執行標量運算。
存儲核307包括共享存儲單元（SRAM）308、廣播總線309、集群直接內存訪問模塊（cluster direct memory access，CDMA）310及全域直接內存訪問模塊（global direct memory access，GDMA）311。SRAM 308承擔高性能數據中轉站的角色，在同一個集群305內不同處理器核306之間所複用的數據不需要通過處理器核306各自向DRAM 204獲得，而是經SRAM 308在處理器核306間中轉，存儲核307只需要將複用的數據從SRAM 308迅速分發給多個處理器核306即可，以提高核間通訊效率，亦大大減少片上片外的輸入/輸出訪問。
廣播總線309、CDMA 310及GDMA 311則分別用來執行處理器核306間的通信、集群305間的通信和集群305與DRAM 204的數據傳輸。以下將分別說明。
廣播總線309用以完成集群305內各處理器核306間的高速通信，此實施例的廣播總線309支持核間通信方式包括單播、多播與廣播。單播是指點對點（即單一處理器核至單一處理器核）的數據傳輸，多播是將一份數據從SRAM 308傳輸到特定幾個處理器核306的通信方式，而廣播則是將一份數據從SRAM 308傳輸到所有處理器核306的通信方式，屬於多播的一種特例。
CDMA 310用以控制在同一個計算裝置201內不同集群305間的SRAM 308的訪存。GDMA 311與外部存儲控制器301協同，用以控制集群305的SRAM 308到DRAM 204的訪存，或是將數據自DRAM 204讀取至SRAM 308中。
圖5示出此實施例的一種封裝結構的佈局俯視圖，此封裝結構的佈局是位於晶片的模塑料（molding compound）區50，模塑料區50包括系統區域及存儲區域，其中系統區域位於模塑料區50的中央，用以放置2個片上系統501，存儲區域分別位於系統區域的兩側，用以放置8個內存502。更詳細來說，此實施例的晶片包括多個芯片，此處的芯片指的是片上系統501及內存502，片上系統501為前述的片上系統，可以僅包括計算裝置201或是包括計算裝置201、接口裝置202及處理裝置203，而內存502為DRAM 204，平均設置在存儲區域中，每一側的存儲區域設置有4個內存502。
此實施例的晶片還包括多個中介層單元，其根據多個芯片的平面佈局進行拼接以形成CoWoS結構的中介層，這些芯片通過拼接而成的中介層電性互聯。如圖5中的虛線所示，此實施例的中介層由3種中介層單元拼接而成：第一中介層單元503、第二中介層單元504及第三中介層單元505。第一中介層單元503用以將左側存儲區域中的4個內存502的觸點連接至中介層，第二中介層單元504用以將系統區域中的2個片上系統501的觸點連接至中介層，第三中介層單元505用以將右側存儲區域中的4個內存502的觸點連接至中介層。
第一中介層單元503、第二中介層單元504及第三中介層單元505均包括重佈線層。重佈線層是將芯片線路觸點（即芯片的輸出/出入端）通過晶圓級金屬佈線制程和改變其觸點位置，使芯片能適用於不同的封裝形式。簡而言之就是在晶圓上沉積金屬層和介質層並形成相應的金屬佈線圖形，用來對芯片的輸出/出入端進行重新佈局，以進行電氣信號傳導，使得芯片佈局更為靈活。前述的金屬層和介質層即是重佈線層。在設計重佈線層時，需要在相鄰兩層電氣特性相同的縱橫交錯的金屬佈線重疊位置增加通孔，以保證上下層之間的電氣連接，因此重佈線層是將多個芯片間的電性連接以立體傳導結構實現，進而減少佈局面積。
重佈線層會根據這些芯片在平面佈局的相對位置及晶片的電氣功能生成導線佈局，也就是形成金屬層和介質層。即，重佈線層的導線佈線經過特別設計，當這3個中介層單元拼接在一起時，根據放置於上的多個芯片的輸出/出入端以及彼此間的信號傳輸關係，重佈線層的金屬層和介質層需要定制化的沉積以形成相應的金屬佈線圖形，其電性傳導得以實現晶片預設的電性功能，例如片上系統501與內存502間重佈線層需要定制化的設計，使得片上系統501的數據輸入端得以順利從內存502的數據輸出端將數據取出進行運算，其運算結果再通過片上系統501的數據輸出端至內存502的數據輸入端存儲回內存502中。
相鄰兩中介層單元的間隔為20至70微米。在此實施例中，第一中介層單元503與第二中介層單元504的間隔為20至70微米，第二中介層單元504及第三中介層單元505的間隔亦為20至70微米。較佳地，相鄰兩中介層單元的間隔設定為20微米。
圖6示出另一個實施例的佈局俯視圖。與前一個實施例不同處在於，存儲區域放置了12個內存502，左側存儲區域與右側存儲區域各包括6個內存502。
如圖6中的虛線所示，此實施例的中介層由3種中介層單元拼接而成：第一中介層單元601、第二中介層單元602及第三中介層單元603。第一中介層單元601用以將左側存儲區域中的6個內存502的觸點連接至中介層，第二中介層單元602用以將系統區域中的2個片上系統501的觸點連接至中介層，第三中介層單元603用以將右側存儲區域中的6個內存502的觸點連接至中介層。
第一中介層單元601、第二中介層單元602及第三中介層單元603的重佈線層同樣會根據這些芯片在平面佈局的相對位置及晶片的電氣功能生成導線佈局，當這3個中介層單元拼接在一起時，其電性傳導得以實現晶片預設的電性功能。在此實施例中，相鄰兩中介層單元的間隔亦為20至70微米，較佳地相鄰兩中介層單元的間隔設定為20微米。
圖7示出另一個實施例的佈局俯視圖，其片上系統501與內存502的佈局與圖5的實施例相同，不同處在於中介層單元。
如圖7中的虛線所示，此實施例的中介層由6種中介層單元拼接而成：第一中介層單元701、第二中介層單元702、第三中介層單元703、第四中介層單元704、第五中介層單元705及第六中介層單元706，其分別將上方的芯片的觸點連接至中介層。這些中介層單元的重佈線層同樣會根據這些芯片在平面佈局的相對位置及晶片的電氣功能生成導線佈局，當這3個中介層單元拼接在一起時，其電性傳導得以實現晶片預設的電性功能。在此實施例中，相鄰兩中介層單元的間隔亦為20至70微米，較佳地相鄰兩中介層單元的間隔設定為20微米。
圖5至圖7的實施例展示了本發明通過將中介層模塊化，生成多種中介層單元，再根據需求選擇合適的中介層單元進行拼接，以形成CoWoS技術中的中介層。圖5至圖7的實施例僅用以示例說明中介層模塊化，本發明並不限制芯片種類、片上系統501和內存502的數量與佈局位置，而中介層單元的選擇與排列方式與芯片的種類、數量、佈局位置相關，故本發明亦不限制中介層單元大小、數量、形狀與拼接方式。同樣地，前述實施例中的存儲區域與系統區域僅為了方便區分片上系統501和內存502的設置位置，實務上，晶片的佈局不必然需要定義各區域，往往基於信號傳遞與面積的考慮混合排列多個芯片，本發明不限制中介層單元需要按晶片的區域來對應劃分，本領域技術人員可以依根據芯片的觸點與電氣功能具體規劃中介層單元及其間的配線。
前述多個實施例的優勢在於可以在晶圓上重複生成特定中介層單元，即晶圓包括多個特定中介層單元，此處的特定中介層單元為前述多個中介層單元其中之一。更具體來說，以圖5的實施例為例，同一批晶圓僅製成第一中介層單元503，另一批晶圓僅製成第二中介層單元504，而再另一批晶圓僅製成第三中介層單元505，這些晶圓進行切割後會生成大量的第一中介層單元503、第二中介層單元504和第三中介層單元505，再根據晶片上芯片的平面佈局，選擇第一中介層單元503、第二中介層單元504和第三中介層單元505各一以拼接成適用於圖5芯片平面佈局的中介層，進而實現晶片預設的電性功能。
圖8示出另一個實施例生成具有CoWoS封裝結構的晶片的方法，即生成圖5至圖7的CoWoS封裝結構的晶片的方法。在步驟801中，批量生產多種中介層單元，即根據多個芯片在平面佈局的相對位置及晶片的電氣功能，在中介層單元中生成重佈線層，更詳細來說，在此步驟中沉積金屬層和介質層以生成重佈線層，金屬層和介質層將多個芯片間的電性連接以立體傳導結構實現。在步驟802中，根據晶片上多個芯片的平面佈局，拼接多種中介層單元以形成中介層，在此步驟中進一步設定相鄰兩中介層單元的間隔為20至70微米，較佳為20微米。在步驟803中，鍵合多個芯片與中介層，使得芯片的觸點連接至中介層單元的重佈線層。在步驟804中，封裝多個芯片與中介層以形成晶片。
本發明的中介層單元是一種芯粒（chiplet）架構，易於和不同工藝節點的晶片混封，例如與前述多個實施例中揭露的片上系統和內存進行整合，無論是性能、功耗、尺寸上的效益都是巨大。
由於單一晶圓僅製成一種中介層單元，因此中介層單元可以大批量生產，不僅降低製作成本，再加上結構單一化，可提高良率。再者，中介層模塊化後，不同的芯片的平面佈局可以利用已有或是制式化的中介層單元進行拼接，無需因應不同的芯片平面佈局而重新設計中介層，成本效益進一步優化。最後，此實施例的中介層單元基本上採用CoWoS-S的中介層結構，因此具有與CoWoS-S相同的大深溝電容，電容量越多，越有助於穩定地供給芯片電源。綜上所述，本發明的技術方案的整體效能突出。
除了片上系統501及內存502，本發明的芯片還可以包括各種集成電路，例如各種無源和有源微電子器件，像是電阻器、其他電容器類型（例如MIMCAP）、電感器、二極管、金屬氧化物半導體場效應晶體管（MOSFET）、互補金屬氧化物半導體（CMOS）晶體管、雙極結晶體管（BJT）、橫向擴散金屬氧化物半導體（LDMOS）晶體管、高功率金屬氧化物半導體晶體管或其他類型的晶體管等。
本發明的另一個實施例是一種在晶片上製成具有中介層單元的CoWoS結構的方法。此實施例的方法如圖9所示，而圖10示出此實施例的各步驟相應的封裝結構剖面圖。
在步驟901中，在中介層單元上鍵合多個晶圓凸塊與片上系統、內存。在此步驟之前，基於片上系統和內存的平面佈局以及晶片的電性功能，已將適當的中介層單元拼接成中介層。在此步驟完成後，於玻璃1001上形成如圖10所示的結構10A，其中，多種中介層單元拼接成中介層1002，片上系統1003及內存1004電性鍵合於中介層1002上。
在步驟902中，在系統區域及存儲區域填上底部填充膠。底部填充膠的材料可以提升對濕度保護、熱衝擊和各種機械衝擊的影響，其功用在於提供更高的可靠性和更長的生命週期。在此步驟完成後，於玻璃1001上形成如圖10所示的結構10B，其中，底部填充膠1005保護片上系統1003與內存1004的觸點。
在步驟903中，塑封片上系統、內存，以形成CoW結構。也就是對片上系統1003和內存1004進行封裝，於玻璃1001上形成如圖11所示的結構10C，其中封裝塑料1006包覆片上系統1003和內存1004，起到了安放、固定、密封、保護和增強電熱性能的作用。至此實現了CoW結構。
在步驟904中，玻璃鍵合（glass bond）CoW結構。首先去掉玻璃1001，再將整個CoW結構翻轉過來，使得片上系統1003和內存1004朝下，接著通過機械或化學方法將封裝塑料1006與玻璃1007進行粘合後形成的層合材料，通常可以採用的粘合方法有：陽極鍵合法、黏著劑中間夾層法、矽（或玻璃）表面鍍膜粘結法等。在此步驟完成後，形成如圖11所示的結構10D。
在步驟905中，拋光晶片，使得矽通孔的另一側的表面與晶片的表面齊平。如圖11的結構10E所示，此實施例利用化學機械拋光將中介層1002的表面打磨平整，並讓所有的矽通孔1008的表面與中介層1002的表面齊平，亦即矽通孔1008的表面暴露出來。
在步驟906中，在中介層1002的表面上形成多個晶圓凸塊連接矽通孔的另一側。如圖12的結構10F所示，在每個矽通孔1008的開口處採用C4制程形成晶圓凸塊1009。
在步驟907中，焊接晶圓凸塊至基板。如圖12的結構10G所示，首先去掉玻璃1007，再將CoW結構翻轉過來，使得封裝塑料1006朝上，先打磨封裝塑料1006使得片上系統1003或內存1004的表面裸露在空氣中，有助於散熱，再將晶圓凸塊1009焊接至基板1010上。其中，兩晶圓凸塊1009的間距為60微米，中心距離為130、150或180微米。至此完成了此實施例的CoWoS封裝結構。
本發明並不限制製成具有中介層單元的CoWoS封裝結構的方式，除了圖9所示的流程外，亦可以利用其它流程製成CoWoS封裝結構，例如先實現中介層、晶圓凸塊、基板等結構，再鍵合片上系統與內存，最後填上底部填充膠及塑封片上系統與內存。此流程為本領域技術人員所熟悉，故不贅述。
本發明通過將中介層模塊化，生成多種中介層單元，再根據需求選擇合適的中介層單元進行拼接，以形成CoWoS技術中的中介層，其方案成本可控、良率佳、深溝電容夠大，其整體效能較CoWoS-S與CoWoS-L更優。
依據以下條款可更好地理解前述內容：
條款A1、一種具有CoWoS封裝結構的晶片，包括多個芯片及多個中介層單元，所述多個中介層單元根據所述多個芯片的平面佈局進行拼接以形成中介層，所述多個芯片通過所述中介層電性互聯。
條款A2、根據條款A1所述的晶片，還包括模塑料區，所述模塑料區包括系統區域及存儲區域。
條款A3、根據條款A2所述的晶片，其中所述多個芯片包括片上系統。
條款A4、根據條款A3所述的晶片，其中所述片上系統放置於所述系統區域。
條款A5、根據條款A2所述的晶片，其中所述多個芯片包括內存。
條款A6、根據條款A5所述的晶片，其中所述內存為高寬帶內存。
條款A7、根據條款A5或6所述的晶片，其中所述內存放置於所述存儲區域。
條款A8、根據條款A1所述的晶片，其中所述中介層單元包括重佈線層，所述重佈線層根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能生成導線佈局。
條款A9、根據條款A8所述的晶片，其中所述重佈線層包括金屬層和介質層，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
條款A10、根據條款A1所述的晶片，其中相鄰兩中介層單元的間隔為20至70微米。
條款A11、根據條款A1所述的晶片，其中所述多個中介層單元為芯粒架構。
條款A12、一種集成電路裝置，包括根據條款A1-11的任意一項所述的晶片。
條款A13、一種板卡，包括根據條款A12所述的集成電路裝置。
條款A14、一種生成具有CoWoS封裝結構的晶片的晶圓，所述晶片包括多個芯片及多個中介層單元，所述多個中介層單元根據所述多個芯片的平面佈局進行拼接以形成中介層，所述多個芯片通過所述中介層電性互聯，所述晶圓包括多個特定中介層單元，所述特定中介層單元為所述多個中介層單元其中之一。
條款A15、根據條款A14所述的晶圓，其中所述特定中介層單元包括重佈線層，所述重佈線層根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能生成導線佈局。
條款A16、根據條款A15所述的晶圓，其中所述重佈線層包括金屬層和介質層，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
條款A17、根據條款A14所述的晶圓，其中所述多個中介層單元為芯粒架構。
條款A18、一種生成具有CoWoS封裝結構的晶片的方法，所述晶片包括多個芯片，所述方法包括：批量生產多種中介層單元；根據所述多個芯片的平面佈局，拼接所述多種中介層單元以形成中介層；鍵合所述多個芯片與所述中介層；以及封裝所述多個芯片與所述中介層以形成所述晶片。
條款A19、根據條款A18所述的方法，其中所述批量生產的步驟包括：根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能，在所述中介層單元中生成重佈線層。
條款A20、根據條款A19所述的方法，其中所述生成重佈線層的步驟包括：沉積金屬層和介質層；其中，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
條款A21、根據條款A18所述的方法，其中所述拼接步驟包括：設定相鄰兩中介層單元的間隔為20至70微米。
條款A22、根據條款A18所述的方法，其中所述多個中介層單元為芯粒架構。
以上對本發明實施例進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本發明所屬技術領域中具有通常知識者，依據本發明的思想，在具體實施方式及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。
綜上所述，本發明所揭露之技術手段確能有效解決習知等問題，並達致預期之目的與功效，且申請前未見諸於刊物、未曾公開使用且具長遠進步性，誠屬專利法所稱之發明無誤，爰依法提出申請，懇祈  鈞上惠予詳審並賜准發明專利，至感德馨。
惟以上所述者，僅為本發明之數種較佳實施例，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明書內容所作之等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
〔本發明〕 10:板卡 10A、10B、10C、10D、10E、10F、10G:結構 1001:玻璃 1002:中介層 1003:片上系統 1004:內存 1005:膠 1006:封裝塑料 1007:玻璃 1008:矽通孔 1009:晶圓凸塊 101:組合處理裝置 1010:基板 102:對外接口裝置 103:外部設備 104:外部存儲器 105:存儲單元 106:控制器件 201:計算裝置 202:接口裝置 203:處理裝置 204:DRAM 301:外部存儲控制器 302:外設通信模塊 303:片上互聯模塊 304:同步模塊 305:集群 306:處理器核 307:存儲核 308:共享存儲單元（SRAM） 309:廣播總線 310:集群直接內存訪問模塊（CDMA） 311:全域直接內存訪問模塊（GDMA） 41:控制模塊 411:取指單元 412:指令譯碼單元 42:運算模塊 421:向量運算單元 422:矩陣運算單元 43:存儲模塊 431:神經元存儲單元 （NRAM） 432:權值存儲單元（WRAM） 433:輸入/輸出直接內存訪問模塊（IODMA） 434:搬運直接內存訪問模塊（MVDMA） 50:模塑料區 501:片上系統 502:內存 503:第一中介層單元 504:第二中介層單元 505:第三中介層單元 601:第一中介層單元 602:第二中介層單元 603:第三中介層單元 701:第一中介層單元 702:第二中介層單元 703:第三中介層單元 704:第四中介層單元 705:第五中介層單元 706:第六中介層單元 801、802、803、804:步驟 901、902、903、904、905、906、907:步驟
[圖1]是示出本發明實施例的板卡的結構圖; [圖2]是示出本發明實施例的集成電路裝置的結構圖; [圖3]是示出本發明實施例的計算裝置的內部結構示意圖; [圖4]是示出本發明實施例的處理器核的內部結構示意圖; [圖5]是示出本發明實施例的一種封裝結構的佈局示意圖; [圖6]是示出本發明實施例的另一種封裝結構的佈局示意圖; [圖7]是示出本發明實施例的另一種封裝結構的佈局示意圖; [圖8]是示出本發明另一實施例的生成具有CoWoS封裝結構的晶片的方法; [圖9]是示出本發明另一實施例在晶片上製成具有中介層單元的CoWoS結構的方法; [圖10]是示出本發明實施例的CoW的封裝制程結構剖面圖; [圖11]是示出本發明實施例的CoW的封裝制程結構剖面圖; [圖12]是示出本發明實施例的CoWoS的封裝制程結構剖面圖。
101:組合處理裝置
201:計算裝置
202:接口裝置
203:處理裝置
204:DRAM

Claims (22)

  1. 一種具有CoWoS封裝結構的晶片，包括多個芯片及多個中介層單元，所述多個中介層單元根據所述多個芯片的平面佈局進行拼接以形成中介層，所述多個芯片通過所述中介層電性互聯。
  2. 如請求項1所述之晶片，還包括模塑料區，所述模塑料區包括系統區域及存儲區域。
  3. 如請求項2所述之晶片，其中所述多個芯片包括片上系統。
  4. 如請求項3所述之晶片，其中所述片上系統放置於所述系統區域。
  5. 如請求項2所述之的晶片，其中所述多個芯片包括內存。
  6. 如請求項5所述之晶片，其中所述內存為高寬帶內存。
  7. 如請求項5或6所述之的晶片，其中所述內存放置於所述存儲區域。
  8. 如請求項1所述之晶片，其中所述中介層單元包括重佈線層，所述重佈線層根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能生成導線佈局。
  9. 如請求項8所述之晶片，其中所述重佈線層包括金屬層和介質層，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
  10. 如請求項1所述之晶片，其中相鄰兩中介層單元的間隔為20至70微米。
  11. 如請求項1所述之的晶片，其中所述多個中介層單元為芯粒架構。
  12. 一種集成電路裝置，包括如請求項1至11項中任一項所述之晶片。
  13. 一種板卡，包括如請求項12所述之集成電路裝置。
  14. 一種生成具有CoWoS封裝結構的晶片的晶圓，所述晶片包括多個芯片及多個中介層單元，所述多個中介層單元根據所述多個芯片的平面佈局進行拼接以形成中介層，所述多個芯片通過所述中介層電性互聯，所述晶圓包括多個特定中介層單元，所述特定中介層單元為所述多個中介層單元其中之一。
  15. 如請求項14所述之晶圓，其中所述特定中介層單元包括重佈線層，所述重佈線層根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能生成導線佈局。
  16. 如請求項15所述之晶圓，其中所述重佈線層包括金屬層和介質層，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
  17. 如請求項14所述之晶圓，其中所述多個中介層單元為芯粒架構。
  18. 一種生成具有CoWoS封裝結構的晶片的方法，所述晶片包括多個芯片，所述方法包括： 批量生產多種中介層單元； 根據所述多個芯片的平面佈局，拼接所述多種中介層單元以形成中介層； 鍵合所述多個芯片與所述中介層；以及 封裝所述多個芯片與所述中介層以形成所述晶片。
  19. 如請求項18所述之方法，其中所述批量生產的步驟包括： 根據所述多個芯片在所述平面佈局的相對位置及所述晶片的電氣功能，在所述中介層單元中生成重佈線層。
  20. 如請求項19所述之方法，其中所述生成重佈線層的步驟包括： 沉積金屬層和介質層； 其中，所述金屬層和介質層將所述多個芯片間的電性連接以立體傳導結構實現。
  21. 如請求項18所述之方法，其中所述拼接步驟包括： 設定相鄰兩中介層單元的間隔為20至70微米。
  22. 如請求項18所述之方法，其中所述多個中介層單元為芯粒架構。
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