KR20130045090A - 네 개의 채널들을 가진 반도체 패키지 - Google Patents

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KR20130045090A
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Abstract

4 개의 채널들을 갖는 반도체 패키지가 제안된다. 제1 내지 제4 상변들을 갖는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 제1 내지 제4 상부 반도체 소자들을 포함하는 상부 패키지, 및 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되고, 각각 상기 제1 내지 제4 상변들에 대응하는 제1 내지 제4 내변들을 갖는 하부 반도체 소자, 및 각각 해당하는 상기 제1 내지 제4 내변들과 가깝도록 배치된 제1 내지 제4 하부 칩 연결 요소들을 갖는 하부 패키지를 포함하고, 상기 제1 내지 제4 하부 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 하부 반도체 소자를 독립적으로 전기적으로 연결할 수 있다.

Description

네 개의 채널들을 가진 반도체 패키지{Semiconductor Packages Having 4-Channels}
본 발명은 로직 소자 및 메모리 소자들을 갖는 패키지 적층 구조 및 단일 패키지의 반도체 패키지들 및 반도체 패키지들을 갖는 다양한 전자 기기들에 관한 것이다.
모바일 폰이나 태블릿 PC 등, 보다 작고, 가볍고, 얇은 통신 기기들의 사용이 커지면서, 이에 포함되는 반도체 패키지도 보다 작고, 가볍고, 얇아져야 할 필요성이 증가하고 있다.
본 발명이 해결하고자 하는 과제는 다수 개의 반도체 소자들을 포함하지만 두께를 낮출 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 효율이 우수한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 한 변으로 편중된 칩 패드들을 갖는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 입출력부들을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 범프들을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 범프 랜드들을 갖는 패키지 기판들을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 와이어들을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 다수 개의 반도체 소자들을 갖는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 다수 개의 채널들을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 기판 패드들을 갖는 패키지 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 각각 4 변에 가깝게 배치된 랜드들을 갖는 패키지 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 의한 반도체 패키지는, 제1 내지 제4 상변들을 갖는 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 제1 내지 제4 상부 반도체 소자들을 포함하는 상부 패키지, 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되고, 각각 상기 제1 내지 제4 상변들에 대응하는 제1 내지 제4 내변들을 갖는 하부 반도체 소자, 및 각각 해당하는 상기 제1 내지 제4 내변들과 가깝도록 배치된 제1 내지 제4 하부 칩 연결 요소들을 갖는 하부 패키지를 포함하고, 상기 제1 내지 제4 하부 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 하부 반도체 소자를 독립적으로 전기적으로 연결할 수 있다.
상기 제1 내지 제4 상부 반도체 소자들은, 긴 변들이 각각 해당하는 상기 제1 내지 제4 상변들에 가깝게 배치될 수 있다.
상기 제1 내지 제4 상부 반도체 소자들은, 표면 상에 각각 해당하는 상기 제1 내지 제4 상변들에 가깝게 배치된 제1 내지 제4 칩 패드들을 포함하고, 상기 제1 내지 제4 칩 패드들은, 상기 제1 내지 제4 반도체 소자들의 데이터 신호들 및 어드레스/컨트롤 신호들을 전달할 수 있다.
상기 제1 내지 제4 칩 패드들은, 각각 해당하는 제1 내지 제4 상부 반도체 소자들의 상면들을 이등분하는 가상의 중심선들의 양쪽에 위치하는 제1 영역들 및 제2 영역들 중 어느 한 영역 내에 배치될 수 있다.
상기 각 칩 패드들은, 제1 내지 제3 그룹의 칩 패드들로 분류되고, 상기 제1 및 제3 그룹의 칩 패드들이 상기 제2 그룹의 칩 패드들의 양 쪽에 분산 배치되고, 상기 제1 및 제3 그룹의 칩 패드들은 데이터 신호들을 전달하고, 및 상기 제2 그룹의 칩 패드들은 어드레스/컨트롤 신호들을 전달할 수 있다.
다른 실시예에서, 상기 제1 내지 제4 상부 반도체 소자들은, 제1 및 제2 상부 반도체 소자들의 긴 변들이 서로 대향, 평행하게 배치되고, 제3 및 제4 상부 반도체 소자들의 긴 변들이 서로 대향, 평행하게 배치되고, 및 제1 및 제2 상부 반도체 소자들과 제3 및 제4 상부 반도체 소자들의 긴 변들이 서로 수직하게 배치될 수 있다.
또 다른 실시예에서, 상기 상부 패키지 기판 상에 상기 제3 및 제4 상부 반도체 소자들이 실장되고, 및 상기 제3 및 제4 상부 반도체 소자들 상에 상기 제1 및 제2 상부 반도체 소자들이 실장될 수 있다.
또 다른 실시예에서, 상기 상부 패키지 기판은, 금속 코어층, 상기 금속 코어층의 상부(above)에 배치된 상부 금속 배선층, 및 상기 금속 코어층의 하부(below)에 배치된 하부 금속 배선층을 포함하고, 상기 금속 코어층은 접지 평면이고, 상기 상부 금속 배선층 및 상기 하부 금속 배선층은 신호 전달용 배선일 수 있다.
상기 상부 패키지 기판은, 상기 상부 금속 배선층의 상부에 배치된 최상부 금속 배선층, 및 상기 하부 금속 배선층의 하부에 배치된 최하부 금속 배선층을 더 포함하고, 상기 최상부 금속 배선층은 접지 평면 및 기판 패드들을 제공하고, 및 상기 최하부 금속 배선층은 접지 평면 및 상부 범프 랜드들을 제공할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 하부 칩 연결 요소들은, 각각 제1 내지 제3 그룹의 하부 칩 범프들을 포함하고, 상기 제1 및 제3 그룹의 하부 칩 범프들이 상기 제2 그룹의 하부 칩 범프들의 양 쪽에 분산 배치되고, 상기 제1 및 제3 그룹의 하부 칩 범프들은 데이터 신호들을 전달하고, 및 상기 제2 그룹의 하부 칩 범프들은 어드레스/컨트롤 신호들을 전달할 수 있다.
상기 제1 내지 제4 하부 칩 연결 요소들은, 상기 하부 패키지 기판 상에 배치되고 각각 상기 제1 내지 제4 하부 칩 범프들과 전기적으로 연결되는 하부 칩 범프 랜드들을 더 포함할 수 있다.
상기 하부 패키지 기판은, 금속 코어층, 상기 금속 코어층의 상부에 배치된 상부 금속 배선층, 상기 상부 금속 배선층 상에 배치된 최상부 금속 배선층, 상기 금속 배선층의 하부에 배치된 하부 금속 배선층, 및 상기 하부 금속 배선층의 하부에 배치된 최하부 금속 배선층을 포함할 수 있다.
상기 금속 코어층은 접지 평면을 제공하고, 상기 최상부 금속 배선층은 접지 평면 및 상기 제1 내지 제4 하부 칩 범프 랜드들을 제공하고, 상기 상부 금속 배선층 및 상기 하부 금속 배선층은은 신호 전달용 배선들이고, 및 상기 최하부 금속 배선층은 접지 평면 및 보드 범프 랜드들을 제공할 수 있다.
또 다른 실시예에서, 상기 해당하는 제1 내지 제4 상변들에 가깝게 배치된 제1 내지 제4 범프들을 포함하고, 상기 제1 내지 제4 범프들은, 각각 해당하는 제1 내지 제4 하부 칩 연결 요소들과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지는, 제1 내지 제4 상변들을 갖는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 제1 내지 제4 상부 반도체 소자들을 포함하는 상부 패키지, 상기 제1 내지 제4 상변들에 각각 대응하는 제1 내지 제4 하변들을 갖는 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장된 하부 반도체 소자를 포함하는 하부 패키지, 및 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 하부 반도체 소자를 전기적으로 연결하는 제1 내지 제4 채널들을 포함하고, 상기 제1 내지 제4 채널들은, 각각 해당하는 상기 제1 내지 제4 상변들 및 상기 제1 내지 제4 하변들에 가깝게 배치될 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지는, 제1 내지 제4 외변들을 갖는 패키지 기판, 상기 패키지 기판 상에 실장되고 상기 제1 내지 제4 외변들에 대응하는 제1 내지 제4 내변들을 갖는 하부 반도체 소자, 상기 하부 반도체 소자 상에 각각 해당하는 상기 제1 내지 제4 외변들에 가깝도록 적층된 제1 내지 제4 상부 반도체 소자들, 및 상기 패키지 기판과 상기 하부 반도체 소자 사이에 중첩되도록 배치되고, 각각 해당하는 상기 제1 내지 제4 내변들에 가깝게 배치된 제1 내지 제4 하부 칩 연결 요소들을 포함하고, 상기 제1 내지 제4 하부 칩 연결 요소들은 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 전기적으로 연결될 수 있다.
상기 반도체 패키지는, 각각 해당하는 제1 내지 제4 상부 반도체 소자들과 상기 제1 내지 제4 하부 칩 연결 요소들을 전기적으로 연결하는 제1 내지 제4 상부 칩 연결 요소들을 더 포함할 수 있다.
상기 제1 내지 제4 상부 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 외변들에 가깝도록 배치될 수 있다.
상기 제1 내지 제4 상부 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들 상에 배열된 제1 내지 제4 칩 패드들, 상기 패키지 기판 상에 배열된 제1 내지 제4 기판 패드들, 및 각각 해당하는 상기 제1 내지 제4 칩 패드들과 상기 제1 내지 제4 기판 패드들을 전기적으로 연결하는 제1 내지 제4 와이어들을 포함할 수 있다.
상기 제1 내지 제4 칩 패드들은, 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들의 상면들을 이등분하는 가상의 중심선들의 양쪽에 위치하는 제1 영역들 및 제2 영역들 중 어느 한 영역 내에 배치될 수 있다.
상기 제1 내지 제4 칩 패드들은, 각각 해당하는 상기 제1 내지 제4 외변들에 가깝게 배치될 수 있다.
다른 실시예에서, 상기 제1 내지 제4 하부 칩 연결 요소들은, 각각 상기 패키지 기판 상에 배치된 제1 내지 제4 하부 칩 범프 랜드들, 및 각각 상기 제1 내지 제4 하부 칩 범프 랜드들 상에 배치된 제1 내지 제4 하부 칩 범프들을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 패키지는, 상기 패키지 기판과 상기 하부 반도체 소자의 사이에 배치되고, 상기 제1 내지 제4 상부 반도체 소자들과 연결되지 않는 제5 하부 칩 연결 요소들을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 하부 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 상부 반도체들의 데이터 신호들 및 어드레스/컨트롤 신호들을 전달할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 상부 반도체 소자들은, 상기 제3 및 제4 상부 반도체 소자들이 측면 대 측면 형태로 상기 상부 패키지 기판 상에 실장되고, 상기 제1 및 제2 상부 반도체 소자들이 상기 제3 및 제4 상부 반도체 소자들 상에 측면 대 측면 형태로 적층될 수 있다.
상기 제1 내지 제4 상부 반도체 소자들의 측면들이, 상기 하부 반도체 소자의 측면들보다 수평으로 돌출한 오버행 모양을 가질 수 있다.
또 다른 실시예에서, 상기 반도체 패키지는, 상기 하부 반도체 소자 상에 배치된 히트 씽크를 더 포함할 수 있다.
상기 히트 씽크는 상기 하부 반도체 소자의 상면과 직접적으로 접촉하고 상기 제1 내지 제4 상부 반도체 소자들의 상부로 연장하는 오버행 모양을 가질 수 있다.
또 다른 실시예에서, 상기 패키지 기판은, 코어층, 상기 코어층 상에 형성된 상부 금속 배선층, 상기 상부 금속 배선층 상에 형성된 최상부 금속 배선층을 포함하고, 상기 제1 내지 제4 하부 칩 연결 요소들 중 적어도 두 하부 칩 연결 요소들이 상기 최상부 금속 배선층과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 실장되고 제1 내지 제4 내변들을 갖는 하부 반도체 소자, 상기 하부 반도체 소자 상에 각각 해당하는 상기 제1 내지 제4 내변들에 가깝도록 적층된 제1 내지 제4 상부 반도체 소자들, 상기 패키지 기판 상에 각각 해당하는 상기 제1 내지 제4 내변들에 가깝도록 배치된 제1 내지 제4 기판 패드들, 각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 제1 내지 제4 기판 패드들을 전기적으로 연결하는 제1 내지 제4 와이어들을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지는, 제1 내지 제4 외변들을 갖는 패키지 기판, 상기 패키지 기판의 상부의 중앙 영역에 실장되고 상기 제1 내지 제4 외변들에 대응하는 제1 내지 제4 내변들을 갖는 중앙 반도체 소자, 각각 해당하는 상기 제1 내지 제4 외변들과 상기 제1 내지 제4 내변들의 사이에 배치된 제1 내지 제4 주변 반도체 소자들, 상기 패키지 기판과 상기 중앙 반도체 소자의 사이에 배치되고, 각각 해당하는 상기 제1 내지 제4 내변들에 가깝게 배치된 제1 내지 제4 중앙 칩 연결 요소들을 포함하고, 상기 제1 내지 제4 중앙 칩 연결 요소들은 각각 해당하는 상기 제1 내지 제4 주변 반도체 소자들과 전기적으로 연결될 수 있다.
상기 반도체 패키지는, 각각 해당하는 제1 내지 제4 주변 반도체 소자들과 상기 제1 내지 제4 중앙 칩 연결 요소들을 전기적으로 연결하는 제1 내지 제4 주변 칩 연결 요소들을 더 포함할 수 있다.
상기 제1 내지 제4 주변 칩 연결 요소들은, 상기 패키지 기판 상에 각각 해당하는 상기 제1 내지 제4 주변 반도체 소자들과 중첩하도록 배치될 수 있다.
상기 제1 내지 제4 주변 칩 연결 요소들은, 상기 패키지 기판 상에 배치된 제1 내지 제4 주변 칩 범프 랜드들, 및 상기 제1 내지 제4 주변 칩 범프 랜드들 상에 배치된 제1 내지 제4 주변 칩 범프들을 포함할 수 있다.
다른 실시예에서, 상기 제1 내지 제4 중앙 칩 연결 요소들은, 각각 상기 패키지 기판 상에 배치된 제1 내지 제4 중앙 칩 범프 랜드들, 및 각각 상기 제1 내지 제4 중앙 칩 범프 랜드들 상에 배치된 제1 내지 제4 중앙 칩 범프들을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 패키지는, 상기 패키지 기판과 상기 중앙 반도체 소자의 사이에 배치되고, 상기 제1 내지 제4 주변 반도체 소자들과 연결되지 않는 제5 중앙 칩 연결 요소들을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 중앙 칩 연결 요소들은, 각각 해당하는 상기 제1 내지 제4 주변 반도체들의 데이터 신호들 및 어드레스/컨트롤 신호들을 전달할 수 있다.
또 다른 실시예에서, 상기 반도체 패키지는, 상기 중앙 반도체 소자 상에 배치된 히트 씽크를 더 포함할 수 있다.
상기 히트 씽크는 상기 중앙 반도체 소자의 상면과 직접적으로 접촉하고 상기 제1 내지 제4 주변 반도체 소자들의 상부로 연장하는 오버행 모양을 가질 수 있다.
또 다른 실시예에서, 상기 패키지 기판은, 코어층, 상기 코어층 상에 형성된 상부 금속 배선층, 상기 상부 금속 배선층 상에 형성된 최상부 금속 배선층을 포함하고, 상기 제1 내지 제4 중앙 칩 연결 요소들 중 적어도 두 중앙 칩 연결 요소들이 상기 최상부 금속 배선층과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 실장되고 제1 내지 제4 내변들을 갖는 중앙 반도체 소자, 각각 해당하는 상기 제1 내지 제4 내변들에 가깝도록 상기 중앙 반도체 소자의 주변에 배치된 제1 내지 제4 주변 반도체 소자들, 상기 중앙 반도체 소자와 각각 해당하는 상기 제1 내지 제4 주변 반도체 소자들을 전기적으로 연결하는 제1 내지 제4 채널들을 포함하고, 상기 제1 내지 제4 채널들은 각각 해당하는 상기 제1 내지 제4 내변들에 가깝게 배치될 수 있다.
다른 실시예에서, 상기 제1 내지 제4 채널들은, 각각 상기 패키지 기판과 상기 중앙 반도체 소자의 사이에 배치되고, 상기 패키지 기판과 상기 중앙 반도체 소자를 전기적으로 연결하는 제1 내지 제4 중앙 칩 범프들을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 채널들은, 각각 상기 패키지 기판과 상기 제1 내지 제4 주변 반도체 소자들의 사이에 배치되고, 상기 패키지 기판과 상기 제1 내지 제4 주변 반도체 소자들을 전기적으로 연결하는 제1 내지 제4 주변 칩 범프들을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제4 채널들은, 각각 상기 패키지 기판 내에 배치된 제1 내지 제4 금속 배선들을 포함할 수 있다.
또 다른 실시예에서, 상기 중앙 반도체 소자는, 각각 해당하는 상기 제1 내지 제4 변들에 가깝도록 배치된 제1 내지 제4 입출력부들을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는, 각각 독립된 다수 개의 채널들을 통해 전기적으로 통신할 수 있는 다수 개의 반도체 소자들을 포함한다. 다수 개의 채널들이 중첩되지 않도록 형성될 수 있으므로, 채널들을 형성하기 위한 다양한 전도성 요소들의 구성이 단순화될 수 있다. 따라서, 전체적인 반도체 패키지의 점유 면적 및 두께가 얇아질 수 있고, 신호 경로들을 독립시킴으로써, 신호 안정성도 확보할 수 있다. 기타 다양한 효과들은 본문 내에서 언급될 것이다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 1b는 도 1a의 상부 패키지를 위에서 본 개념적인 평면도 (top view)이다.
도 1c는 도 1b의 제2 상부 칩 연결 요소들을 보다 상세히 설명하는 도면이다.
도 1d는 도 1b의 상부 패키지의 I-I' 방향의 개념적인 종단면도 또는 측면도이고, 도 1e는 도 1b의 상부 패키지의 II-II' 방향의 개념적인 종단면도 또는 측면도이다.
도 1f는 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지 기판의 배선 개념(routing concepts)을 설명하기 위한 개념적인 상면도(top view)이다.
도 1g는 도 1f의 제2 상부 패키지 기판 배선 요소들을 보다 상세하게 설명하는 도면이다.
도 1h는 도 1a의 하부 패키지를 위에서 본 개념적인 상면도(top view)이다.
도 1i는 도 1h의 하부 패키지의 III-III' 방향 및 그 수직 방향의 개념적인 종단면도이다.
도 1j는 본 발명의 기술적 사상의 일 실시예에 의한 하부 패키지 기판의 배선 개념(routing concepts)을 설명하기 위한 개념적인 상면도(top view)이다.
도 1k는 도 1h의 제2 하부 패키지 기판 배선 요소들을 보다 상세하게 설명하는 도면이다.
도 1l의 (A) 및 (B)는 본 발명의 기술적 사상의 일 실시예에 의한 상부 반도체 소자들 중 하나를 각각 개념적으로 도시한 도면들이다.
도 1m은 본 발명의 기술적 사상의 일 실시예에 의한 하부 반도체 소자의 개념적인 하면도(bottom view)이다.
도 1n은 도 1m의 제2 하부 칩 입출력부들을 보다 상세하게 설명하는 도면이다.
도 1o 및 1p는 도 1a의 반도체 패키지의 종단면 또는 측면도(side view)를 개념적으로 도시한 도면들이다.
도 1q 및 1r은 본 발명의 다른 실시예에 의한 상부 패키지를 개념적으로 설명하는 종단면도 또는 측면도이다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다
도 2b는 도 2a의 반도체 패키지의 상부 패키지를 위에서 본 상면도(top view)이다.
도 2c 및 2d는 도 2b의 IV-IV' 및 V-V' 방향의 종단면 또는 측면도(side view)들이다.
도 3a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지의 사시도이고, 도 3b는 상부 패키지를 위에서 본 상면도이다.
도 3c 및 3d는 도 3b의 VI-VI' 및 VII-VII' 방향의 종단면 또는 측면도(side view)이다.
도 3e는 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 패키지 기판의 배선 개념을 설명하기 위한 개념적인 평면도(top view)이다.
도 3f의 (A) 및 (B)는 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 반도체 소자들 중 하나를 개념적으로 도시한 도면들이다.
도 4a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이고, 도 4b는 상부 패키지를 위에서 본 상면도(top view)이다.
도 5a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 5b는 도 5a의 반도체 패키지를 개략적으로 도시한 상면도(top view)이다.
도 5c 및 5d는 도 5b의 VIII-VIII' 방향 및 IX-IX' 방향의 개념적인 종단면도들 또는 측면도들이다.
도 5e는 도 5a 내지 5d의 패키지 기판의 배선 개념을 개념적으로 도시한 상면도이다.
도 6a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(50B)의 상면도이다.
도 6b 및 6c는 도 6a의 X-X' 방향 및 XI-XI' 방향의 개념적인 종단면도들 또는 측면도들이다.
도 7a 및 7b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도 및 상면도이다.
도 7c 및 7d는 도 7b의 XII-XII' 및 XIII-XIII' 방향의 개념적인 종단면도들이다.
도 8a 및 8b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도 및 상면도이다.
도 8c 및 8d는 도 8b의 XIV-XIV' 및 XV-XV' 방향의 종단면도 또는 측면도들이다.
도 9a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지의 상면도이다.
도 9b 및 9c는 도 9a의 XVI-XVI' 방향 및 XVII-XVII' 방향의 개념적인 종단면도 또는 측면도이다.
도 10a 및 10b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도 및 상면도이다.
도 10c 및 10d는 도 10b의 XVIII-XVIII' 및 XIX-XIX' 방향의 개념적인 종단면도들이다.
도 11a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 11b는 도 11a의 XX-XX' 방향의 종단면 또는 측면도이다.
도 11c는 도 11a 및 11b의 반도체 패키지의 패키지 기판의 배선 개념을 개념적으로 도시한 상면도이다.
도 11d는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지의 제1 내지 제4 주변 칩 연결 범프들 중, 특히 제2 주변 칩 연결 범프들의 배열 개념을 개념적으로 도시한 상면도이다.
도 11e는 본 발명의 기술적 사상의 일 실시예에 의한 제1 내지 제4 주변 반도체 소자들중 하나의 범프 랜드들의 배치 개념을 개념적으로 도시한 하면도이다.
도 12a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 12b는 도 12a의 XXI-XXI' 방향의 종단면도 또는 측면도이다.
도 13a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 13b는 도 13a의 XXII-XXII' 또는 XXIII-XXIII' 방향의 종단면도 또는 측면도이다.
도 14a는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이고,
도 14b는 도 14a의 XXIV-XXIV' 또는 XXV-XXV' 방향의 종단면도 또는 측면도들이다.
도 15a 및 15b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도 및 XXVI-XXVI' 또는 XXVII-XXVII' 방향의 종단면도 또는 측면도이다.
도 15c는 본 발명의 또 다른 실시예에 의한 반도체 패키지(80D)를 개념적으로 도시한 사시도이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 의한 다양한 반도체 패키지들을 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 18은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 패키지를 가진 전자 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 어느 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, "가깝다(near)"는 표현은 다른 유사한 구성 요소들보다 상대적으로 가깝거나(relatively near) 인접한다(adjacent)는 의미로 이해될 수 있다. 상세하게, 각각 해당하는 제1 내지 제4 주체들과 제1 내지 제4 객체들에 가깝다는 것은, 제1 주체와 제1 객체가 가장 가깝고, 제2 주체와 제2 객체가 가장 가깝고, 제3 주체와 제3 객체가 가장 가깝고, 및 제4 주체와 제4 객체가 가장 가깝다는 의미이다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10A)를 개념적으로 도시한 사시도이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10A, POP, package-on-package)는 하부 패키지(100) 및 상부 패키지(200A)를 포함할 수 있다. 하부 패키지(100) 상에 상부 패키지가 직접적으로 적층될 수 있으나, 도 1a는 설명의 편의를 위하여 하부 패키지(100)와 상부 패키지(200A)가 분리된 모양으로 도시되었다.
하부 패키지(100)는 하부 패키지 기판(110), 및 하부 패키지 기판(110) 상에 실장된 하부 반도체 소자(160)를 포함할 수 있다.
하부 패키지 기판(110)은 인쇄 회로 기판(PCB, printed circuit board)을 포함할 수 있다. 하부 패키지 기판(110)은 제1 내지 제4 변들(111A-111D)을 가질 수 있다. 예를 들어, 제1 변(111A)은 전변(front side)이고, 제2 변(111B)은 후변(rear side)이고, 제3 변(111C)은 좌변(left side)이고, 및 제4 변(111D)은 우변(right side)일 수 있다. 즉, 제1 변(111A)과 제2 변(111B)이 서로 대향 및 평행할 수 있고, 제3 변(111C)과 제4 변(111D)이 서로 대향, 평행할 수 있다. 제1 변(111A) 및 제2 변(111B)은 각각 제3 변(111C) 및/또는 제4 변(111D)과 수직하도록 인접할 수 있다. 설명의 편의를 위하여, 하부 패키지 기판(110)의 제1 내지 제 4변들(111A-111D)은 제1 하변(111A) 내지 제4 하변(111D)으로 참조될 것이다.
하부 패키지 기판(110)은 제1 내지 제4 하부 범프 랜드들(190A-190D)을 포함할 수 있다. 제1 내지 제4 하부 범프 랜드들(190A-190D)은 각각 해당하는 제1 내지 제4 하변들(111A-111D)에 가깝도록 배치될 수 있다. 부가하여, 제5 하부 범프 랜드들(191)은 하부 패키지 기판(110)의 코너 영역들 내에 배치될 수 있다. 제1 내지 제5 하부 범프 랜드들(190A-190D, 191)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다. 제1 내지 제5 하부 범프 랜드들(190A-190D, 191)은 뒤에 설명될 하부 패키지 기판(110) 내의 금속 배선층들 또는 비아들의 일부일 수 있다.
하부 반도체 소자(160)는 로직 소자를 포함할 수 있다. 하부 반도체 소자(160)는 각각 해당하는 제1 내지 제4 하변들(111A-111D)과 가까운 제1 내지 제4 변들(161A-161D)을 가질 수 있다. 설명의 편의를 위하여, 제1 내지 제4 변들(161A-161D)은 제1 내지 제4 내변들(161A-161D, inner sides)로 호칭될 것이다.
하부 반도체 소자(160)는 하부 칩 범프들(155)을 통하여 하부 패키지 기판(110) 또는 제1 내지 제5 하부 범프 랜드들(190A-190D, 191)과 전기적으로 연결될 수 있다. 다만, 제1 내지 제5 하부 범프 랜드들(190A-190D, 191) 중 일부는 하부 반도체 소자(160)와 전기적으로 연결되지 않을 수도 있다. 예를 들어, 제1 내지 제5 하부 범프 랜드들(190A-190D, 191) 중의 일부는 보드 범프들(199)과 직접적으로 연결될 수 있다. 하부 칩 범프들(155)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다.
상부 패키지(200A)는 상부 패키지 기판(210A), 및 상부 패키지 기판(210A) 상에 실장된 다수 개의 상부 반도체 소자들(260A-260D)을 포함할 수 있다.
예를 들어, 본 실시예에서, 상부 패키지 기판(210A) 상에 제1 내지 제4 상부 반도체 소자들(260A-260D)이 배치된 것으로 가정, 설명된다. 제1 내지 제4 상부 반도체 소자들(260A-260D)은 각각 DRAM, MRAM, RRAM, PRAM, FLASH 같은 메모리 소자를 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(260A-260D)은 동일한 종류 반도체 소자들일 수 있다.
상부 패키지 기판(210A)은 인쇄 회로 기판(PCB)을 포함할 수 있다. 상부 패키지 기판(210A)은 제1 내지 제4 변들(211A-211D)을 가질 수 있다. 상부 패키지 기판(210A)의 제1 내지 제4 변들(211A-211D)은 하부 패키지 기판(110)의 제1 내지 제4 하변들(111A-111D)에 각각 대응할 수 있다. 설명의 편의를 위하여, 상부 패키지 기판(210A)의 제1 내지 제4 변들(211A-211D)은 제1 상변 내지 제4 상변(211A-211D)으로 참조될 것이다.
따라서, 4개의 상부 반도체 소자들(260A-260D)은 각각 제1 내지 제4 상변들(211A-211D)에 가깝도록 배치될 수 있다. 상세하게, 제1 상부 반도체 소자(260A)는 제1 상변(211A)에 가깝도록 배치될 수 있고, 제2 상부 반도체 소자(260B)는 제2 상변(211B)에 가깝도록 배치될 수 있고, 제3 상부 반도체 소자(260C)는 제3 상변(211C)에 가깝도록 배치될 수 있고, 제4 상부 반도체 소자(260D)는 제4 상변(211D)에 가깝도록 배치될 수 있다. 또는, 제1 상부 반도체 소자(260A)와 제2 반도체 소자(260B)가 긴 변들이 서로 평행하도록 배열될 수 있고, 제3 상부 반도체 소자(260C)와 제4 반도체 소자(260D)가 긴 변들이 서로 평행하도록 배열될 수 있다. 긴 변들이란, 네 개의 변들 중 상대적으로 긴 두 개의 변들을 참조할 수 있다. 따라서, 긴 변들 중 하나는 칩 패드들(270A-270D)과 가깝고 다른 한 변은 칩 패드들(270A-270D)과 멀 것이다. 보다 상세하게, 제1 상부 반도체 소자(260A)와 제2 반도체 소자(260B)는 제1 및 제2 칩 패드들(270A, 270B)과 먼 긴 변들이 서로 가깝도록 배열될 수 있고, 제3 상부 반도체 소자(260C)와 제4 반도체 소자(260D)는 제3 및 제4 칩 패드들(270C, 270D)과 먼 긴 변들이 서로 가깝도록 배열될 수 있다. 다른 말로, 제1 상부 반도체 소자(260A)와 제2 반도체 소자(260B)가 서로 대향하도록 측면 대 측면 (side by side) 형태로 배열될 수 있고, 제3 상부 반도체 소자(260C)와 제4 반도체 소자(260D)가 서로 대향하도록 측면 대 측면 (side by side) 형태로 배열될 수 있다.
따라서, 제1 및 제2 상부 반도체 소자들(260A, 260B)과, 제3 및 제4 상부 반도체 소자들(260C, 260D)은 긴 변들이 서로 수직하게 배열될 수 있다.
상부 패키지 기판(210A)은 각각 해당하는 제1 내지 제4 상변들(211A-211D)에 가깝도록 배치된 제1 내지 제4 상부 기판 패드들(220A-220D)을 포함할 수 있다. 상세하게, 제1 상부 기판 패드(220A)는 제1 상변(211A)에 가깝게 배치될 수 있고, 제2 상부 기판 패드(220B)는 제2 상변(211B)에 가깝게 배치될 수 있고, 제3 상부 기판 패드(220C)는 제3 상변(211C)에 가깝게 배치될 수 있고, 및 제4 상부 기판 패드(220D)는 제4 상변(211D)에 가깝게 배치될 수 있다. 제1 내지 제4 상부 기판 패드들(220A-220D)은 제1 내지 제4 본딩 랜드 또는 제1 내지 제4 본드 핑거로 이해될 수 있다. 다른 말로, 제1 내지 제4 상부 기판 패드들(220A-220D)은 각각 해당하는 제1 내지 제4 상변들(211A-211D)과 제1 내지 제4 상부 반도체 소자들(260A-260D)의 사이에 배치될 수 있다.
제1 내지 제4 상부 반도체 소자들(260A-260D)은 각각 어느 한 변에 가깝게 배치된 제1 내지 제4 칩 패드들(270A-270D)을 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(260A-260D)의 제1 내지 제4 칩 패드들(270A-270D)은 각각 제1 내지 제4 상변들(211A-211D) 중 어느 한 변에 가깝도록 배치될 수 있다. 또는, 제1 내지 제4 상부 반도체 소자들(260A-260D)의 제1 내지 제4 칩 패드들(270A-270D)은 각각 제1 내지 제4 상변들(211A-211D) 중 어느 한 변을 향하도록 배열될 수 있다. 상세하게, 제1 내지 제4 칩 패드들(270A-270D)은 각각 제1 내지 제4 상부 반도체 소자들(260A-260D)의 상부에서 제1 내지 제4 상부 반도체 소자들(260A-260D)의 어느 한 변에 가깝도록 배치될 수 있다. 제1 내지 제4 칩 패드들(270A-270D)과 가까운 제1 내지 제4 상부 반도체 소자들(260A-260D)의 한 변은 제1 내지 제4 상변들(211A-211D)과 평행하도록 가깝게 배치될 수 있다.
제1 상부 기판 패드들(220A)과 제1 칩 패드들(270A)은 제1 와이어들(259A)을 통하여 전기적으로 연결될 수 있고, 제2 상부 기판 패드들(220B)과 제2 칩 패드들(270B)은 제2 와이어들(259B)을 통하여 전기적으로 연결될 수 있고, 제3 상부 기판 패드들(220C)과 제3 칩 패드들(270C)은 제3 와이어들(259C)을 통하여 전기적으로 연결될 수 있고, 및 제4 상부 기판 패드들(220D)과 제4 칩 패드들(270D)은 제4 와이어들(259D)을 통하여 전기적으로 연결될 수 있다. 제1 내지 제4 와이어들(259A-259D)은 금 또는 알루미늄 등을 포함할 수 있다.
따라서, 상부 패키지(200A)는 각각 해당하는 제1 내지 제4 상변들(211A-211D)에 가깝도록 배치된 제1 내지 제4 상부 칩 연결 요소들(250A-250D, upper chip connecting elements)을 포함할 수 있다. 제1 내지 제4 상부 칩 연결 요소들(250A-250D)은 각각 제1 내지 제4 칩 패드들(270A-270D), 제1 내지 제4 상부 기판 패드들(220A-220D), 및 제1 내지 제4 와이어들(259A-259D)을 포함할 수 있다.
상부 패키지 기판(210A)의 하면에는 상부 범프 랜드들이 형성될 수 있으며, 본 명세서에 첨부된 다른 도면에서 도시 및 설명될 것이다.
하부 패키지(100)와 상부 패키지(200A)는 제1 내지 제5 범프들(195A-195D, 196, inter-package connectors)를 이용하여 전기적으로 연결될 수 있다. 제1 내지 제4 범프들(195A-195D)은 각각 해당하는 제1 내지 제4 상변들(211A-211D) 및/또는 제1 내지 제4 하변들(111A-111D)에 가깝도록 배치될 수 있다. 상세하게, 제1 범프들(195A)은 상부 패키지 기판(210A)의 제1 상변(211A) 또는 하부 패키지 기판(110)의 제1 하변(111A)에 가깝도록 제2 상변(211B) 또는 하부 패키지 기판(110)의 제2 하변(111B)에 가깝도록 배치될 수 있다. 제3 범프들(195C)은 상부 패키지 기판(210A)의 제3 상변(211C) 또는 하부 패키지 기판(110)의 제3 하변(111C)에 가깝도록 배치될 수 있다. 제4 범프들(195D)은 상부 패키지 기판(210A)의 제4 상변(211D) 또는 하부 패키지 기판(110)의 제4 하변(111D)에 가깝도록 배치될 수 있다. 제5 범프들(196)은 상부 패키지 기판(210A) 및/또는 하부 패키지 기판(110)의 코너 영역들에 배치될 수 있다.
제1 범프들(195A)은 제1 하부 범프 랜드들(190A)과 제1 상부 기판 패드들(220A)을 전기적으로 연결할 수 있고, 제2 범프들(195B)은 제2 하부 범프 랜드들(190B)과 제2 상부 기판 패드들(220B)을 전기적으로 연결할 수 있고, 제3 범프들(195C)은 제3 하부 범프 랜드들(190C)과 제3 상부 기판 패드들(220C)을 전기적으로 연결할 수 있고, 및 제4 범프들(195D)은 제4 하부 범프 랜드들(190D)과 제4 상부 기판 패드들(220D)을 전기적으로 연결할 수 있다. 제5 범프들(196)은 제1 내지 제3 상부 기판 패드들(220A-220D) 중 일부와 선택적으로 전기적으로 연결될 수 있다. 제1 내지 제5 범프들(195A-195D, 196)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다.
보드 범프들(199)은 하부 패키지(100)의 하부, 즉 하부 패키지 기판(110)의 하부에 배치될 수 있다. 보드 범프들(199)은 반도체 패키지(10A)를 마더 보드, 시스템 보드 등의 전자 회로 기판과 전기적으로 연결할 수 있다. 보드 범프들(199)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다.
도 1b는 도 1a의 상부 패키지(200A)를 위에서 본 개념적인 평면도 (top view)이다. 도 1b를 참조하면, 상부 패키지(200A)는 상부 패키지 기판(210A)상에 제1 내지 제4 상부 칩 연결 요소들(250A-250D)이 서로 대향, 평행, 또는 수직하도록 배치된 다수 개의 상부 반도체 소자들(260A-260D)을 포함할 수 있다. 언급되었듯이, 상부 패키지(200A)는 상부 패키지 기판(210A) 상에 제1 내지 제4 상부 칩 연결 요소들(250A-250D)이 각각 해당하는 상부 패키지 기판(210A)의 제1 내지 제4 상변들(211A-211D)에 가깝도록 배치된 네 개의 상부 반도체 소자들(260A-260D)을 포함할 수 있다. 다른 말로, 제1 내지 제4 상부 반도체 소자들(260A-260D)은 각각 해당하는 제1 내지 제4 칩 패드들(270A-270D)과 먼(farther) 변들이 서로 인접하도록 배치될 수 있다. 도면에서, 제1 내지 제4 상부 반도체 소자들(260A-260D)의 변들이 서로 수평적으로 정렬된 것으로 도시되었으나, 반드시 정렬될 필요는 없다. 본 실시예에서, 제1 내지 제4 칩 패드들(270A-270D)은 각각 제1 내지 제4 상부 반도체 소자들(260A-260D)의 어느 한 변에 가깝게 배치될 수 있다. 제1 내지 제4 상부 칩 연결 요소들(250A-250D)은 다른 도면에서 도시될 비아들을 더 포함할 수 있다.
도 1c는 도 1b의 제2 상부 칩 연결 요소들(250B)을 보다 상세히 설명하는 도면이다. 도 1c를 참조하면, 제2 상부 칩 연결 요소들(250B)은, 제1 내지 제3 그룹의 기판 패드들(220Ba-220Bc), 제1 내지 제3 그룹의 와이어들(259Ba-259Bc), 및 제1 내지 제3 그룹의 칩 패드들(270Ba-270Bc)을 포함할 수 있다.
제1 내지 제3 그룹의 기판 패드들(220Ba-220Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 와이어들(259Ba-259Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 칩 패드들(270Ba-270Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다.
예를 들어, 제1 그룹 및 제3 그룹의 기판 패드들(220Ba, 220Bc), 와이어들(259Ba, 259Bc) 및 칩 패드들(270Ba, 270Bc)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제2 그룹의 기판 패드들(220Bb), 와이어들(259Bb), 및 칩 패드들(270Bb)은 어드레스/컨트롤 신호들을 전달할 수 있다. 상세하게, 제1 및 제3 그룹의 상부 칩 연결 요소들(250Ba, 250Bc)은 양 측면에 배치될 수 있고, 제2 그룹의 상부 칩 연결 요소들(250Bb)은 가운데 영역에 배치될 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다.
다른 방법으로, 제1 그룹 및 제2 그룹의 기판 패드들(220Ba, 220Bb), 와이어들(259Ba, 259Bb) 및 칩 패드들(270Ba, 270Bb)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제3 그룹의 기판 패드들(220Bc), 와이어들(259Bc), 및 칩 패드들(270Bc)은 어드레스/컨트롤 신호들을 전달할 수 있다.
또 다른 방법으로, 제2 그룹 및 제3 그룹의 기판 패드들(220Bb, 220Bc), 와이어들(259Bb, 259Bc) 및 칩 패드들(270Bb, 270Bc)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제1 그룹의 기판 패드들(220Ba), 와이어들(259Ba), 및 칩 패드들(270Ba)은 어드레스/컨트롤 신호들을 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 기판 패드들(220Ba-220Bc), 제1 내지 제3 그룹의 와이어들(259Ba-259Bc), 및 제1 내지 제3 그룹의 칩 패드들(270Ba-270Bc) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수의 전도성 요소들을 포함할 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 구성 요소들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
본 도면에서 설명된 상부 칩 연결 개념은 다른 구성 요소들(250A, 250C, 250D)에 확장, 적용될 수 있다.
도 1d는 도 1b의 상부 패키지(200A)의 I-I' 방향의 개념적인 종단면도 또는 측면도이고, 도 1e는 도 1b의 상부 패키지(200A)의 II-II' 방향의 개념적인 종단면도 또는 측면도이다.
도 1d 및 1e를 참조하면, 상부 패키지(200A)는 상부 패키지 기판(210A) 상에 측면 대 측면 (side by sides) 형태로 배치된 제1 내지 제4 상부 반도체 소자들(260A-260D)을 포함할 수 있다. 제1 및 제2 상부 반도체 소자들(260A, 260B)이 서로 대향, 평행하게 배열될 수 있고, 제3 및 제4 상부 반도체 소자들(260C, 260D)이 서로 대향, 평행하게 배열될 수 있다. 언급되었듯이, 제1 및 제2 상부 반도체 소자들(260A, 260B)와 제3 및 제4 상부 반도체 소자들(260C, 260D)은 수직하게 배열될 수 있다.
제1 내지 제4 상부 반도체 소자들(260A-260D)은 서로 중첩 또는 적층되지 않도록, 제1 내지 제4 상부 반도체 소자들(260A-260D)의 상부 표면들이 같은 레벨에 위치할 수 있다. 제1 내지 제4 상부 반도체 소자들(260A-260D)은 접착성 필름(D, DAF: die attach film) 등을 이용하여 상부 패키지 기판(210A) 상에 실장될 수 있다.
상부 패키지 기판(210A)은 코어층(245), 상부 금속 배선층(243), 하부 금속 배선층(247), 및 다수 개의 다양한 비아들(281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D)을 포함할 수 있다. 상부 패키지 기판(210A)의 다른 부분들은 플라스틱, 세라믹 같은 절연성 물질로 형성될 수 있다. 코어층(245)은 금속을 포함할 수 있다. 코어층(245)은 상부 금속 배선층(243) 및 하부 금속 배선층(247)보다 상대적으로 두꺼울 수 있다.
상부 및 하부 금속 배선층들(243, 247)은 제1 내지 제4 상부 반도체 소자들(260A-260D)로 전기 신호들을 전달하거나 전압들을 제공할 수 있다. 예를 들어, 상부 및 하부 금속 배선층들(243, 247)은 제1 내지 제4 상부 반도체 소자들(260A-260D)의 데이터 신호들, 데이터 신호용 공급 전압들(Vddq) 및 어드레스/컨트롤 신호들을 전달할 수 있다.
부가하여, 코어층(245)의 일부는 제1 내지 제4 상부 반도체 소자들(260A-260D)의 데이터 신호들, 데이터 신호용 공급 전압들(Vddq), 데이터 신호용 기준 전압들(Vssq) 및/또는 어드레스/컨트롤 신호들을 전달하는 것에 사용될 수도 있다.
다른 실시예에서, 상부 금속 배선층(243)은 주로 제1 및 제2 상부 반도체 소자들(260A, 260B)용 전기 신호들을 전달할 수 있고, 하부 금속 배선층(247)은 주로 제1 및 제2 상부 반도체 소자들(260C, 260D)용 전기 신호들을 전달할 수 있다.
다른 실시예에서, 상부 금속 배선층(243)은 주로 제1 내지 제4 상부 반도체 소자들(260A-260D)의 데이터 신호들, 데이터 신호용 공급 전압들(Vddq)을 전달할 수 있고, 하부 금속 배선층(247)은 주로 제1 내지 제4 상부 반도체 소자들(260A-260D)의 어드레스/컨트롤 신호들을 전달할 수 있다.
제1 내지 제4 최상부 비아들(281A-281D)은 제1 내지 제4 상부 기판 패드들(220A-220D)과 상부 금속 배선층(243)을 전기적으로 연결할 수 있다. 제1 내지 제4 상부 비아들(282A-282D)은 상부 금속 배선층(243)과 코어층(245)을 전기적으로 연결할 수 있다. 따라서, 코어층(245)의 일부는 제1 내지 제4 상부 반도체 소자들(260A-260D)의 데이터 신호들 및/또는 어드레스/컨트롤 신호들을 전달할 수 있다. 본 실시예에서, 제1 내지 제4 최상부 비아들(281A-281D)은 제1 내지 제4 상부 칩 연결 요소들(250A-250D)에 포함될 수 있다. 또는, 제1 내지 제4 최상부 비아들(281A-281D)은 최상부 금속층(241)의 일부일 수 있다. 부가하여, 제1 내지 제4 상부 기판 패드들(220A-220D)도 최상부 금속층(241)의 일부일 수도 있다.
제1 내지 제4 하부 비아들(283A-283D)은 코어층(245)과 하부 금속 배선층(247)을 전기적으로 연결할 수 있다. 제1 내지 제4 최하부 비아들(284A-284D)은 하부 금속 배선층(247)과 제1 내지 제4 상부 범프들(195A-195D)을 전기적으로 연결할 수 있다. 제1 내지 제4 최하부 비아들(284A-284D)은 제1 내지 제4 범프들(195A-195D)과 전기적으로 연결되기 위한 랜드로 이해될수 있다. 또는, 제1 내지 제4 최하부 비아들(284A-284D)은 하부 금속층(247)의 일부일 수 있다. 다른 도면에서, 제1 내지 제4 최하부 비아들(284A-284D)은 제1 내지 제4 상부 범프 랜드들(290A-290D)로 참조될 수 있다.
제1 내지 제4 관통 비아들(285A-285D)은 코어층(245)을 관통하여 상부 금속 배선층(243)과 하부 금속 배선층(247)을 전기적으로 연결할 수 있다. 도 1c 및 1d에서, 비아들(281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D) 및 금속층들(243, 245, 247)이 모두 전기적으로 연결된 것처럼 도시되었으나, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 개념적으로 도시된 것이다. 즉, 비아들(281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D) 및 금속층들(243, 245, 247)은 서로 선택적으로 연결될 수 있다. 부가하여, 코어층(245)은 다양한 공급 전압들(Vdd) 및 기준 전압들(Vss)을 전달 또는 제공하는데 사용될 수 있다. 예를 들어, 코어층(245)은 파워 평면(power plane) 또는 접지 평면(ground plane)으로 이용될 수 있다. 즉, 코어층(245)과 연결된 비아들(282A-282D, 283A-283D)은 기준 전압들을 전달 또는 제공할 수 있다. 필요에 따라, 코어층(245)도 신호 전달용 배선으로 이용될 수 있다.
도면에는 제1 내지 제4 상부 기판 패드들(220A-220D)이 모두 상부 금속 배선층(243)과 연결되는 것으로 도시되었으나, 이것은 개념적인 것이다. 즉, 제1 내지 제4 상부 기판 패드들(220A-220D)중 일부는 상부 금속 배선층(243)과 연결되지 않고 하부 금속 배선층(247)과 연결될 수도 있다. 예를 들어, 제1 및 제2 상부 기판 패드들(220A, 220B)은 주로 상부 금속 배선층(243)을 통해 제1 및 제2 상부 범프 랜드들(290A, 290B)과 연결될 수 있고, 제3 및 제4 상부 기판 패드들(220C, 220D)은 주로 하부 금속 배선층(243)을 통해 제3 및 제4 범프 랜드들(290C, 290D)과 연결될 수 있다. 물론, 제1 및 제2 상부 기판 패드들(220A, 220B)이 주로 하부 금속 배선층(247)을 통해 제3 및 제4 상부 범프 랜드들(290C, 290D)과 연결될 수 있고, 제3 및 제4 상부 기판 패드들(220C, 220D)은 주로 하부 금속 배선층(247)을 통해 제3 및 제4 범프 랜드들(290C, 290D)과 연결될 수 있다.
도 1f는 본 발명의 기술적 사상의 일 실시예에 의한 상부 패키지 기판(210A)의 배선 개념(routing concepts)을 설명하기 위한 개념적인 상면도(top view)이다. 도 1f를 참조하면, 상부 패키지 기판(210A)은 제1 내지 제4 상부 패키지 기판 배선 요소들(230A-230D)을 포함할 수 있다. 제1 내지 제4 상부 패키지 기판 배선 요소들(230A-230D)은 각각 해당하는 제1 내지 제4 상부 기판 패드들(220A-220D), 제1 내지 제4 상부 범프 랜드들(290A-290D), 및 제1 내지 제4 상부 기판 패드들(220A-220D)과 제1 내지 제4 상부 범프 랜드들(290A-290D)을 전기적으로 연결하는 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)을 포함할 수 있다.
제1 내지 제4 상부 패키지 기판 배선들(235A-235D)은 도 1d 및 도 1e에서, 코어층(245), 상부 금속 배선층(243), 하부 금속 배선층(247), 및 다수 개의 비아들(281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D) 중 적어도 어느 하나를 포함할 수 있다.
제5 범프 랜드들(291)도 제1 내지 제4 상부 기판 패드들(220A-220D)중 어느 하나와 연결될 수 있다. 다만, 도면을 간단하게 도시하기 위하여 제5 범프 랜드들(291)과 제1 내지 제4 상부 기판 패드들(220A-220D)의 연결은 생략되었다. 점선으로 표시된 영역들(260AR-260DR)은 제1 내지 제4 상부 반도체 소자들(260A-260D)이 각각 배치되는 영역들이다.
앞서 설명되었듯이, 제1 내지 제5 범프 랜드들(290A-290D, 291)은 하부 금속층(247) 또는 최하부 비아들(284A-284D)의 일부일 수 있다.
제1 내지 제4 상부 패키지 기판 배선들(235A-235D)은 상부 금속 배선층(243) 또는 하부 금속 배선층(247)만을 포함할 수도 있다.
본 발명의 기술적 사상에 의하면, 상부 패키지 기판(210A)이 얇아질 수 있다. 상세하게, 상부 패키지(200A)가 다수 개의 상부 반도체 소자들(260A-260D)을 포함하는 경우, 각 상부 반도체 소자들(260A-260D)이 독점, 배타적으로 가져야 하는 전도성 구성 요소들(conductive elements)이 많아질 것이다. 만약, 상부 반도체 소자들(260A-260D)의 위한 전도성 구성 요소들이 서로 중첩되도록 배치되거나, 서로 다른 금속 배선층들(243, 247)을 이용해야 할 경우, 상부 패키지 기판(210A) 내에 포함된 금속 배선층들(243, 247)이 다층, 예를 들어 5개 층 이상으로 제공되어야 한다. 그러므로, 본 발명의 기술적 사상에 의하면, 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)이 서로 중첩되지 않고 금속 배선층들(243, 247)을 공유할 수 있으므로, 상부 패키지 기판(210A) 내에 포함된 금속 배선층들(243, 247)이 4개 층으로 제공되지 않아도 다수 개의 상부 반도체 소자들(260A-260D)을 위한 전도성 연결들이 형성될 수 있다.
다른 실시예에서, 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)은 더 많은 금속 배선층들(243, 247)을 필요로 할 수도 있다. 예를 들어, 두 층의 상부 금속 배선층들(243, 247)에 모두 형성되기 어려울 정도로 많은 수의 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)이 필요한 경우, 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)은 두 층 이상의 금속 배선층들(243, 247)을 필요로 할 수도 있다. 이 경우, 본 발명의 기술적 사상에 의하여, 제1 내지 제4 상부 패키지 기판 배선들(235A-235D)이 중첩되지 않으므로, 필요한 금속 배선층(243, 247)이 최소화될 수 있다. 부가하여, 금속 배선층들(243, 247) 간의 신호 간섭 현상 등이 우려되어 금속 배선층들(243, 247)의 사이에 접지 평면(ground plane)이 필요한 경우, 본 발명의 기술적 사상에 의하여 필요한 금속 배선층들(243, 247)이 최소화될 수 있다. 이 개념은 보다 상세하게 후술될 것이다.
도 1g는 도 1f의 제2 상부 패키지 기판 배선 요소들(230B)을 보다 상세하게 설명하는 도면이다. 도 1g를 참조하면, 제2 상부 패키지 기판 배선 요소들(230B)은 제1 내지 제3 그룹의 상부 기판 패드들(220Ba-220Bb), 제1 내지 제3 그룹의 상부 패키지 기판 배선들(235Ba-235Bc), 제1 내지 제3 그룹의 상부 범프 랜드들(290Ba-290Bc)을 포함할 수 있다.
제1 내지 제3 그룹의 상부 기판 패드들(220Ba-220Bb) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 상부 패키지 기판 배선들(235Ba-235Bc), 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 상부 범프 랜드들(290Ba-290Bc), 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다.
예를 들어, 제1 및 제3 그룹의 상부 기판 패드들(220Ba, 220Bc), 제1 및 제3 그룹의 상부 패키지 기판 배선들(235Ba, 235Bc), 및 제1 및 제3 그룹의 상부 범프 랜드들(290Ba, 290Bc)은 데이터 신호들 및/또는 데이터 신호용 공급 전압(Vddq)을 전달할 수 있다. 제2 그룹의 상부 기판 패드들(220Bb), 제2 그룹의 상부 패키지 기판 배선들(235Bb), 및 제2 그룹의 상부 범프 랜드들(290Bb)은 어드레스/컨트롤 신호들을 전달할 수 있다. 상세하게, 제1 및 제3 그룹의 상부 패키지 기판 배선 요소들(230Ba, 230Bc)은 양 측면에 배치될 수 있고, 제2 그룹의 상부 패키지 기판 배선 요소들(230Bb)은 가운데 영역에 배치될 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다.
다른 방법으로, 제1 그룹 및 제2 그룹의 상부 기판 패드들(220Ba, 220Bb), 상부 패키지 기판 배선들(235Ba, 235Bb) 및 상부 범프 랜드들(290Ba, 290Bb)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제3 그룹의 기판 패드들(220Bc), 상부 패키지 기판 배선들(235Bc), 및 칩 패드들(270Bc)은 어드레스/컨트롤 신호들을 전달할 수 있다.
또 다른 방법으로, 제2 그룹 및 제3 그룹의 상부 기판 패드들(220Bb, 220Bc), 상부 패키지 기판 배선들(235Bb, 235Bc) 및 상부 범프 랜드들(290Bb, 290Bc)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제1 그룹의 상부 기판 패드들(220Ba), 상부 패키지 기판 배선들(235Ba), 및 상부 범프 랜드들(290Ba)은 어드레스/컨트롤 신호들을 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 상부 기판 패드들(220Ba-220Bc), 제1 내지 제3 그룹의 상부 패키지 기판 배선들(235Ba-235Bc), 및 제1 내지 제3 그룹의 상부 범프 랜드들(290Ba-290Bc) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수의 전도성 요소들을 포함할 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 구성 요소들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
본 도면에서 설명된 상부 패키지 기판(210)의 배선 개념은 다른 상부 패키지 기판 배선 요소들(230A, 230C, 230D)에 확장, 적용될 수 있다.
도 1h는 도 1a의 하부 패키지(100)를 위에서 본 개념적인 상면도(top view)이다. 도 1h를 참조하면, 하부 패키지(100)는 하부 패키지 기판(110)의 중앙 영역에 실장된 하부 반도체 소자(160)를 포함할 수 있다. 하부 패키지 기판(110)과 하부 반도체 소자(160)의 사이에는 하부 칩 범프들(155)이 섬 형태로 배열될 수 있다. 하부 칩 범프들(155)은 하부 반도체 소자(160)에 가리어 보이지 않을 것이다.
하부 패키지 기판(110)의 제1 내지 제4 하변들(111A-111D)과 가까운 영역에 제1 내지 제4 하부 범프 랜드들(190A-190D)이 배열될 수 있다. 하부 패키지 기판(110)의 네 코너 영역들에는 제5 하부 범프 랜드들(191)이 배열될 수 있다.
하부 칩 범프들(155)은 제1 내지 제4 하부 칩 범프들(155A-155D)을 포함할 수 있다. 제1 내지 제4 하부 칩 범프들(155A-155D)은 각각 하부 반도체 소자(160)가 실장되는 영역 내에서 하부 반도체 소자(160)의 제1 내지 제4 내변들(161A-161D)과 가깝도록 배치될 수 있다. 제1 내지 제4 하부 칩 범프들(155A-155D)은 하부 패키지 기판(110)의 제1 내지 제4 하변들(111A-111D)과 가까운 위치에 배열될 수 있다. 본 발명의 기술적 사상에 의하면, 제1 내지 제4 하부 칩 범프들(155A-155D)은 각각 제1 내지 제4 하부 범프 랜드들(190A-190D)과 전기적으로 연결될 수 있다. 따라서, 제1 내지 제4 하부 칩 범프들(155A-155D)는 각각 해당하는 제1 내지 제4 상부 반도체 소자들(260A-260D)과 전기적으로 연결될 수 있다.
하부 반도체 소자(160)가 실장되는 영역, 예를 들어, 제1 내지 제4 하부 칩 범프들(155A-155D)의 중앙 영역에 제5 하부 칩 범프들(156)이 배열될 수 있다. 즉, 제5 하부 칩 범프들(156)은 제1 내지 제4 상부 반도체 소자들(260A-260D)과 연결되지 않을 수 있다. 제5 하부 칩 범프들(156)은 더 상세하게 후술될 것이다.
도 1i는 도 1h의 하부 패키지의 III-III' 방향 및 그 수직 방향의 개념적인 종단면도이다. 두 단면도가 실질적으로 동일하므로 하나의 도면으로 도시된다. 도면에 표시되지 않은 참조 부호들은 도 1j에 도시될 것이다. 도 1i를 참조하면, 하부 패키지(100)는 하부 패키지 기판(110) 상에 배치된 하부 반도체 소자(160)를 포함할 수 있다. 하부 패키지(100)는 각각 해당하는 제1 내지 제4 하변들(111A-111D)에 가깝도록 배치된 제1 내지 제4 하부 칩 연결 요소들(150A-150D)을 포함할 수 있다. 제1 내지 제4 하부 칩 연결 요소들(150A-150D)은 각각 제1 내지 제4 하부 칩 범프들(155A-155D), 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)을 포함할 수 있다. 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)은 하부 패키지 기판(110) 내의 최상부 금속 배선층(141) 또는 제1 내지 제4 범프 비아(182A-182D)의 일부일 수도 있다.
하부 반도체 소자(160)는 제1 내지 제4 하부 칩 범프들(155A-155D) 및 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)을 이용하여 하부 패키지 기판(110)의 금속 배선층들(141, 143, 147, 149) 중 적어도 하나와 전기적으로 연결될 수 있다.
하부 패키지 기판(110)은 코어층(145), 최상부 금속 배선층(141), 상부 금속 배선층(143), 하부 금속 배선층(147), 및 최하부 금속 배선층(149)을 포함할 수 있다. 코어층(145)은 금속을 포함할 수 있다. 코어층(145)은 최상부 금속 배선층(141), 상부 금속 배선층(143), 하부 금속 배선층(147), 및 최하부 금속 배선층(149)보다 상대적으로 두꺼울 수 있다.
하부 패키지 기판(110)은 제1 내지 제4 하부 칩 범프들 랜드들(170A-70D)과 최상부 금속 배선층(141)을 각각 전기적으로 연결하는 제1 내지 제4 최상부 칩 연결 비아들(181A-181D)을 포함할 수 있다. 하부 패키지 기판(110)은 최상부 금속층(141)과 제1 내지 제4 하부 범프 랜드들(190A-190D)을 각각 전기적으로 연결하는 제1 내지 제4 범프 비아들(182A-182D)을 포함할 수 있다. 또, 제1 내지 제4 하부 범프 랜드들(190A-190D), 코어층(145), 최상부 금속 배선층(141), 상부 금속 배선층(143), 하부 금속 배선층(147), 최하부 금속 배선층(149), 및 보드 범프들(199)을 각각 선택적으로 연결하는 다양한 비아들(183A-183D, 184A-184D, 185A-185D, 186A-186D, 187A-187D)을 포함할 수 있다. 다양한 비아들(183A-183D, 184A-184D, 185A-185D, 186A-186D, 187A-187D) 중의 일부는 도면에서 생략되었다. 다양한 비아들(183A-183D, 184A-184D, 185A-185D, 186A-186D, 187A-187D)은 도 1d 및 도 1e를 참조하여 그 기능들이 이해될 수 있을 것이다.
제1 내지 제4 최상부 칩 연결 비아들(181A-181D)은 각각 해당하는 제1 내지 제4 하부 칩 연결 요소들(150A-150D)에 포함될 수 있다. 도면이 복잡해지는 것을 피하기 위하여, 보드 범프들(199)용 랜드들은 생략되었다. 보드 범프들(199)용 랜드들은 최하부 금속 배선층(149)의 일부일 수도 있다.
최상부 금속 배선층(141)은 제1 내지 제4 상부 반도체 소자들(260A-260D)과 하부 반도체 소자(160)간의 전기 신호들을 주로 전달할 수 있다. 구체적으로, 제1 내지 제4 상부 반도체 소자들(260A-260D)과 하부 반도체 소자들(160) 간의 전기 신호들은 제1 내지 제4 칩 패드들(270A-270D), 제1 내지 제4 와이어들(259A-259D), 제1 내지 제4 상부 기판 패드들(220A-220D), 상부 패키지 기판(160)의 전도성 구성 요소들(243, 247, 281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D), 패키지간 연결용 전도성 구성 요소들(195A-195D, 190A-190D, 290A-290D, inter-package conncting conductive elements), 하부 패키지 기판(110)의 전도성 구성 요소들(141, 143, 385A1-385D1, 385D1, 385D2, conductive elements), 및 제1 내지 제4 하부 칩 범프들(155A-155D)을 통해 전달될 수 있다. 제1 내지 제4 상부 반도체 소자들(260A-260D)과 하부 반도체 소자(160)간의 전기 신호들은 데이터 신호들 및 어드레스/컨트롤 신호들을 포함할 수 있다.
하부 패키지 기판(110)과 하부 반도체 소자(160)의 사이에는 제1 내지 제4 하부 칩 범프들(155A-155D)의 측벽들을 감싸는 언더-필 물질(U)이 충진될 수 있다.
도면에서, 제5 하부 칩 범프들(156) 및 제5 하부 칩 범프 랜드들(156)이 생략되었다. 그러나, 제5 하부 칩 범프들(156) 및 제5 하부 칩 범프 랜드들(156)은 다른 도면에서 설명될 것이다.
도 1j는 본 발명의 기술적 사상의 일 실시예에 의한 하부 패키지 기판(110)의 배선 개념(routing concepts)을 설명하기 위한 개념적인 상면도(top view)이다. 도 1j를 참조하면, 하부 패키지 기판(110)은 제1 내지 제4 하부 패키지 기판 배선 요소들(130A-130D)을 포함할 수 있다. 제1 내지 제4 하부 패키지 기판 배선 요소들(130A-130D)은 각각 해당하는 제1 내지 제4 하부 칩 범프 랜드들(170A-170D), 제1 내지 제4 하부 범프 랜드들(190A-190D), 및 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)을 포함할 수 있다. 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)과 제1 내지 제4 하부 범프 랜드들(190A-190D)을 전기적으로 연결할 수 있다. 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 도 1i의 코어층(145), 최상부 금속 배선층(141), 상부 금속 배선층(143), 하부 금속 배선층(147), 및 최하부 금속 배선층(149)을 포함할 수 있다. 점선으로 표시된 영역(160R)은 하부 반도체 소자(160)가 배치되는 영역이다. 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)은 제1 내지 제4 하부 칩 범프들(155A-155D)과 중첩되도록 배치될 수 있다. 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)은 최상부 금속 배선층(141) 및/또는 제1 내지 제4 최상부 칩 연결 비아들(181A-181D)의 일부일 수 있다.
본 발명의 기술적 사상에 의하면, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 서로 중첩되지 않도록 배열될 수 있다. 따라서, 제1 내지 제4 상부 패키지 기판 배선들(135A-135D)은 최상부 금속 배선층(141)만을 포함할 수 있다. 이 경우, 하부 패키지 기판(110)이 얇아질 수 있다. 상세하게, 하부 반도체 소자(160)가 다수 개의 상부 반도체 소자들과 각각 연결되기 위한 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 중첩될 경우, 하부 패키지 기판(110)은 다층의 금속 배선층들을 가져야 한다. 그러나, 본 발명의 기술적 사상에 의하면, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 서로 중첩되지 않도록 배열되므로써, 하부 패키지 기판(110) 내에 포함된 금속 배선층들(141-149)이 다층으로 제공되지 않아도 하부 반도체 소자(160)와 다수 개의 상부 반도체 소자들(260A-260D)을 위한 전도성 연결들이 형성될 수 있다. 보다 상세하게, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 서로 중첩될 경우, 도면의 최상부 금속 배선층(141)은 다층이어야 할 것이다. 그러나, 본 발명의 기술적 사상에 의하면, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 서로 중첩되지 않으므로, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 단층의 최상부 금속 배선층(141)을 이용하여 형성될 수 있다.
다른 실시예에서, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 하부 패키지 기판(110)의 최상부 금속 배선층(141) 및 상부 금속 배선층(143)을 모두 이용하여 형성될 수도 있다. 상세하게, 한 층의 금속 배선층에 모두 형성될 수 없을 정도로 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 많이 필요한 경우, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)은 두 층 이상의 금속 배선층들을 필요로 할 수도 있다. 이 경우, 본 발명의 기술적 사상에 의하여, 제1 내지 제4 하부 패키지 기판 배선들(135A-135D)이 중첩되지 않으므로, 필요한 금속 배선층들(143, 147)의 수가 최소화될 수 있다.
하부 패키지 기판(110)은 도 1h의 제5 하부 칩 범프들(156)과 전기적으로 연결되는 제5 하부 칩 범프 랜드들(171)을 더 포함할 수 있다. 제5 하부 칩 범프 랜드들(171)은 제1 내지 제4 하부 칩 범프 랜드들(170A-170D)의 중앙 영역에 배열될 수 있다. 제5 하부 칩 범프 랜드들(171)은 제1 내지 제4 범프들(190A-190D)과 연결되지 않을 수 있다. 다른 실시예에서, 제5 하부 칩 범프 랜드들(171)은 하부 반도체 소자 영역(160R)의 코너 영역들에 배치될 수도 있다.
또 다른 실시예에서, 제1 내지 제4 하부 패키지 기판 배선들(130A-130D)은 상부 금속 배선층(143) 및 하부 금속 배선층(147)을 이용하여 형성될 수도 있다. 이 경우, 최상부 금속 배선층(141)은 접지 평면(ground plane), 제1 내지 제5 하부 칩 범프 랜드들(170A-170D, 171) 및/또는 제1 내지 제5 하부 범프 랜드들(190A-190D, 191)로 이용될 수 있다. 또한, 최하부 금속 배선층(149)은 접지 평면(gound plane) 및/또는 보드 범프들(199)용 랜드들로 이용될 수 있다. 모든 실시예들에서, 코어층(145)은 파워, 그라운드 및/또는 신호 전달용 배선으로 이용될 수 있다.
도 1k는 도 1h의 제2 하부 패키지 기판 배선 요소들(130B)을 보다 상세하게 설명하는 도면이다. 도 1k를 참조하면, 제2 하부 패키지 기판 배선 요소들(130B)은 제1 내지 제3 그룹의 하부 칩 범프 랜드들(170Ba-170Bc), 제1 내지 제3 그룹의 하부 패키지 기판 배선들(135Ba-135Bc), 및 제1 내지 제3 그룹의 하부 범프 랜드들(190Ba-190Bc)을 포함할 수 있다.
제1 내지 제3 그룹의 하부 칩 범프 랜드들(170Ba-170Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 하부 패키지 기판 배선들(135Ba-135Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제3 그룹의 하부 범프 랜드들(190Ba-190Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다.
예를 들어, 제1 및 제3 그룹의 하부 칩 범프 랜드들(170Ba, 170Bc), 제1 및 제3 그룹의 하부 패키지 기판 배선들(135Ba, 135Bc), 및 제1 및 제3 그룹의 하부 범프 랜드들(190Ba, 190Bc)은 데이터 신호들 및/또는 데이터 신호용 공급 전압(Vddq)을 전달할 수 있다. 제2 그룹의 하부 칩 범프 랜드들(170Bb), 제2 그룹의 하부 패키지 기판 배선들(135Bb), 및 제2 그룹의 하부 범프 랜드들(190Bb)은 어드레스/컨트롤 신호를 전달할 수 있다. 상세하게, 제1 및 제3 그룹의 하부 패키지 기판 배선 요소들(130Ba, 130Bc)은 양 측면에 배치될 수 있고, 제2 그룹의 하부 패키지 기판 배선 요소들(130Bb)은 가운데 영역에 배치될 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다.
다른 방법으로, 제1 그룹 및 제2 그룹의 하부 칩 범프 랜드들(170Ba, 170Bb), 하부 패키지 기판 배선들(135Ba, 135Bb) 및 하부 범프 랜드들(190Ba, 190Bb)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제3 그룹의 하부 칩 범프 랜드들(170Bc), 하부 패키지 기판 배선들(135Bc), 및 하부 범프 랜드들(190Bc)은 어드레스/컨트롤 신호들을 전달할 수 있다.
또 다른 방법으로, 제2 그룹 및 제3 그룹의 하부 칩 범프 랜드들(170Bb, 170Bc), 하부 패키지 기판 배선들(135Bb, 135Bc) 및 하부 범프 랜드들(190Bb, 190Bc)은 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있다. 제1 그룹의 하부 칩 범프 랜드들(170Ba), 하부 패키지 기판 배선들(135Ba), 및 하부 범프 랜드들(190Ba)은 어드레스/컨트롤 신호들을 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 하부 칩 범프 랜드들(170Ba-170Bc), 제1 내지 제3 그룹의 하부 패키지 기판 배선들(135Ba-135Bc), 및 제1 내지 제3 그룹의 하부 범프 랜드들(190Ba-190Bc) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수의 전도성 요소들을 포함할 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 구성 요소들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
본 도면에서 설명된 하부 패키지 기판(110)의 배선 개념은 다른 하부 패키지 기판 배선 요소들(130A, 130C, 130D)에 확장, 적용될 수 있다.
도 1l의 (A) 및 (B)는 본 발명의 기술적 사상의 일 실시예에 의한 상부 반도체 소자들(260A-260D) 중 하나를 각각 개념적으로 도시한 도면들이다. 도 1l의 (A) 및 (B)를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 반도체 소자(260)는 네 변들 중 어느 한 변에 가깝게 배치된 칩 패드들(270)을 포함할 수 있다. 예를 들어, 상부 반도체 소자(260)를 가상적인 중심선(CL)으로 두 영역들(R1, R2)로 이등분할 경우, 칩 패드들(270)은 두 영역들(R1, R2) 중 어느 한 영역에 배열될 수 있다. 제1 영역(R1)과 제2 영역(R2)은 바뀔 수 있다. 가상적인 중심선(CL)은 상부 반도체 소자(260)의 장 방향에 평행하게 형성될 수 있다. 언급되었듯이, 칩 패드들(270)은 데이터 신호, 데이터 신호용 기준 전압들, 어드레스/컨트롤 신호, 및/또는 어드레스/컨트롤 신호용 기준 전압들을 전달하거나 제공할 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 상부 반도체 소자(260)의 칩 패드들(270)과 전기적으로 연결되기 위한 제1 내지 제4 상부 기판 패드들(220A-220D)이 각각 상부 패키지 기판(210A)의 네 변들(211A-211D) 중 어느 한 변에 가깝게 배치될 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 상부 반도체 소자(260)의 칩 패드들(270)은 재배선 구조를 이용하여 배열될 수 있다. 도 1i의 (B)를 더 참조하면, 칩 패드들(270)은 지그재그 형태로 배열될 수 있다. 칩 패드들(270)의 수가 많아 일렬로 배열될 수 없을 경우, 칩 패드들(270)은 지그재그 형태로 배열될 수 있다. 도 1i의 (B)에는 칩 패드들(270)이 두 줄(two row or column)도 배열되지만, 세 줄 이상으로 배열될 수도 있다.
칩 패드들(270)은 제1 그룹의 칩 패드들(270a), 제2 그룹의 칩 패드들(270b), 및 제3 그룹의 칩 패드들(270c)을 포함할 수 있다. 제1 및 제3 그룹의 칩 패드들(270a, 270c)은 양 측면에 배치될 수 있고, 제2 그룹의 칩 패드들(270b)은 가운데 영역에 배치될 수 있다. 제1 내지 제3 그룹의 칩 패드들(270a-270c) 중 두 그룹들이 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달할 수 있고, 나머지 한 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다.
예를 들어, 제1 및 제3 그룹의 칩 패드들(270a, 270c)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제2 그룹의 칩 패드들(270b)은 어드레스/컨트롤 신호를 전달할 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다. 또는, 제1 및 제2 그룹의 칩 패드들(270a, 270b)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제3 그룹의 칩 패드들(270c)은 어드레스/컨트롤 신호를 전달할 수 있다. 또는, 제2 및 제3 그룹의 칩 패드들(270b, 270c)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제1 그룹의 칩 패드들(270a)은 어드레스/컨트롤 신호를 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 칩 패드들(270a-270c) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수로 배치될 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 칩 패드들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
도 1m은 본 발명의 기술적 사상의 일 실시예에 의한 하부 반도체 소자(160)의 개념적인 하면도(bottom view)이다. 도 1m을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 하부 반도체 소자(160)는 각각 해당하는 하부 반도체 소자(160)의 제1 내지 제4 내변들(161A-161D)에 가깝도록 배열된 제1 내지 제4 하부 칩 입출력부들(163A-163D, I/O parts) 및 하부 반도체 소자(160)의 중앙 영역에 배열된 제5 입출력부들(164)을 포함할 수 있다. 제1 내지 제4 하부 칩 입출력부들(163A-163D)은 하부 반도체 소자(160)가 각각 해당하는 제1 내지 제4 상부 반도체 소자들(260A-260D)과 통신하는데 이용될 수 있다. 상세하게, 제1 내지 제4 하부 칩 입출력부들(163A-163D)은 하부 반도체 소자(160)가 각각 해당하는 제1 내지 제4 상부 반도체 소자들(260A-260D)과 데이터 신호들 및 어드레스/컨트롤 신호들을 주고 받는데 이용될 수 있다. 제1 내지 제4 하부 칩 입출력부들(163A-163D)은 도면이 복잡해지는 것을 피하기 위하여 다른 도면에서는 도시되지 않았다. 그러므로, 도 1g의 제1 내지 제4 하부 칩 연결 요소들(150A-150D)은 각각 해당하는 제1 내지 제4 하부 칩 입출력부들(163A-163D)을 포함할 수도 있다. 제1 내지 제4 하부 칩 입출력부들(163A-163D)은 모두 하부 반도체 소자(160) 내부의 메모리 컨트롤 회로와 연결될 수 있다.
제5 입출력부들(164)은 하부 반도체 소자(160)가 마더 보드 등과 전기적 신호들을 주고 받는데 이용될 수 있다. 예를 들어, 제5 입출력부들(164)은 제1 내지 제4 상부 반도체 소자들(260A-260D)과 전기적 신호들을 주고 받는데 이용되지 않을 수 있다.
도 1n은 도 1m의 제2 하부 칩 입출력부들(163B)을 보다 상세하게 설명하는 도면이다. 도 1n을 참조하면, 제2 하부 칩 입출력부들(163B)은 각각 해당하는 제1 내지 제3 그룹의 하부 칩 입출력부들(163Ba-163Bc)을 포함할 수 있다.
제1 내지 제3 그룹의 하부 칩 입출력부들(163Ba-163Bc) 중 두 그룹들이 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달할 수 있고, 나머지 한 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다.
예를 들어, 제1 및 제3 그룹의 하부 칩 입출력부들(163Ba, 163Bc)은 데이터 신호들 및/또는 데이터 신호용 공급 전압(Vddq)을 전달할 수 있다. 제2 그룹의 하부 칩 입출력부들(163Bb)은 어드레스/컨트롤 신호를 전달할 수 있다. 본 도면에서 설명된 하부 칩 입출력부들(163Ba-163Bc)의 개념은 다른 하부 패키지 기판 배선 요소들(130A, 130C, 130D)에 확장, 적용될 수 있다. 또는, 제1 및 제2 그룹의 하부 칩 입출력부들(163Ba, 163Bb)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제3 그룹의 하부 칩 입출력부들(163Bc)은 어드레스/컨트롤 신호를 전달할 수 있다. 또는, 제2 및 제3 그룹의 하부 칩 입출력부들(163Bb, 163Bc)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제1 그룹의 하부 칩 입출력부들(163Ba)은 어드레스/컨트롤 신호를 전달할 수 있다.
제1 및 제3 그룹의 하부 칩 입출력부들(163Ba, 163Bc)은 양 측면에 배치될 수 있고, 제2 그룹의 하부 칩 입출력부들(163Bb)은 가운데 영역에 배치될 수 있다. 제1 및 제3 그룹의 하부 칩 입출력부들(163Ba, 163Bc)은 데이터 신호들 및 데이터 신호용 공급 전압(Vddq)을 전달할 수 있고, 제2 그룹의 하부 칩 입출력부들(163Bb)은 어드레스/컨트롤 신호를 전달할 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다. 도 1n은 하부 반도체 소자(160)의 밑에서 본 도면이므로 상하가 반전되었다.
도 1o 및 1p는 도 1a의 반도체 패키지(10A)의 종단면 또는 측면도(side view)를 개념적으로 도시한 도면들이다. 하부 패키지(100)와 상부 패키지(200A)이 결합된 모양이 도시되었다. 반도체 패키지(10A)는 제1 내지 제4 변들(11A-11D)을 가질 수 있다. 설명의 편의를 위하여, 반도체 패키지(10A)의 제1 내지 제4 변들(11A-11D)은 제1 내지 제4 외변들(11A-11D, outer sides)로 참조될 것이다. 제1 내지 제4 외변들(11A-11D)은 제1 내지 제4 상변들(211A-211D) 및 제1 내지 제4 하변들(111A-111D)을 포함할 수 있다.
반도체 패키지(10A)는 각각 해당하는 제1 내지 제4 외변들(11A-11D)과 가깝도록 배치된 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D)을 포함할 수 있다. 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D)은 제1 내지 패키지간 연결 요소들(120A-120D), 제1 내지 제4 하부 칩 연결 요소들(150A-150D), 및 제1 내지 제4 상부 칩 연결 요소들(250A-250D)을 포함할 수 있다.
제1 내지 제4 패키지간 연결 요소들(120A-120D)은 앞서 설명된 제1 내지 제4 범프들(195A-195D), 제1 내지 제4 하부 범프 랜드들(190A-190D), 및 제1 내지 제4 상부 범프 랜드들(290A-290D)을 포함할 수 있다. 언급되었듯이, 제1 내지 제4 패키지간 연결 요소들(120A-120D)은 제1 내지 제4 범프 비아들(182A-182D)을 더 포함할 수 있다.
제1 내지 제4 하부 칩 연결 요소들(150A-150D)은 앞서 설명된 제1 내지 제4 하부 칩 범프들(155A-155D), 하부 칩 범프 랜드들(170A-170B)을 포함할 수 있다. 언급되었듯이, 제1 내지 제4 하부 칩 연결 요소들(150A-150D)은 제1 내지 제4 최상부 칩 연결 비아들(181A-181D)을 더 포함할 수 있다.
제1 내지 제4 상부 칩 연결 요소들(250A-250D)은 제1 내지 제4 최상부 비아들(281A-281D)을 더 포함할 수 있다.
본 발명의 기술적 사상에서, 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D)은 상부 반도체 소자들(260A-260D)과 하부 반도체 소자(160)을 전기적으로 연결할 수 있다. 상세하게, 제1 내지 제4 패키지간 연결 요소들(120A-120D), 제1 내지 제4 하부 칩 연결 요소들(150A-150D), 및 제1 내지 제4 상부 칩 연결 요소들(250A-250D)은 상부 반도체 소자들(260A-260D)과 하부 반도체 소자(160)의 사이에서 데이터 신호들, 어드레스 신호들, 및 컨트롤 신호들을 전달할 수 있다.
하부 패키지(100)는 하부 패키지 몰딩재(109)로 몰딩될 수 있고, 상부 패키지(200A)는 상부 패키지 몰딩재(209)로 몰딩될 수 있다. 하부 패키지 몰딩재(109)는 하부 반도체 소자(160)의 표면을 노출시킬 수도 있다. 즉, 하부 패키지 몰딩재(109)는 하부 반도체 소자(160)의 표면을 덮지 않을 수도 있다. 상부 패키지 몰딩재(209)는 제1 내지 제4 상부 반도체 소자들(260A-260B)을 완전히 덮을 수 있다. 하부 패키지 몰딩재(109) 및 상부 패키지 몰딩재(209)는 레진, 에폭시 또는 BCB(Benzocyclobutene) 등을 포함할 수 있다.
도 1q 및 1r은 본 발명의 다른 실시예에 의한 상부 패키지(205)를 개념적으로 설명하는 종단면도 또는 측면도이다. 도 1q및 1r를 참조하면, 상부 패키지(205)는 5층의 금속 배선층들(241a, 243a, 245a, 247a, 249a)을 갖는 상부 패키지 기판(215)을 포함할 수 있다. 상세하게, 상부 패키지(205)는 최상부 금속 배선층(241a), 상부 금속 배선층(243a), 코어층(245a), 하부 금속 배선층(247a), 및 최하부 금속 배선층(249a)을 포함할 수 있다.
도 1o 및 1p의 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D)이 많은 전도성 구성 요소들을 포함하는 경우, 도 1d 및 1e에 예시된 상부 패키지 기판(210)의 금속 배선층들(243, 245, 247)이 모든 전도성 구성 요소들을 수용하기 어려울 수 있다. 앞서 언급되었듯이, 5층 이상의 다층 금속 배선층들(241a, 243a, 245a, 247a, 249a)이 필요할 수 있다. 또는, 신호선들 간의 신호 간섭이 우려할 수준이라면, 각 신호선들을 쉴드(shield)가 필요할 수 있다. 이 경우, 본 도면들에 예시된 것처럼 상부 패키지 기판(215)이 5층 이상의 금속 배선층들(241a, 243a, 245a, 247a, 249a)을 포함할 수 있다.
각 금속 배선층들(241a, 243a, 245a, 247a, 249a)이 각각 하나의 채널들을 수용할 수도 있고, 다양하게 조합될 수도 있다. 예를 들어, 최상부 금속 배선층(241a)은 접지 평면(ground plane), 제1 내지 제4 최상부 비아들(281A-281D), 또는 제1 내지 제4 상부 기판 패드들(220A-220D)을 제공할 수 있다. 상부 금속 배선층(243a)은 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D) 중 어느 하나 이상을 수용할 수 있다. 코어층(245a)은 파워, 접지 평면 또는 신호 전달용 배선의 일부를 제공할 수 있다. 하부 금속 배선층(247a)도 제1 내지 제4 채널들(120A-120D, 150A-150D, 250A-250D) 중의 어느 하나 이상을 수용할 수 있다. 최하부 금속 배선층(249a)은 접지 평면, 제1 내지 제4 최하부 비아들(284A-284D) 또는 제1 내지 제5 상부 범프 랜드들(290A-290D, 291)을 제공할 수 있다.
도 2a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(10B)를 개념적으로 도시한 사시도이고, 도 2b는 상부 패키지(200B)를 위에서 본 상면도(top view)이고, 도 2c 및 2d는 도 2b의 상부 패키지(200B)를 IV-IV' 및 V-V' 방향의 종단면 또는 측면도(side view)들이다.
도 2a 내지 2d를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(10B)는 하부 패키지(100) 및 하부 패키지(100) 상에 적층된 상부 패키지(200B)를 포함할 수 있다. 하부 패키지(100)는 도 1a, 1h 내지 1k 및 1o 및 1p를 참조하여 이해될 수 있을 것이다.
상부 패키지(200B)는 적층된 모양의 제1 내지 제4 상부 반도체 소자들(260A-260D)을 포함할 수 있다. 상세하게, 제1 및 제2 상부 반도체 소자들(260A, 260B)이 제3 및 제4 상부 반도체 소자들(260C, 260D) 상에 부분적으로 중첩되도록 적층될 수 있다. 예를 들어, 제3 및 제4 상부 반도체 소자들(260C, 260D)이 측면 대 측면 (side by side) 형태로 상부 패키지 기판(210) 상에 실장되고, 제1 및 제2 상부 반도체 소자들(260A, 260B)이 제3 및 제4 상부 반도체 소자들(260C, 260D) 상에 측면 대 측면 (side by side) 형태로 적층될 수 있다. 또는, 제3 및 제4 상부 반도체 소자들(260C, 260D)이 서로 대향, 평행하게 상부 패키지 기판(210) 상에 실장되고, 제1 및 제2 상부 반도체 소자들(260A, 260B)이 제3 및 제4 상부 반도체 소자들(260C, 260D) 상에 서로 대향, 평행하게 적층될 수 있다. 상세하게, 제3 및 제4 상부 반도체 소자들(260C, 260D)의 네 변들 중, 제3 및 제4 칩 패드들(270C, 270D)과 가까운 변들이 서로 멀게 위치하도록 배치되고, 제1 및 제2 상부 반도체 소자들(260A, 260B)의 네 변들 중, 제1 및 제2 칩 패드들(270A, 270B)과 가까운 변들이 서로 멀게 위치하도록 배치될 수 있다.
도면들에는 제1 내지 제4 상부 반도체 소자들(260A-260D)의 측면들이 서로 정렬된 것으로 도시되었으나, 이것은 예시적인 것이다. 즉, 제1 내지 제4 상부 반도체 소자들(260A-260D)의 측면들은 정렬되지 않을 수 있다. 제1 내지 제4 상부 반도체 소자들(260A-260D)과 상부 패키지 기판(210B)은 앞서 언급된 제1 내지 제4 상부 칩 연결 요소들(250A-250D)을 통하여 연결될 수 있다. 상부 패키지 기판(210B)은 도 1a 내지 1e의 상부 패키지 기판(210A)를 참조하여 이해될 수 있다. 이하, 설명되지 않은 구성 요소들(elements) 및 설명되지 않은 기술적 사상들은 도 1a 내지 1p를 참조하여 이해될 수 있을 것이다.
도 3a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(10C)의 사시도이고, 도 3b는 상부 패키지를 위에서 본 상면도이다.
도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(10C)는 하부 패키지(100) 및 하부 패키지(100) 상에 적층된 상부 패키지(200C)를 포함할 수 있다. 하부 패키지(100)는 도 1a, 1h 내지 1k 및 1o 및 1p를 참조하여 이해될 수 있을 것이다.
상부 패키지(200B)는 중앙에 공간을 두고 적층된 모양의 제1 내지 제4 상부 반도체 소자들(262A-262D)을 포함할 수 있다. 상세하게, 제1 및 제2 상부 반도체 소자들(262A, 262B)이 제3 및 제4 상부 반도체 소자들(262C, 262D) 상에 적층될 수 있다. 예를 들어, 제3 및 제4 상부 반도체 소자들(262C, 262D)이 평행하고 이격된 형태로 상부 패키지 기판(210C) 상에 실장되고, 제1 및 제2 상부 반도체 소자들(262A, 262B)이 제3 및 제4 상부 반도체 소자들(262C, 262D) 상에 평행하고 이격된 형태로 적층될 수 있다.
제1 내지 제4 상부 반도체 소자들(262A-262D)과 상부 패키지 기판(210)은 제1 내지 제4 내측(inner) 상부 칩 연결 요소들(253A-253D) 및 제1 내지 제4 외측(outer) 상부 칩 연결 요소들(254A-254D)을 이용하여 연결될 수 있다. 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)은 상부 패키지 기판(210C)의 각각 해당하는 제1 내지 제4 상변들(211A-211D)과 가깝도록 배열될 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)은 상부 패키지 기판(210C)의 중앙 영역(CR)과 연결될 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)도 각각 해당하는 제1 내지 제4 상변들(211A-211D)과 가깝도록 배치될 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)의 수는 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)의 수보다 적을 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)은 어드레스 신호용 기준 전압들(Vdda/Vssa) 및/또는 컨트롤 신호용 기준 전압들(Vdd/Vss)을 전달하거나 제공할 수 있다. 부가하여, 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)의 일부는 서로 전기적으로 연결될 수 있다. 즉, 동일한 전기 신호 또는 기준 전압들을 전달하거나 제공할 수 있다. 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)은 데이터 신호들, 데이터 신호용 기준 전압들(Vddq/Vssq), 어드레스 신호들 및/또는 컨트롤 신호들을 전달할 수 있다. 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)은 도 1c의 상부 칩 연결 요소들(250B)의 기술적 사상을 포함할 수 있다.
도 3c 및 3d는 도 3b의 상부 패키지(200C)를 VI-VI' 및 VII-VII' 방향의 종단면 또는 측면도(side view)이다. 도 3c 및 3d를 참조하면, 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)은 제1 내지 제4 내측 칩 패드들(273A-273D), 제1 내지 제4 내측 와이어들(257A-257D), 및 제1 내지 제4 내측 상부 기판 패드들(223A-223D)을 포함할 수 있다. 제1 내지 제4 내측 상부 기판 패드들(223A-223D)은 상부 패키지 기판(210C)의 제1 내지 제4 내측 비아들(287A-287D)을 통해 상부 금속 배선층(243) 또는 하부 금속 배선층(247)과 전기적으로 연결될 수 있다. 제1 내지 제4 내측 상부 기판 패드들(223A-223D)은 제1 내지 제4 내측 비아들(287A-287D)을 더 포함할 수도 있다.
제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)은 제1 내지 제4 외측 칩 패드들(274A-274D), 제1 내지 제4 외측 와이어들(258A-258D), 및 제1 내지 제4 외측 상부 기판 패드들(224A-224D)을 포함할 수 있다. 제1 내지 제4 외측 상부 기판 패드들(224A-224D)은 상부 패키지 기판(210C)의 제1 내지 제4 외측 비아들(288A-288D)을 통해 상부 금속 배선층(243) 또는 하부 금속 배선층(247)과 전기적으로 연결될 수 있다. 제1 내지 제4 외측 상부 기판 패드들(224A-224D)은 제1 내지 제4 외측 비아들(288A-288D)을 더 포함할 수도 있다.
도 3e는 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 패키지 기판(210C)의 배선 개념을 설명하기 위한 개념적인 평면도(top view)이다. 도 3e를 참조하면, 상부 패키지 기판(210C)은 제1 내지 제4 내측 기판 배선 요소들(231A-231D) 및 제1 내지 제4 외측 기판 배선 요소들(232A-232D)을 포함할 수 있다. 제1 내지 제4 내측 기판 배선 요소들(231A-231D)은 제1 내지 제4 내측 상부 기판 패드들(223A-223D), 제1 내지 제4 내측 상부 범프 랜드들(293A-293D), 및 제1 내지 제4 내측 상부 패키지 기판 배선들(233A-233D)을 포함할 수 있다. 제1 내지 제4 외측 기판 배선 요소들(232A-232D)은 제1 내지 제4 외측 상부 기판 패드들(224A-224D), 제1 내지 제4 외측 상부 범프 랜드들(294A-294D), 및 제1 내지 제4 외측 상부 패키지 기판 배선들(234A-234D)을 포함할 수 있다. 점선으로 표시된 영역들(262AR-262DR)은 제1 내지 제4 상부 반도체 소자들(262A-262D)이 배치되는 영역들이다.
제1 내지 제4 외측 상부 패키지 기판 배선 요소들(232A-232D)은 도 1f 및 1g에서 설명된 배선 개념을 포함할 수 있다. 제1 내지 제4 외측 상부 패키지 기판 배선 요소들(232A-232D)은 세 그룹으로 분류외어 데이터 신호들, 데이터 신호용 공급 전압(Vddq), 및 어드레스/컨트롤 신호들을 전달할 수 있다.
제1 내지 제4 내측 상부 패키지 기판 배선 요소들(231A-231D)은 어드레스/컨트롤 신호용 공급 전압(Vdda) 또는 기준 전압(Vdda)을 전달 또는 제공할 수 있다.
제1 내지 제4 내측 상부 패키지 기판 배선들(233A-233D)은 상부 금속 배선층(243) 및/또는 하부 금속 배선층(247)을 포함할 수 있다. 응용 실시예에서, 제1 내지 제4 내측 상부 패키지 기판 배선들(233A-233D)은 하부 금속 배선층(247)을 포함할 수 있다. 제1 내지 제4 외측 상부 패키지 기판 배선들(234A-234D)도 상부 금속 배선층(243) 및 하부 금속 배선층(247)을 포함할 수 있다. 응용 실시예에서, 제1 내지 제4 외측 상부 패키지 기판 배선들(234A-234D)은 상부 금속 배선층(243)을 포함할 수 있다. 도면에서, 제1 내지 제4 내측 상부 패키지 기판 배선들(233A-233D)은 하부 금속 배선층(247)일 수도 있다는 의미로 점선으로 표시되었다.
도 3f의 (A) 내지 (D)는 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 반도체 소자들(262A-262D) 중 하나를 개념적으로 도시한 도면들이다. 도 3f의 (A) 및 (B)를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 반도체 소자(262)는 네 변들 중 대향하는 두 변에 각각 가깝도록 배치된 칩 패드들(273, 274)을 포함할 수 있다. 예를 들어, 내측 칩 패드들(273)은 상부 반도체 소자(262) 상에 외측 칩 패드들(274)과 반대 위치, 즉 대향하는 변에 가깝도록 배치될 수 있다.
상세하게, 상부 반도체 소자(262)를 가상적인 중심선(CL)으로 두 영역들(R1, R2)로 이등분할 경우, 내측 칩 패드들(273)은 제1 영역(R1), 즉 도면의 왼쪽 영역 내에 배열될 수 있고, 외측 칩 패드들(274)은 제2 영역, 즉 도면의 오른쪽 영역 내에 배열될 수 있다. 제1 영역(R1)과 제2 영역(R2)은 바뀔 수 있다. 가상적인 중심선(CL)은 상부 반도체 소자(262)의 장 방향에 평행하게 형성될 수 있다. 위에서 언급되었듯이, 내측 칩 패드들(273)은 어드레스/컨트롤 신호용 기준 전압들(Vdda/Vssa)을 전달하거나 제공할 수 있고, 외측 칩 패드들(274)은 데이터 신호, 데이터 신호용 공급 전압(Vddq), 및/또는 어드레스/컨트롤 신호들을 전달하거나 제공할 수 있다. 본 발명의 기술적 사상의 또 다른 실시예에 의한 상부 반도체 소자(262)의 내측 및 외측 칩 패드들(273, 274)은 재배선 구조를 이용하여 배열될 수 있다. 도 3f의 (B)를 더 참조하면, 칩 패드들(273, 274)은 지그재그 형태로 배열될 수 있다. 칩 패드들(273, 274)의 수가 많아 일렬로 배열될 수 없을 경우, 칩 패드들(273, 274)은 지그재그 형태로 배열될 수 있다. 도 3f의 (B)에는 칩 패드들(273, 274)이 각각 두 줄(two column)로 배열되었지만, 세 줄 이상으로 배열될 수도 있다.
외측 칩 패드들(274)는 제1 내지 제3 그룹의 외측 칩 패드들(274a-274c)을 포함할 수 있다. 제1 및 제3 그룹의 외측 칩 패드들(274a, 274c)은 데이터 신호들을 전달할 수 있고, 제2 그룹의 외측 칩 패드들(274b)은 어드레스/컨트롤 신호들을 전달할 수 있다. 다른 실시예에서, 제1 및 제2 그룹의 외측 칩 패드들(274a, 274b)은 데이터 신호들을 전달할 수 있고, 제3 그룹의 외측 칩 패드들(274c)은 어드레스/컨트롤 신호들을 전달할 수 있다. 또 다른 실시예에서, 제2 및 제3 그룹의 외측 칩 패드들(274b, 274c)은 데이터 신호들을 전달할 수 있고, 제1 그룹의 외측 칩 패드들(274a)은 어드레스/컨트롤 신호들을 전달할 수 있다.
(A) 및 (B)에서, 내측 칩 패드들(273)의 수가 외측 칩 패드들(274)의 수 보다 적은 것이 예시되었다. 그러나, 이것은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위한 예시일뿐이이다. 상세하게, (C) 및 (D)를 참조하면, 내측 칩 패드들(273)의 일부(272)가 데이터 신호들, 데이터 신호용 기준 전압들, 또는 어드레스/컨트롤 신호들을 전달하기 위하여 이용될 수 있다. 따라서, 내측 칩 패드들(272, 273)의 수가 외측 칩 패드들(274)의 수보다 클 수 있다.
도 4a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(10D)를 개념적으로 도시한 사시도이고, 도 4b는 상부 패키지(200D)를 위에서 본 상면도(top view)이다. 도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(10D)는 하부 패키지 및 하부 패키지(100) 상에 적층된 상부 패키지(200D)를 포함할 수 있다. 하부 패키지(100)는 도 1a, 1h 내지 1k 및 1o 및 1p 를 참조하여 이해될 수 있을 것이다.
상부 패키지(104D)는 중앙에 공간(CR)을 두고 서로 이격되도록 배치된 제1 내지 제4 상부 반도체 소자들(262A-262D)을 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(262A-262D)은 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D) 및 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)을 포함할 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D)은 중앙 공간에 가깝도록 배치될 수 있고, 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D)은 상부 패키지 기판(210D)의 제1 내지 제4 상변들(211A-211D)에 가깝도록 배치될 수 있다. 본 실시예에서, 제1 내지 제4 상부 반도체 소자들(262A-262D)은 서로 중첩되지 않도록 같은 레벨에 배치될 수 있다. 제1 내지 제4 내측 상부 칩 연결 요소들(253A-253D), 제1 내지 제4 외측 상부 칩 연결 요소들(254A-254D), 및 참조 부호가 표시되지 않은 다른 구성 요소들은 본 명세서의 다른 실시예들에 관한 도면들 및 설명들로부터 이해될 수 있을 것이다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10D)들에서, 상부 반도체 소자들(260, 260A-260D, 262, 262A-262D)과 하부 반도체 소자(160)는 각각 독립된 채널들을 이용하여 서로 전기적으로 연결될 수 있다. 독립된 채널들은 각각 해당하는 제1 내지 제4 변들(11A-11D, 111A-111D, 161A-161D, 211A-211D)에 가깝도록 배치될 수 있다. 독립된 채널들은 각각 해당하는 제1 내지 제4 피키지간 연결 요소들(120A-120D), 제1 내지 제4 하부 칩 연결 요소들(150A-150D), 및 제1 내지 제4 상부 칩 연결 요소들(250A-250D)을 포함할 수 있다. 따라서, 상부 패키지 기판(210) 및 하부 패키지 기판(110)의 금속층들(141, 143, 145, 147, 149, 243, 245, 247)의 수가 최소화될 수 있으므로, 전체적인 반도체 패키지들(10A-10D)의 두께가 얇아질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10D)에서, 상부 반도체 소자들(260, 260A-260D, 262, 262A-262D)의 칩 패드들(270, 270A-270D)이 노출되도록 배치될 수 있다. 칩 패드들(270, 270A-270D)이 노출됨으로써, 반도체 패키지들(10A-10D)의 전체 높이가 최소화될 수 있다. 예를 들어, 칩 패드들(270, 270A-270D)이 노출되지 않을 경우, 와이어 본딩들을 하고, 와이어들을 보호하기 위한 수단, 예를 들어 와이어들을 보호할 수 있도록 두꺼운 다이 접착 필름 등이 필요하므로 칩 적층 두께가 두꺼워질 수 있다. 본 발명의 기술적 사상에 따라, 칩 패드들(270, 270A-270D)이 노출되는 경우, 와이어들을 보호하기 위한 수단이 필요없으므로 반도체 칩들을 적층, 고정하기 위한 접착 필름의 두께가 최소화될 수 있다. 즉, 칩 적층 두께가 최소화될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 반도체 패키지들(10A-10D)은 모바일 기기등, 보다 얇은 전자 제품을 요구하는 기술 분야에 더욱 강력하게 사용될 수 있다.
도 5a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50A)를 개념적으로 도시한 사시도이다.
도 5a를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50A)는, 패키지 기판(510), 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 직접적으로 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D), 및 제1 내지 제4 상부 칩 연결 요소들(550A-550D)을 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 접착성 필름(D, DAF: die attach film)을 이용하여 하부 반도체 소자(560) 상에 배치될 수 있다.
패키지 기판(510)은 인쇄 회로 기판(PCB, printed circuit board)을 포함할 수 있다. 패키지 기판(510)은 제1 내지 제4 변들(511A-511D)을 가질 수 있다. 예를 들어, 제1 변(511A)은 전변(front side)이고, 제2 변(511B)은 후변(rear side)이고, 제3 변(511C)은 좌변(left side)이고, 및 제4 변(511D)은 우변(right side)일 수 있다. 즉, 제1 변(511A)과 제2 변(511B)이 서로 대향, 평행할 수 있고, 제3 변(511C)과 제4 변(511D)이 서로 대향, 평행할 수 있다. 제1 변(511A) 및 제2 변(511B)은 각각 제3 변(511C) 및/또는 제4 변(511D)과 수직하도록 인접할 수 있다. 본 발명의 기술적 사상을 쉽게 설명하기 위하여, 제1 내지 제4 변들(511A-511D)은 제1 내지 제4 외변들(511A-511D, outer sides)로 참조될 것이다.
하부 반도체 소자(560)는 마이크로프로세서 같은 로직 소자를 포함할 수 있다. 하부 반도체 소자(560)와 패키지 기판(510)의 사이에는 하부 칩 연결 요소들이 배치될 수 있다. 다른 말로, 하부 칩 연결 요소들은 패키지 기판(510) 상에 하부 반도체 소자(560)와 중첩하는 영역 내에 배치될 수 있다. 하부 칩 연결 요소들은 다른 도면에서 상세하게 도시될 것이다.
제1 내지 제4 상부 반도체 소자들(565A-565D)은 하부 반도체 소자(560) 상에 각각 해당하는 제1 내지 제4 외변들(511A-511D)과 가깝도록 배치될 수 있다. 제1 및 제2 상부 반도체 소자들(565A, 565B)이 서로 대향, 평행할 수 있고, 제3 및 제4 상부 반도체 소자들(565C, 565D)이 서로 대향, 평행할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 DRAM, MRAM, PRAM, RRAM, flash 같은 메모리 소자를 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 도 1l의 (A) 및 (B)를 더 참조하여 이해될 수 있다.
제1 내지 제4 상부 칩 연결 요소들(550A-550D)은 각각 해당하는 제1 내지 제4 상부 반도체 소자들(565A-565D)과 패키지 기판(510)을 전기적으로 연결할 수 있다. 제1 내지 제4 상부 칩 연결 요소들(550A-550D) 각각 해당하는 제1 내지 제4 외변들(511A-511D)과 가깝게 배치될 수 있다. 제1 내지 제4 상부 칩 연결 요소들(550A-550D)은 다른 도면에서 보다 상세하게 설명될 것이다.
패키지 기판(510)의 하부에는 마더 보드, 시스템 보드 등의 전자 회로 기판과 전기적으로 연결되기 위한 보드 범프들(599)이 형성될 수 있다. 보드 범프들(599)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다.
도 5b는 도 5a의 반도체 패키지(50A)를 개략적으로 도시한 상면도(top view)이다. 도 5a 및 5b는 본 발명의 기술적 사상을 이해하기 쉽도록 하부 반도체 소자(560)의 상부 면적과 제1 내지 제4 상부 반도체 소자들(565A-565D)의 점유 면적들이 동일하거나 비슷하게 도시되었다. 도 5b에서는 예시적으로, 하부 반도체 소자(560)의 상부 면적이 제1 내지 제4 상부 반도체 소자들(565A-565D)의 점유 면적보다 크게 도시되었다.
도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(50A)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 측면 대 측면 (sides by sides) 형태로 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D), 및 각각 해당하는 제1 내지 제4 외변들(511A-511D)과 가깝도록 배치된 제1 내지 제4 상부 칩 연결 요소들(550A-550D)을 포함할 수 있다.
하부 반도체 소자(560)는 각각 제1 내지 제4 외변들(511A-511D)에 대응하는 제1 내지 제4 변들(561A-561D)을 가질 수 있다. 설명의 편의를 위하여 제1 내지 제4 변들(561A-561D)은 제1 내지 제4 내변들(561A-561D,inner sides)로 참조될 것이다.
제1 내지 제4 상부 칩 연결 요소들(550A-550D)은 각각 제1 내지 제4 칩 패드들(570A-570D), 제1 내지 제4 기판 패드들(520A-520D), 및 제1 내지 제4 와이어들(530A-530D)을 포함할 수 있다. 제1 내지 제4 칩 패드들(570A-570D)은 제1 내지 제4 상부 반도체 소자들(565A-565D)의 입출력을 위한 본딩 패드들을 포함할 수 있다. 제1 내지 제4 기판 패드들(520A-520D)은 제1 내지 제4 본딩 랜드들 또는 본드 핑거들로 이해될 수 있다.
제1 내지 제4 와이어들(530A-530D)은 각각 제1 내지 제4 칩 패드들(570A-570D)과 제1 내지 제4 기판 패드들(520A-520D)을 전기적으로 연결할 수 있다. 제1 내지 제4 와이어들(530A-530D)은 본딩 와이어들을 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 도 1i를 참조하면 보다 상세하게 이해될 수 있고, 하부 반도체 소자(560)는 도 1j를 참조하면 보다 상세하게 이해될 수 있을 것이다.
따라서, 제1 내지 제4 상부 칩 연결 요소들(550A-550D)은 각각 해당하는 제1 내지 제4 내변들(561A-561D)과 가깝도록 배치될 수 있다.
제1 내지 제4 상부 칩 연결 요소들(550A-550D)은 도 1c를 참조하여 설명된 기술적 사상에 따라 배치될 수 있다.
도 5c는 반도체 패키지(50A)를 도 5b의 VIII-VIII' 방향의 개념적인 종단면도이고, 도 5d는 반도체 패키지(50A)를 도 5b의 IX-IX' 방향의 개념적인 종단면도이다. 도 5c 및 5d를 참조하면, 반도체 패키지(50A)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D), 제1 내지 제4 반도체 소자들(565A-565D)과 패키지 기판(510)을 각각 전기적으로 연결하는 제1 내지 제4 상부 칩 연결 요소들(550A-550D), 및 하부 반도체 소자(560)와 패키지 기판(510)을 전기적으로 연결하는 제1 내지 제4 하부 칩 연결 요소들(555A-555D)을 포함할 수 있다.
제1 내지 제4 칩 패드들(570A-570D)은 각각 해당하는 제1 내지 제4 상부 반도체 소자들(565A-565D)의 상부에 형성될 수 있다. 제1 내지 제4 기판 패드들(520A-520D)은 패키지 기판(510)의 상면에 형성될 수 있다. 제1 내지 제4 기판 패드들(520A-520D)은 패키지 기판(510)의 상면과 같거나 낮은 상면을 가질 수도 있다. 제1 내지 제4 와이어들(530A-530D)은 각각 해당하는 제1 내지 제4 칩 패드들(570A-570D)과 제1 내지 제4 기판 패드들(520A-520D)을 전기적으로 연결할 수 있다. 제1 내지 제4 칩 패드들(570A-570D)은 제1 내지 제4 상부 반도체 소자들(565A-565D)의 입출력을 위한 본딩 패드들을 포함할 수 있다. 제1 내지 제4 기판 패드들(520A-520D)은 제1 내지 제4 본딩 랜드들 또는 본드 핑거들로 이해될 수 있다.
제1 내지 제4 하부 칩 연결 요소들(555A-555D)은 하부 반도체 소자(560)와 중첩되게 배치될 수 있다. 제1 내지 제4 하부 칩 연결 요소들(555A-555D)은 하부 반도체 소자(560)의 각각 해당하는 제1 내지 제4 내변들(561A-561D)에 가깝게 배치될 수 있다. 제1 내지 제4 하부 칩 연결 요소들(555A-555D)은 각각 제1 내지 제4 하부 칩 범프들(535A-535D) 및 제1 내지 제4 하부 칩 범프 랜드들(525A-525D)을 포함할 수 있다. 제1 내지 제4 하부 칩 범프들(535A-535D)은 플립 칩 본딩을 위한 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다.
패키지 기판(510)은 코어층(545), 최상부 금속 배선층(541), 상부 금속 배선층(543), 하부 금속 배선층(547), 및 최하부 금속 배선층(549)을 포함할 수 있다. 코어층(445)은 금속을 포함할 수 있다. 코어층(445)은 최상부 금속 배선층(441), 상부 금속 배선층(443), 하부 금속 배선층(447), 및 최하부 금속 배선층(449)보다 상대적으로 두꺼울 수 있다. 패키지 기판(510)의 코어층(545) 및 다수의 금속 배선층들(541, 543, 547, 549)은 도 1g를 더 참조하여 상세하게 이해될 수 있을 것이다.
패키지 기판(510)은 다양한 비아들(581A-581D, 582A-582D, 583, 584A-584D, 585A-585D, 586A-586D, 587A-587D, 588)을 포함할 수 있다. 앞서 언급되었듯이, 패키지 기판(510)은 제1 내지 제4 상부 반도체 소자들(565A-565D)과 상부 금속 배선층(541)을 전기적으로 연결하기 위한 제1 내지 제4 상부 칩 연결용 최상부 비아들(581A-581D) 및 하부 반도체 소자(560)와 상부 금속 배선층(541)을 전기적으로 연결하기 위한 제1 내지 제4 하부 칩 연결용 최상부 비아들(582A-582D)을 포함할 수 있다. 제1 내지 제4 상부 칩 연결용 최상부 비아들(581A-581D)은 제1 내지 제4 기판 패드들(520A-520D)의 일부일 수 있고, 제1 내지 제4 하부 칩 연결용 최상부 비아들(582A-582D)은 제1 내지 제4 하부 칩 범프 랜드들(525A-525D)의 일부일 수도 있다. 따라서, 제1 내지 제4 상부 칩 연결용 최상부 비아들(581A-581D)은 각각 해당하는 제1 내지 제4 상부 칩 연결 요소들(550A-550D)에 포함될 수 있고, 제1 내지 제4 하부 칩 연결용 최상부 비아들(582A-582D)은 각각 해당하는 제1 내지 제4 하부 칩 연결 요소들(555A-555D)에 포함될 수 있다.
패키지 기판(510)은 제5 하부 칩 범프 랜드들(526)과 코어층(545) 또는 금속 배선층들(541, 543, 547, 549)을 전기적으로 연결하기 위한 제5 하부 칩 연결용 최상부 비아들(583)을 더 포함할 수 있다. 따라서, 제5 하부 칩 범프 랜드들(526)은 제5 하부 칩 연결 요소들(556)에 포함될 수 있다.
제1 내지 제4 상부 칩 연결 요소들(550A-550D)과 제1 내지 제4 하부 칩 연결 요소들(555A-555D)은 패키지 기판(510)의 금속 배선층들(541, 543, 545, 547, 549)을 이용하여 전기적으로 연결될 수 있다. 특히, 제1 내지 제4 상부 칩 연결 요소들(550A-550D)과 제1 내지 제4 하부 칩 연결 요소들(555A-555D)은 패키지 기판(510)의 최상부 금속 배선층(541) 또는 상부 금속 배선층(543)을 이용하여 전기적으로 연결될 수 있다. 따라서, 최상부 금속 배선층(541)은 제1 내지 제4 상부 반도체 소자들(565A-565D)과 하부 반도체 소자(560)간의 전기 신호들을 주로 전달할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)과 하부 반도체 소자(560)간의 전기 신호들은 데이터 신호들 및 어드레스/컨트롤 신호들을 포함할 수 있다.
기타, 다양한 비아들(584A-584D, 585A-585D, 586A-586D, 587A-587D, 588)은 도 1c 및 도 1d를 참조하여 그 기능들이 이해될 수 있을 것이다. 도면이 복잡해지는 것을 피하기 위하여, 보드 범프들(599)용 랜드들은 생략되었다. 또는, 보드 범프들(599)용 랜드들은 최하부 비아들(588)의 일부일 수도 있다. 패키지 기판(510)과 하부 반도체 소자(560)의 사이에는 언더-필 물질(U)이 채워질 수 있다.
최상부 금속 배선층(541)과 상부 금속 배선층(543)은 각각 신호 전달 배선 또는 접지 평면으로 이용될 수 있다. 예를 들어, 최상부 금속 배선층(541)이 주로 신호 전달 배선으로 이용될 경우 상부 금속 배선층(543)은 주로 접지 평면으로 이용될 수 있다. 반대로, 최상부 금속 배선층(541)이 주로 접지 평면으로 이용되고 상부 금속 배선층(543)이 주로 신호 전달 배선으로 이용될 수도 있다. 또한, 하부 금속 배선층(547)과 최하부 금속 배선층(549)도 각각 신호 전달 배선 또는 접지 평면으로 이용될 수 있다. 예를 들어, 하부 금속 배선층(547)이 주로 신호 전달 배선으로 이용될 경우 최하부 금속 배선층(549)은 주로 접지 평면으로 이용될 수 있다. 반대로, 하부 금속 배선층(547)이 주로 접지 평면으로 이용되고 최하부 금속 배선층(549)이 주로 신호 전달 배선으로 이용될 수 있다. 최상부 금속 배선층(541)과 최하부 금속 배선층(549)은 각각 랜드들로 이용될 수 있다.
도 5e는 도 5a 내지 5d의 패키지 기판(510)의 배선 개념을 개념적으로 도시한 상면도이다. 도 5e를 참조하면, 패키지 기판(510)은 각각 해당하는 패키지 기판(510)의 제1 내지 제4 외변들(511A-511D)에 가깝도록 배치된 제1 내지 제4 배선 요소들(515A-515D)을 포함할 수 있다. 제1 내지 제4 배선 요소들(515A-515D)은 각각 제1 내지 제4 기판 패드들(520A-520D), 제1 내지 제4 하부 칩 범프 랜드들(525A-525D), 및 제1 내지 제4 기판 배선들(540A-540D)을 포함할 수 있다. 제1 내지 제4 기판 배선들(540A-540D)은 각각 해당하는 제1 내지 제4 기판 패드들(520A-520D)과 제1 내지 제4 하부 칩 범프 랜드들(525A-525D)을 전기적으로 연결할 수 있다. 제1 내지 제4 기판 배선들(540A-540D)은 도 5c 및 5d의 다수의 금속 배선층들(541, 543, 547, 549) 및/또는 코어층(545)을 포함할 수 있다. 특히, 제1 내지 제4 기판 배선들(540A-540D)은 도 5c 및 5d의 최상부 금속 배선층(541)을 포함할 수 있다. 또는, 제1 내지 제4 기판 배선들(540A-540D)이 최상부 금속 배선층(541)에 포함되는 것으로 이해될 수도 있다. 제1 내지 제4 하부 칩 범프 랜드들(525A-525D)은 각각 해당하는 하부 반도체 소자(560)의 제1 내지 제4 변들(561RA-561RD)에 가깝도록 배열될 수 있다. 도 5c 및 5d의 기술적 사상은 도 1f 및/또는 1m의 기술적 사상에 따라 배열될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지(50A)는 적어도 네 개의 채널들을 포함할 수 있다. 네 개의 채널들은 각각 해당하는 패키지 기판(510)의 제1 내지 제4 변들과 가깝게 배치된 제1 내지 제4 하부 칩 연결 요소들(555A-555D), 제1 내지 제4 배선 요소들(515A-515D), 제1 내지 제4 상부 칩 연결 요소들(550A-550D)을 포함할 수 있다. 각 구성 요소들은 경우에 따라 중복될 수 있다.
제1 내지 제4 배선 요소들(515A-515D)은 도 1j 및 1k의 기술적 사상들에 따라 배치될 수 있다.
도 6a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(50B)의 상면도이고, 도 6b 및 6c는 도 6a의 X-X' 방향 및 XI-XI' 방향의 개념적인 종단면도 또는 측면도이다. 도 6a 내지 6c는 도 5b 내지 5d와 비교하면 보다 상세하게 이해될 수 있을 것이다. 도 6a 내지 6c를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(50B)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 오버행(overhang) 모양으로 적층, 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D)을 포함할 수 있다. 오버행 모양이란 하부 반도체 소자(560)의 측면보다 외부로 제1 내지 제4 상부 반도체 소자들(565A-565D)의 측면들이 돌출된 모양을 의미할 수 있다. 본 실시예에 의한 반도체 소자들(560, 565A-565D)의 적층 구조는 하부 반도체 소자(560)의 상부 표면의 면적이 제1 내지 제4 상부 반도체 소자들(565A-565D)의 점유 면적보다 작을 경우 유효하게 적용될 수 있다. 그외, 설명되지 않은 구성 요소들은 도 5a 내지 5e를 참조하여 이해될 수 있을 것이다. 도 6a에서, 하부 반도체 소자(560)는 제1 내지 제4 상부 반도체 소자들(565A-565D)에 가리어 보이지 않을 것이므로 부분적으로 점선으로 표시되었다.
도 7a 및 7b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50C)를 개념적으로 도시한 사시도 및 상면도이다. 도 7a 및 7b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50C)는, 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D) 및 히트 씽크(590, heat sink)를 포함할 수 있다. 상세하게, 제1 내지 제4 상부 반도체 소자들(565A-565D)이 하부 반도체 소자(560)의 상부 표면의 일부를 노출시키도록 배열되고, 노출된 하부 반도체 소자(560)의 상부 표면 상에 히트 씽크(590)가 배치될 수 있다. 히트 씽크(590)은 워시 보드(wash board)모양, 핀(fin) 모양, 그래이팅(grating) 모양 또는 기타 다양한 모양들을 가질 수 있다. 도면을 간단히 하기 위하여, 히트 씽크(590)가 워시 보드 모양 또는 작은 핀 모양을 갖는 것으로 도시되었다. 다른 실시예에서, 히트 씽크(590)는 팬(fans)으로 대체될 수도 있다. 히트 씽크(590)는 하부 반도체 소자(560)의 상부 표면 상에 직접적으로 접촉하도록 배치될 수 있다. 히트 씽크(590)는 열전도성이 우수한 물질, 예를 들어 알루미늄 같은 금속으로 제작될 수 있다. 도 7b를 더 참조하면, 히트 씽크(590)는 제1 내지 제4 상부 칩 연결 요소들(550A-550D)을 가리지 않을 수 있다. 즉, 제1 내지 제4 칩 패드들(570A-570D)이 히트 싱크(590)에 가리지 않고 노출될 수 있다. 본 발명의 기술적 사상에 의한 반도체 패키지(50C)의 두께가 과도하게 두꺼워지는 것이 방지될 수 있다.
도 7c 및 7d는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50C)를 도 7b의 XII-XII' 및 XIII-XIII' 방향의 개념적인 종단면도들이다. 도 7c 및 7d를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50C)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560)의 상부에 오버행 모양을 갖도록 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D) 및 히트 씽크(590)를 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 하부 반도체 소자(560)의 중앙 영역을 노출시키도록 배치될 수 있다. 히트 씽크(590)는 하부 반도체 소자(560)의 노출된 중앙 영역 상에 배치될 수 있다. 히트 씽크(590)도 오버행 모양을 가질 수 있다. 즉, 히트 씽크(590)는 제1 내지 제4 상부 반도체 소자들(565A-565D)의 상면들과 부분적으로 오버랩될 수 있다.
도 8a 및 8b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50D)를 개념적으로 도시한 사시도 및 상면도이다. 도 8a 및 8b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50D)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 및 하부 반도체 소자(560) 상에 측면 대 측면 형태 및 적층 형태로 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D)을 포함할 수 있다. 상세하게, 하부 반도체 소자(560)의 상부 표면 상에 제3 및 제4 상부 반도체 소자들(565C, 565D)이 측면 대 측면 형태로 배치되고, 제3 및 제4 상부 반도체 소자들(565C, 565D) 상에 제1 및 제2 상부 반도체 소자들(565A, 565B)이 측면 대 측면 형태로 적층될 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 각각 해당하는 제1 내지 제4 외변들(511A-511D)과 가깝게 배치된 제1 내지 제4 상부 칩 연결 요소들(550A-550D)을 포함할 수 있다.
본 발명의 기술적 사상을 이해하기 쉽도록, 하부 반도체 소자(560)의 상부 면적이 제1 내지 제4 상부 반도체 소자들(565A-565D)의 적층된 면적보다 크게 예시되었다. 따라서, 하부 반도체 소자(560)의 상부 표면의 면적이 제1 내지 제4 상부 반도체 소자들(565A-565D)의 점유 면적들의 합보다 작을 수 있다는 것이 이해될 수 있을 것이다.
도 8c 및 8d는 도 8b의 XIV-XIV' 및 XV-XV' 방향의 종단면도 또는 측면도들이다. 도 8c 및 8d를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 패키지(50D)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 측면 대 측면 형태로 적층된 제1 내지 제4 상부 반도체 소자들(565A-565D)을 포함할 수 있다. 상세하게, 제3 및 제4 상부 반도체 소자들(565C, 565D)이 측면 대 측면 형태로 하부 반도체 소자(560) 상에 배치되고, 그 위에 제1 및 제2 상부 반도체 소자들(565A-565D)이 적층될 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 하부 반도체 소자(560)의 상부 표면의 면적 내에 배치될 수 있다. 또는, 제1 내지 제4 상부 반도체 소자들(565A-565D)의 측면들이 하부 반도체 소자(560)의 측면들과 수직 정렬될 수도 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)이 적층, 배치된 모양은 도 2a 내지 2d를 더 참조하여 이해될 수 있을 것이다. 그외 설명되지 않은 구성 요소들은 본 명세서의 다른 도면들로부터 이해될 수 있을 것이다.
도 9a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50E)의 상면도이고, 도 9b 및 9c는 도 9a의 XVI-XVI' 방향 및 XVII-XVII' 방향의 개념적인 종단면도 또는 측면도이다. 도 9a 내지 9c는 도 8a 내지 8d와 비교하면 보다 구체적으로 이해될 수 있을 것이다. 도 9a 내지 9c를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50E)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 오버행(overhang) 모양으로 적층, 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D)을 포함할 수 있다. 상세하게, 하부 반도체 소자(560) 상에 제3 및 제4 상부 반도체 소자들(565C, 565D)이 오버행을 가진 모양으로 배치되고, 그 위에 제1 및 제2 상부 반도체 소자들(565A, 565B)이 오버행을 가진 모양으로 적층될 수 있다. 본 실시예에 의한 반도체 소자들(560, 565A-565D)의 적층 구조는 하부 반도체 소자(560)의 상부 표면의 면적이 제1 내지 제4 상부 반도체 소자들(565A-565D)의 점유 면적보다 작을 경우 유효하게 적용될 수 있다. 그 외, 설명되지 않은 구성 요소들은 본 명세서의 다른 도면들을 참조하여 이해될 수 있을 것이다.
도 10a 및 10b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50F)를 개념적으로 도시한 사시도 및 상면도이다. 도 10a 및 10b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50F)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560) 상에 오버행 모양을 갖도록 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D) 및 히트 씽크(590)를 포함할 수 있다. 도 10a 및 10b에서, 하부 반도체 소자(560)는 제1 내지 제4 상부 반도체 소자들(565A-565D) 및 히트 씽크(590)에 가리어 보이지 않을 수 있다. 본 실시예에 의한 반도체 패키지(50F)는 도 7a 및 7b의 반도체 패키지(50C)를 참조하여 보다 상세하게 이해될 수 있다.
도 10c 및 10d는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50F)를 도 10b의 XVIII-XVIII' 및 XIX-XIX' 방향의 개념적인 종단면도들이다. 도 10c 및 10d를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(50F)는 패키지 기판(510) 상에 실장된 하부 반도체 소자(560), 하부 반도체 소자(560)의 상부에 오버행 모양을 갖도록 배치된 제1 내지 제4 상부 반도체 소자들(565A-565D) 및 히트 씽크(590)를 포함할 수 있다. 제1 내지 제4 상부 반도체 소자들(565A-565D)은 하부 반도체 소자(560)의 중앙 영역을 노출시키도록 배치될 수 있다. 히트 씽크(590)는 하부 반도체 소자(560)의 노출된 중앙 영역 상에 배치될 수 있다. 히트 씽크(590)도 오버행 모양을 가질 수 있다. 즉, 히트 씽크(590)는 제1 내지 제4 상부 반도체 소자들(565A-565D)의 상면들과 부분적으로 오버랩될 수 있다.
도 11a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지를 개념적으로 도시한 사시도이다.
도 11a를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(70A)는, 패키지 기판(710)의 중앙 영역에 배치된 중앙 반도체 소자(760) 및 주변에 배치된 제1 내지 제4 주변 반도체 소자들(765A-765D)을 포함할 수 있다. 패키지 기판(710)은 제1 내지 제4 변들(711A-711D)을 포함할 수 있다. 따라서, 제1 내지 제4 주변 반도체 소자들(765A-765D)은 각각 해당하는 패키지 기판(710)의 제1 내지 제4 변들(711A-711D)과 가깝도록 배치될 수 있다. 패키지 기판(710)의 제1 내지 제4 변들(711A-711D)은 제1 내지 제4 외변들(711A-711D, outer sides)로 참조될 것이다. 중앙 반도체 소자(760)는 각각 해당하는 패키지 기판(710)의 제1 내지 제4 외변들(711A-711D)에 가까운 제1 내지 제4 변들(761A-761D)을 포함할 수 있다. 중앙 반도체 소자(760)의 제1 내지 제4 변들(761A-761D)은 제1 내지 제4 내변들(761A-761D, inner sides)로 참조될 수 있다.
중앙 반도체 소자(760)는 플립 칩 본딩 방법을 이용하여 패키지 기판(710)과 전기적으로 연결될 수 있다. 도 11a에서는 본 실시예의 기술적 사상을 간단하게 도시하기 위하여 플립 칩 본딩 요소들이 생략되었다. 플립 칩 본딩 요소들은 다른 도면에서 설명될 것이다. 제1 내지 제4 주변 반도체 소자들(765A-765D)은 플립 칩 본딩 방법을 이용하여 패키지 기판(710)과 전기적으로 연결될 수 있다. 플립 칩 본딩 요소들은 다른 도면에서 설명될 것이다. 중앙 반도체 소자(760)는 로직 소자일 수 있고, 제1 내지 제4 주변 반도체 소자들(765A-765D)은 메모리 소자들일 수 있다. 패키지 기판(710)의 하부에는 다수 개의 보드 범프들(799)이 배치될 수 있다.
도 11b는 도 11a의 반도체 패키지(70A)의 XX-XX' 방향의 종단면 또는 측면도이다. XX-XX' 방향과 직교하는 방향의 종단면 또는 측면도는 실질적으로 동일하거나 유사한 모양이므로 생략되었다. 도 11b를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 패키지(70A)는 패키지 기판(710) 상의 중앙 영역에 배치된 중앙 반도체 소자(760) 및 패키지 기판(710)의 제1 내지 제4 외변들(711A-711D)에 가까운 주변 영역에 배치된 제1 내지 제4 주변 반도체 소자들(765A-765D)을 포함할 수 있다.
패키지 기판(710)은 최상부 금속 배선층(741), 상부 금속 배선층(743), 코어층(745), 하부 금속 배선층(747), 및 최하부 금속 배선층(749)을 포함할 수 있다. 최상부 금속 배선층(741), 상부 금속 배선층(743), 코어층(745), 하부 금속 배선층(747), 및 최하부 금속 배선층(749)에 대한 설명은 다른 도면들을 참조하여 충분히 이해될 수 있을 것이다. 또한, 패키지 기판(710)은 다수 개의 비아들(784, 785, 786)을 포함할 수 있다. 다수 개의 비아들(784, 785, 786)에 대한 설명들도 다른 도면들을 참조하여 충분히 이해될 수 있을 것이다.
중앙 반도체 소자(760)는 패키지 기판(710)의 최상부 금속 배선층(741)을 통하여 제1 내지 제4 주변 반도체 소자들(765A-765D)과 전기적으로 연결될 수 있다. 부가하여, 중앙 반도체 소자(760)는 패키지 기판(710)의 최상부 금속 배선층(741) 및/또는 상부 금속 배선층(743)을 통하여 제1 내지 제4 주변 반도체 소자들(765A-765D)과 전기적으로 연결될 수 있다.
중앙 반도체 소자(760)는 각각 해당하는 제1 내지 제4 내변들(761A-761D)에 가깝게 배치된 제1 내지 제4 중앙 칩 연결 요소들(755A-755D)을 포함할 수 있다. 제1 내지 제4 중앙 칩 연결 요소들(755A-755D)은 각각 제1 내지 제4 중앙 칩 범프들(735A-735D) 및 제1 내지 제4 중앙 칩 연결 범프들(782A-782D)을 포함할 수 있다. 제1 내지 제4 중앙 칩 범프들(735A-735D)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다. 제1 내지 제4 중앙 칩 연결 범프들(782A-782D)은 랜드 또는 비아 플러그를 포함할 수 있다. 따라서, 중앙 반도체 소자(760)는 제1 내지 제4 중앙 칩 연결 요소들(755A-755D), 즉 제1 내지 제4 중앙 칩 범프들(735A-735D) 및 제1 내지 제4 중앙 칩 연결 범프들(782A-782D)을 통하여 최상부 금속 배선층(741)과 전기적으로 연결될 수 있다.
중앙 반도체 소자(760)는 제1 내지 제4 주변 반도체 소자들(765A-765D)과 전기적으로 연결되지 않는 제5 중앙 칩 연결 요소들(756)을 더 포함할 수 있다. 제5 중앙 칩 연결 요소들(756)은 제5 중앙 칩 범프들(736) 및 제5 중앙 칩 연결 범프들(783)을 포함할 수 있다.
제1 내지 제4 주변 반도체 소자들(765A-765D)은 각각 제1 내지 제4 주변 칩 연결 요소들(750A-750D)을 포함할 수 있다. 제1 내지 제4 주변 칩 연결 요소들(750A-750D)은 각각 제1 내지 제4 주변 칩 범프들(720A-720D) 및 제1 내지 제4 주변 칩 연결 범프들(781A-781D)을 포함할 수 있다. 제1 내지 제4 주변 칩 범프들(720A-720D)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다. 제1 내지 제4 주변 칩 연결 범프들(781A-781D)은 랜드 또는 비아 플러그를 포함할 수 있다. 따라서, 제1 내지 제4 주변 반도체 소자들(765A-765D)은 제1 내지 제4 주변 칩 연결 요소들(750A-750D), 즉 제1 내지 제4 주변 칩 범프들(720A-720D) 및 제1 내지 제4 주변 칩 연결 범프들(781A-781D)을 통하여 최상부 금속 배선층(741)과 전기적으로 연결될 수 있다.
본 실시예의 기술적 사상에서, 제1 내지 제4 중앙 칩 연결 요소들(755A-755D)은 각각 해당하는 제1 내지 제4 주변 칩 연결 요소들(750A-750D)과 전기적으로 연결될 수 있다.
도 11c는 도 11a 및 11b의 반도체 패키지(70A)의 패키지 기판(710)의 배선 개념을 개념적으로 도시한 상면도이다. 도 11c를 참조하면, 패키지 기판(710)은 각각 해당하는 제1 내지 제4 외변들(711A-711D)에 가깝게 배치된 제1 내지 제4 기판 배선 요소들(751A-751D)을 포함할 수 있다. 제1 내지 제4 기판 배선 요소들(751A-751D)은 각각 해당하는 제1 내지 제4 주변 칩 연결 범프들(781A-781D), 제1 내지 제4 기판 배선들(740A-740D), 및 제1 내지 제4 중앙 칩 연결 범프들(782A-782D)을 포함할 수 있다. 제1 내지 제4 기판 배선들(740A-740D)은 최상부 금속 배선층(741), 상부 금속 배선층(743), 코어층(745), 하부 금속 배선층(747), 또는 최하부 금속 배선층(749) 중 하나를 포함할 수 있다. 예를 들어, 제1 내지 제4 기판 배선들(740A-740D)은 최상부 금속 배선층(741)을 포함할 수 있다.
제1 내지 제4 기판 배선 요소들(751A-751D)은 중앙 반도체 소자 영역(760R)의 각각 해당하는 제1 내지 제4 변들(761RA-761RD)과 가깝도록 배치될 수 있다.
도 11d는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(710)의 제1 내지 제4 주변 칩 연결 범프들(781A-781D) 중, 특히 제2 주변 칩 연결 범프들(781B)의 배열 개념을 개념적으로 도시한 상면도이다. 다른 주변 칩 연결 범프들(781A, 781C, 781D)도 동일한 개념이 적용될 수 있다.
도 11d를, 참조하면, 제2 주변 칩 연결 범프들(781B)은 제1 내지 제4 그룹의 주변 칩 연결 범프들(781Ba-781Bd)을 포함할 수 있다.
제1 내지 제3 그룹의 주변 칩 연결 범프들(781Ba-781Bc) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 예를 들어, 제1 및 제3 그룹의 주변 칩 연결 범프들(781Ba, 781Bc)은 데이터 신호들 및/또는 데이터 신호용 공급 전압(vddq)을 전달할 수 있고, 제2 그룹의 주변 칩 연결 범프들(781Bb)은 어드레스/컨트롤 신호들을 전달할 수 있다. 상세하게, 제1 및 제3 그룹의 주변 칩 연결 범프들(781Ba, 781Bc)은 양 측면에 배치될 수 있고, 제2 그룹의 주변 칩 연결 범프들(781Bb)은 가운데 영역에 배치될 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다.
다른 방법으로, 제1 그룹 및 제2 그룹의 주변 칩 연결 범프들(781Ba, 781Bb)이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달하고, 제3 그룹의 주변 칩 연결 범프들(781Bc)이 어드레스/컨트롤 신호들을 전달할 수 있다. 또 다른 방법으로, 제2 그룹 및 제3 그룹의 주변 칩 연결 범프들(781Bb, 781Bc)이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달하고, 제1 그룹의 주변 칩 연결 범프들(781Ba)이 어드레스/컨트롤 신호들을 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 주변 칩 연결 범프들(781Ba, 781Bb, 781Bc) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수의 전도성 요소들을 포함할 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 구성 요소들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
다시, 도 11d를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(710)의 제1 내지 제4 주변 칩 연결 범프들(781A-781D)은 각각 제1 내지 제3 그룹의 주변 칩 연결 범프들(781Ba-781Dd)의 어느 한 쪽에 배치된 제4 그룹의 주변 칩 연결 범프들(781Bd-781Dd)을 포함할 수 있다. 도 1c를 더 참조하여, 제4 그룹의 주변 칩 연결 범프들(781Bd)은 반도체 패키지(710)의 제1 내지 제4 변들(711A-711D)과 가깝게 배치될 수 있다. 제1 내지 제4 그룹의 주변 칩 연결 범프들(781Bd)은 공급 전압(Vdd), 접지 전압(GND) 또는 다양한 기준 전압들을 전달 또는 제공할 수 있다
도 11e는 본 발명의 기술적 사상의 일 실시예에 의한 제1 내지 제4 주변 반도체 소자들(765A-765D) 중 하나의 범프 랜드들의 배치 개념을 개념적으로 도시한 하면도이다. 도 11e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 주변 반도체 소자(765)는, 제1 내지 제4 그룹의 칩 범프 랜드들(769a-769d)을 포함할 수 있다. 제1 내지 제3 그룹의 칩 범프 랜드들(769a-769c)과 제4 그룹의 칩 범프 랜드들(769d)은 서로 대향(opposite)하도록 배열될 수 있다. 예를 들어, 제1 내지 제3 그룹의 칩 범프 랜드들(769a-769c)은 좌변에 가깝도록 배열될 수 있고, 제4 칩 범프 랜드들(769d)은 우변에 가깝게 배치될 수 있다. 좌변과 우변은 바뀔 수 있다.
제1 내지 제3 그룹의 칩 범프 랜드들(769a-769c) 중, 두 그룹이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달할 수 있고, 남은 하나의 그룹이 어드레스/컨트롤 신호들을 전달할 수 있다. 예를 들어, 제1 및 제3 그룹의 칩 범프 랜드들(769a, 769c)은 데이터 신호들 및/또는 데이터 신호용 공급 전압(vddq)을 전달할 수 있고, 제2 그룹의 칩 범프 랜드들(769b)은 어드레스/컨트롤 신호들을 전달할 수 있다. 상세하게, 제1 및 제3 그룹의 칩 범프 랜드들(769a, 769c)은 양 측면에 배치될 수 있고, 제2 그룹의 칩 범프 랜드들(769b)은 가운데 영역에 배치될 수 있다. 어드레스/컨트롤 신호들이 중앙으로 전달되고, 데이터 신호들이 양 측면으로 전달됨으로써, 신호 밸런스가 대칭적으로 안정화될 수 있다.
다른 방법으로, 제1 그룹 및 제2 그룹의 주변 칩 연결 범프들(781Ba, 781Bb)이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달하고, 제3 그룹의 주변 칩 연결 범프들(781Bc)이 어드레스/컨트롤 신호들을 전달할 수 있다. 또 다른 방법으로, 제2 그룹 및 제3 그룹의 칩 범프 랜드들(769b, 769c)이 데이터 신호들 및/또는 데이터 신호용 전압들을 전달하고, 제1 그룹의 칩 범프 랜드들(769a)이 어드레스/컨트롤 신호들을 전달할 수 있다.
본 실시예에서, 제1 내지 제3 그룹의 칩 범프 랜드들(769a-769c) 중, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하는 두 그룹들은 서로 동일한 수의 전도성 요소들을 포함할 수 있다. 즉, 데이터 신호들 및/또는 데이터 신호용 기준 전압들을 전달하기 위한 전체 구성 요소들은 각각 절반씩 두 개의 그룹으로 구분될 수 있다.
제4 그룹의 주변 칩 연결 범프들(781Bd)은 반도체 패키지(710)의 제1 내지 제4 변들(711A-711D)과 가깝게 배치될 수 있다. 제1 내지 제4 그룹의 주변 칩 연결 범프들(781Bd)은 공급 전압(Vdd), 접지 전압(GND) 또는 다양한 기준 전압들을 전달 또는 제공할 수 있다.
도 12a 및 12b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(70B)를 개념적으로 도시한 사시도 및 XXI-XXI' 방향의 종단면도 또는 측면도이다. 도 12a 및 12b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(70B)는, 패키지 기판(710)의 중앙 영역에 배치된 중앙 반도체 소자(760), 주변에 배치된 제1 내지 제4 주변 반도체 소자들(765A-765D), 및 중앙 반도체 소자(760) 상에 배치된 히트 씽크(790)를 포함할 수 있다. 히트 씽크(790)는 열 발산 효율을 보다 높이기 위하여 오버행 모양을 가질 수 있다. 예를 들어, 히트 씽크(790)는 제1 내지 제4 주변 반도체 소자들(765A-765D)의 위로(above) 연장하는 모양을 가질 수 있다. 본 실시예에 의한 반도체 패키지(70B)는 도 11a 내지 11d 및 다른 도면들을 더 참조하여 이해될 수 있을 것이다.
도 13a 및 13b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(80A)를 개념적으로 도시한 사시도 및 XXII-XXII' 또는 XXIII-XXIII' 방향의 종단면도 또는 측면도이다. 도 13a를 참조하면, 반도체 패키지(80A)는 패키지 기판(810)의 중앙 영역에 배치된 중앙 반도체 소자(860) 및 패키지 기판(810)의 주변에 배치된 제1 내지 제4 주변 반도체 소자들(865A-865D)을 포함할 수 있다.
패키지 기판(810)은 제1 내지 제4 변들(811A-811D)을 포함할 수 있다. 따라서, 제1 내지 제4 주변 반도체 소자들(865A-865D)은 각각 해당하는 패키지 기판(810)의 제1 내지 제4 변들(811A-811D)과 가깝도록 배치될 수 있다. 패키지 기판(810)의 제1 내지 제4 변들(811A-811D)은 제1 내지 제4 외변들(811A-811D, outer sides)로 참조될 것이다. 중앙 반도체 소자(860)는 각각 해당하는 패키지 기판(810)의 제1 내지 제4 외변들(811A-811D)에 해당하는 제1 내지 제4 변들(861A-861D)을 포함할 수 있다. 중앙 반도체 소자(860)의 제1 내지 제4 변들(861A-861D)은 제1 내지 제4 내변들(861A-861D, inner sides)로 참조될 것이다.
중앙 반도체 소자(860)는 플립 칩 본딩 방법을 이용하여 패키지 기판(810)과 전기적으로 연결될 수 있다. 도 13a에서는 본 실시예의 기술적 사상을 간단하게 도시하기 위하여 플립 칩 본딩 요소들이 생략되었다. 플립 칩 본딩 요소들은 다른 도면에서 설명될 것이다. 제1 내지 제4 주변 반도체 소자들(865A-865D)은 제1 내지 제4 주변 칩 연결 요소들(850A-850D)을 이용하여 패키지 기판(810)과 전기적으로 연결될 수 있다. 제1 내지 제4 주변 칩 연결 요소들(850A-850D)은 다른 도면에서 보다 상세하게 설명될 것이다. 중앙 반도체 소자(860)는 로직 소자일 수 있고, 제1 내지 제4 주변 반도체 소자들(865A-865D)은 메모리 소자들일 수 있다. 패키지 기판(810)의 하부에는 다수 개의 보드 범프들(899)이 배치될 수 있다.
도 13b를 참조하면, 중앙 반도체 소자(860)는 제5 중앙 칩 연결 요소들(856)을 통하여 패키지 기판(810) 내부의 금속 배선층들과 전기적으로 연결될 수 있다. 패키지 기판(810) 내부의 금속 배선층들은 본 명세서의 다른 도면들에서 이미 충분히 설명되었다.
중앙 반도체 소자(860)는 각각 해당하는 제1 내지 제4 내변들(861A-861D)에 가깝게 배치된 제1 내지 제4 중앙 칩 연결 요소들(855A-855D)을 포함할 수 있다. 제1 내지 제4 중앙 칩 연결 요소들(855A-855D)은 각각 제1 내지 제4 중앙 칩 범프들(835A-835D) 및 제1 내지 제4 중앙 칩 연결 범프들(882A-882D)을 포함할 수 있다. 제1 내지 제4 중앙 칩 범프들(835A-835D)은 구리, 니켈, 은, 또는 솔더 등의 금속을 포함할 수 있다. 제1 내지 제4 중앙 칩 연결 범프들(882A-882D)은 패드, 랜드 또는 비아 플러그를 포함할 수 있다. 따라서, 중앙 반도체 소자(860)는 제1 내지 제4 중앙 칩 연결 요소들(855A-855D), 즉 제1 내지 제4 중앙 칩 범프들(835A-835D) 및 제1 내지 제4 중앙 칩 연결 범프들(882A-882D)을 통하여 패키지 기판(810)의 금속 배선층들과 전기적으로 연결될 수 있다.
중앙 반도체 소자(860)는 제1 내지 제4 주변 반도체 소자들(865A-865D)과 전기적으로 연결되지 않는 제5 중앙 칩 연결 요소들(856)을 더 포함할 수 있다. 제5 중앙 칩 연결 요소들(856)은 제5 중앙 칩 범프들(836) 및 제5 중앙 칩 연결 범프들(886)을 포함할 수 있다. 제5 중앙 칩 연결 범프들(886)은 패드, 랜드 및/또는 비아를 포함할 수 있다.
제1 내지 제4 주변 반도체 소자들(865A-865D)은 각각 해당하는 제1 내지 제4 내변들(861A-861D)에 가깝게 배치된 제1 내지 제4 주변 칩 연결 요소들(850A-850D)을 포함할 수 있다. 제1 내지 제4 주변 칩 연결 요소들(850A-850D)은 각각 제1 내지 제4 기판 패드들(820A-820D), 제1 내지 제4 칩 패드들(870A-870D), 및 제1 내지 제4 기판 패드들(820A-820D)과 제1 내지 제4 칩 패드들(870A-870D)을 각각 전기적으로 연결하는 제1 내지 제4 와이어들(830A-830D)을 포함할 수 있다. 제1 내지 제4 주변 칩 연결 요소들(850A-850D)은 제1 내지 제4 주변 칩 연결 범프들(881A-881D)을 포함할 수 있다. 제1 내지 제4 주변 칩 연결 범프들(881A-881D)은 패키지 기판(810)의 비아일 수 있다. 따라서, 제1 내지 제4 주변 반도체 소자들(865A-865D)은 제1 내지 제4 주변 칩 연결 요소들(850A-850D), 즉 제1 내지 제4 칩 패드들(870A-870D), 제1 내지 제4 와이어들(830A-830D), 제1 내지 제4 기판 패드들(820A-820D), 및 제1 내지 제4 주변 칩 연결 범프들(881A-881D)을 통하여 패키지 기판(810)의 금속 배선층들과 전기적으로 연결될 수 있다.
본 실시예에 의한 반도체 패키지(80A)는 제1 내지 제4 주변 반도체 소자들(865A-865D)이 각각 해당하는 제1 내지 제4 외변들(811A-811D)에 가깝게 배치되고, 제1 내지 제4 주변 칩 연결 요소들(850A-850D)이 각각 해당하는 제1 내지 제4 내변들(861A-861D)에 가깝게 배치될 수 있다. 본 실시예에 의한 반도체 패키지(80A)는 특히, 얇은 부품을 필요로 하는 전자 기기에 유용하게 사용될 수 있다.
도 14a 및 도 14b는 본 발명의 또 다른 실시예에 의한 반도체 패키지(80B)를 개념적으로 도시한 사시도 및 XXIV-XXIV' 또는 XXV-XXV' 방향의 종단면도 또는 측면도들이다. 도 14a 및 14b를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 패키지(80B)는 패키지 기판(810)의 중앙 영역에 배치된 중앙 반도체 소자(860), 패키지 기판(810)의 주변에 배치된 제1 내지 제4 주변 반도체 소자들(865A-865D), 및 중앙 반도체 소자(860)의 상부에 배치된 히트 씽크(890)를 포함할 수 있다. 설명되지 않았거나 표시되지 않은 구성 요소들은 도 13a 및 13b에 도시 및 설명된 반도체 패키지(80A)를 참조하여 이해될 수 있다.
도 15a 및 15b는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지(80C)를 개념적으로 도시한 사시도 및 XXVI-XXVI' 또는 XXVII-XXVII' 방향의 종단면도 또는 측면도이다. 도 15a를 참조하면, 반도체 패키지(80C)는 도 13a의 반도체 패키지(80A)와 비교하여, 제1 내지 제4 내측 주변 칩 연결 요소들(853A-853D) 및 제1 내지 제4 외측 연결 요소들(854A-854D)을 포함할 수 있다. 제1 내지 제4 내측 주변 칩 연결 요소들(853A-853D)은 데이터 신호들, 데이턴 신호용 기준 전압들, 및/또는 어드레스/컨트롤 신호들을 전달할 수 있다. 제1 내지 제4 외측 주변 칩 연결 요소들(854A-854D)은 공급 전압 또는 기준 전압을 전달하거나 제공할 수 있다.
제1 내지 제4 내측 주변 칩 연결 요소들(853A-853D)은, 제1 내지 제4 내측 기판 패드들(823A-823D), 제1 내지 제4 내측 칩 패드들(873A-873D), 및 제1 내지 제4 내측 기판 패드들(823A-823D)과 제1 내지 제4 내측 칩 패드들(873A-873D)을 각각 전기적으로 연결하는 제1 내지 제4 내측 와이어들(833A-833D)을 포함할 수 있다. 제1 내지 제4 외측 주변 칩 연결 요소들(854A-854D)은, 제1 내지 제4 외측 기판 패드들(824A-824D), 제1 내지 제4 외측 칩 패드들(874A-874D), 및 제1 내지 제4 외측 기판 패드들(824A-824D)과 제1 내지 제4 외측 칩 패드들(874A-874D)을 각각 전기적으로 연결하는 제1 내지 제4 외측 와이어들(834A-834D)을 포함할 수 있다.
도 15c는 본 발명의 또 다른 실시예에 의한 반도체 패키지(80D)를 개념적으로 도시한 사시도이다. 도 15c를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 패키지(80D)는 중앙 반도체 소자(860) 상에 배치된 히트 씽크(890)를 포함할 수 있다. 보다 상세한 설명은 본 명세서에 첨부된 다른 도면들을 더 참조하여 이해될 수 있을 것이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 16을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 모듈(2000)은, 모듈 기판(2010) 상에 실장된 본 발명의 다양한 실시예들에 의한 반도체 패키지들(2030) 중 적어도 하나를 포함할 수 있다. 모듈(2000)은 모듈 기판(2010) 상에 실장된 마이크로프로세서(2020)를 더 포함할 수 있다. 모듈 기판(2010)의 적어도 한 변에는 입출력 터미널들(2040)이 배치될 수 있다. 패키지 적층 구조물들(2030)은 모듈 기판(2010) 상에서 플립 칩 기술 등을 이용하여 실장될 수 있다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 의한 다양한 반도체 패키지들을 포함하는 전자 시스템(2100)을 개념적으로 도시한 블록도이다.
도 17을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 다양한 반도체 패키지들은 전자 시스템(2100)에 적용될 수 있다. 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 공급 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 바디(2110)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 공급 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)상에 실장 또는 장착될 수 있다. 상기 바디(2110)의 상면 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급 유닛(2130)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2120), 기능 유닛(2140), 디스플레이 컨트롤러 유닛(2150) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2120)은 파워 공급 유닛(2130)으로부터 전압을 공급받아 기능 유닛(2140)과 디스플레이 유닛(2160)을 제어할 수 있다. 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
응용 실시예에서, 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(2170)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 패키지들은 마이크로 프로세서 유닛(2120) 및 기능 유닛(2140) 중 적어도 어느 하나에 포함될 수 있다.
도 18은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 패키지를 가진 전자 시스템(2200)을 개략적으로 도시한 블록도이다. 도 17을 참조하면, 전자 시스템(2200)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2200)은 메모리 시스템(2212), 마이크로프로세서(2214), 램(2216) 및 버스(2220)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2218)를 포함할 수 있다. 마이크로프로세서(2214)는 전자 시스템(2200)을 프로그램 및 컨트롤할 수 있다. 램(2216)은 마이크로프로세서(2214)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2214) 또는 램(2216)은 본 발명의 실시예들에 의한 반도체 소자 또는 반도체 패키지를 포함할 수 있다. 마이크로프로세서(2214), 램(2216) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2218)는 전자 시스템(2200)으로 데이터를 입력하거나 또는 전자 시스템(2200)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2212)은 마이크로프로세서(2214) 동작용 코드들, 마이크로프로세서(2214)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2212)은 컨트롤러 및 메모리를 포함할 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 어느 하나를 포함하는 모바일 무선 폰(2300)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2300)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A, 10B, 10C, 10D: 반도체 패키지
11A-11D: 제1 내지 제4 외변들
100: 하부 패키지
101A-101D: 하부 패키지의 제1 내지 제4변들
110: 하부 패키지 기판
111A-111D: 제1 내지 제4 하변들
120A-120D: 제1 내지 제4 패키지간 연결 요소들
130A-130D: 제1 내지 제4 하부 패키지 기판 배선 요소들
135A-135D: 제1 내지 제4 하부 패키지 기판 배선들
141: 하부 패키지 기판의 최상부 금속 배선층
143: 하부 패키지 기판의 상부 금속 배선층
145: 하부 패키지 기판의 코어층
147: 하부 패키지 기판의 하부 금속 배선층
149: 하부 패키지 기판의 최하부 금속 배선층
150A-150D: 제1 내지 제4 하부 칩 연결 요소들
155, 155A-155D: 제1 내지 제4 하부 칩 범프들
156: 제5 하부 칩 범프들
160: 하부 반도체 소자
161A-161D: 제1 내지 제4 내변들
163A-163D: 제1 내지 제4 하부 칩 입출력부들
170A-170D: 제1 내지 제4 하부 칩 범프 랜드들
181A-181D, 182A-182D, 183A-183D, 184A-184D, 185A-185D, 186A-186D, 187A-187D: 하부 패키지 기판의 비아들
190A-190D, 191: 제1 내지 제5 하부 범프 랜드들
195A-195D, 196: 제1 내지 제5 범프들
199: 보드 범프들
200A-200D: 상부 패키지
201A-201D: 상부 패키지의 제1 내지 제4 변들
210: 상부 패키지 기판
211A-211D: 제1 내지 제4 상변들
220A-220D: 제1 내지 제4 상부 기판 패드들
223A-223D: 제1 내지 제4 내측 상부 기판 패드들
224A-224D: 제1 내지 제4 외측 상부 기판 패드들
230A-230D: 제1 내지 제4 상부 패키지 기판 배선 요소들
231A-231D: 제1 내지 제4 내측 상부 패키지 기판 배선 요소들
232A-232D: 제1 내지 제4 외측 상부 패키지 기판 배선 요소들
233A-233D: 제1 내지 제4 내측 상부 패키지 기판 배선들
234A-234D: 제1 내지 제4 외측 상부 패키지 기판 배선들
235A-235B: 제1 내지 제4 상부 패키지 기판 배선들
243: 상부 패키지 기판의 상부 금속 배선층
245: 상부 패키지 기판의 코어층
247: 상부 패키지 기판의 하부 금속 배선층
241a: 상부 패키지 기판의 최상부 금속 배선층
243a: 상부 패키지 기판의 상부 금속 배선층
245a: 상부 패키지 기판의 코어층
247a: 상부 패키지 기판의 하부 금속 배선층
249a: 상부 패키지 기판의 최하부 금속 배선층
250A-250D: 제1 내지 제4 상부 칩 연결 요소들
253A-253D: 제1 내지 제4 내측 상부 칩 연결 요소들
254A-254D: 제1 내지 제4 외측 상부 칩 연결 요소들
257A-257D: 제1 내지 제4 내측 상부 칩 범프들
258A-258D: 제1 내지 제4 외측 상부 칩 범프들
259A-259D: 제1 내지 제4 와이어들
260, 260A-260D, 262, 262A-262D: 상부 반도체 소자들
270, 270A-270D: 칩 패드들
273A-273D: 제1 내지 제4 내측 칩 패드들
274A-274D: 제1 내지 제4 외측 칩 패드들
281A-281D, 282A-282D, 283A-283D, 284A-284D, 285A-285D: 상부 패키지 기판의 비아들
287A-287D: 제1 내지 제4 내측 비아들
288A-288D: 제1 내지 제4 외측 비아들
290A-290D, 291: 제1 내지 제5 상부 범프 랜드들
293A-293D: 제1 내지 제4 내측 상부 범프 랜드들
294A-294D: 제1 내지 제4 외측 상부 범프 랜드들
50A-50F: 반도체 패키지
510: 패키지 기판
511A-511D: 패키지 기판의 제1 내지 제4 변들
515A-515D: 제1 내지 제4 배선 요소들
520A-520D: 제1 내지 제4 기판 패드들
525A-525D: 제1 내지 제4 하부 칩 범프 랜드들
526: 제5 하부 칩 범프 랜드들
530A-530D: 제1 내지 제4 와이어들
535A-535D: 제1 내지 제4 하부 칩 범프들
536: 제5 하부 칩 범프들
540A-540D: 제1 내지 제4 기판 배선들
541: 최상부 금속 배선층
543: 상부 금속 배선층
545: 코어층
547: 하부 금속 배선층
549: 최하부 금속 배선층
550A-550D: 제1 내지 제4 상부 칩 연결 요소들
555A-555D: 제1 내지 제4 하부 칩 연결 요소들
556: 제5 하부 칩 연결 요소들
560: 하부 반도체 소자
561A-561D: 하부 반도체 소자의 제1 내지 제4 변들
565A-565D: 제1 내지 제4 상부 반도체 소자들
570A-570D: 제1 내지 제4 칩 패드들
581A-581D: 제1 내지 제4 상부 칩 연결용 최상부 비아들
582A-582D: 제1 내지 제4 하부 칩 연결용 최상부 비아들
583: 제5 하부 칩 연결용 최상부 비아들
584A-584D, 585A-585D, 586A-586D, 587A-587D, 588: 비아들
590: 히트 씽크
70A, 70B: 반도체 패키지
710: 패키지 기판
711A-711D: 패키지 기판의 제1 내지 제4 외변들
720A-720D: 제1 내지 제4 주변 칩 범프들
735A-735D: 제1 내지 제4 중앙 칩 범프들
736: 제5 중앙 칩 범프들
740A-740D: 제1 내지 제4 기판 배선들
741: 최상부 금속 배선층
743: 상부 금속 배선층
745: 코어층
747: 하부 금속 배선층
749: 최하부 금속 배선층
750A-750D: 제1 내지 제4 주변 칩 연결 요소들
751A-751D: 제1 내지 제4 기판 배선 요소들
755A-755D: 제1 내지 제4 중앙 칩 연결 요소들
756: 제5 중앙 칩 연결 요소들
760: 중앙 반도체 소자
761A-761D: 중앙 반도체 소자의 제1 내지 제4 내변들
765A-765D, 766A-766D: 제1 내지 제4 주변 반도체 소자들
781A-781D: 제1 내지 제4 주변 칩 연결 범프들
782A-782D: 제1 내지 제4 중앙 칩 연결 범프들
783: 제5 중앙 칩 연결 범프들
784, 785, 786: 비아들
790: 히트 씽크
799: 보드 범프들
80A, 80B, 80C: 반도체 패키지
810: 패키지 기판
811A-811D: 제1 내지 제4 외변들
820A-820D: 제1 내지 제4 기판 패드들
823A-823D: 제1 내지 제4 내측 기판 패드들
824A-824D: 제1 내지 제4 외측 기판 패드들
830A-830D: 제1 내지 제4 와이어들
833A-833D: 제1 내지 제4 내측 와이어들
834A-834D: 제1 내지 제4 외측 와이어들
835A-835D: 제1 내지 제4 중앙 칩 범프들
836: 제5 중앙 칩 범프들
850A-850D: 제1 내지 제4 주변 칩 연결 요소들
853A-853D: 제1 내지 제4 내측 주변 칩 연결 요소들
854A-854D: 제1 내지 제4 외측 주변 칩 연결 요소들
855A-855D: 제1 내지 제4 중앙 칩 연결 요소들
856: 제5 중앙 칩 연결 요소들
860: 중앙 반도체 소자
861A-861D: 제1 내지 제4 내변들
865A-865D: 제1 내지 제4 주변 반도체 소자들
870A-870D: 제1 내지 제4 칩 패드들
873A-873D: 제1 내지 제4 내측 칩 패드들
874A-874D: 제1 내지 제4 외측 칩 패드들
881A-881D: 제1 내지 제4 주변 칩 연결 범프들
882A-882D: 제1 내지 제4 중앙 칩 연결 범프들
883A-883D: 제1 내지 제4 내측 주변 칩 연결 범프들
884A-884D: 제1 내지 제4 외측 주변 칩 연결 범프들
886: 제5 중앙 칩 연결 범프들
890: 히트 씽크
899: 보드 범프들
D: 접착성 필름
U: 언더-필 물질

Claims (10)

  1. 제1 내지 제4 상변들을 갖는 상부 패키지 기판; 및
    상기 상부 패키지 기판 상에 실장된 제1 내지 제4 상부 반도체 소자들을 포함하는 상부 패키지; 및
    하부 패키지 기판;
    상기 하부 패키지 기판 상에 실장되고, 각각 상기 제1 내지 제4 상변들에 대응하는 제1 내지 제4 내변들을 갖는 하부 반도체 소자; 및
    각각 해당하는 상기 제1 내지 제4 내변들과 가깝도록 배치된 제1 내지 제4 하부 칩 연결 요소들을 갖는 하부 패키지를 포함하고,
    상기 제1 내지 제4 하부 칩 연결 요소들은,
    각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 하부 반도체 소자를 독립적으로 전기적으로 연결하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 내지 제4 상부 반도체 소자들은, 긴 변들이 각각 해당하는 상기 제1 내지 제4 상변들에 가깝게 배치되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 내지 제4 상부 반도체 소자들은,
    표면 상에 각각 해당하는 상기 제1 내지 제4 상변들에 가깝게 배치된 제1 내지 제4 칩 패드들을 포함하고,
    상기 제1 내지 제4 칩 패드들은,
    상기 제1 내지 제4 반도체 소자들의 데이터 신호들 및 어드레스/컨트롤 신호들을 전달하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 내지 제4 칩 패드들은,
    각각 해당하는 제1 내지 제4 상부 반도체 소자들의 상면들을 이등분하는 가상의 중심선들의 양쪽에 위치하는 제1 영역들 및 제2 영역들 중 어느 한 영역 내에 배치되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 각 칩 패드들은,
    제1 내지 제3 그룹의 칩 패드들로 분류되고,
    상기 제1 및 제3 그룹의 칩 패드들이 상기 제2 그룹의 칩 패드들의 양 쪽에 분산 배치되고,
    상기 제1 및 제3 그룹의 칩 패드들은 데이터 신호들을 전달하고, 및
    상기 제2 그룹의 칩 패드들은 어드레스/컨트롤 신호들을 전달하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 상부 패키지 기판 상에 상기 제3 및 제4 상부 반도체 소자들이 실장되고, 및
    상기 제3 및 제4 상부 반도체 소자들 상에 상기 제1 및 제2 상부 반도체 소자들이 실장되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 상부 패키지 기판은,
    금속 코어층;
    상기 금속 코어층의 상부(above)에 배치된 상부 금속 배선층; 및
    상기 금속 코어층의 하부(below)에 배치된 하부 금속 배선층을 포함하고,
    상기 금속 코어층은 접지 평면이고,
    상기 상부 금속 배선층 및 상기 하부 금속 배선층은 신호 전달용 배선인 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 내지 제4 하부 칩 연결 요소들은,
    각각 제1 내지 제3 그룹의 하부 칩 범프들을 포함하고,
    상기 제1 및 제3 그룹의 하부 칩 범프들이 상기 제2 그룹의 하부 칩 범프들의 양 쪽에 분산 배치되고,
    상기 제1 및 제3 그룹의 하부 칩 범프들은 데이터 신호들을 전달하고, 및
    상기 제2 그룹의 하부 칩 범프들은 어드레스/컨트롤 신호들을 전달하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 내지 제4 하부 칩 연결 요소들은,
    상기 하부 패키지 기판 상에 배치되고 각각 상기 제1 내지 제4 하부 칩 범프들과 전기적으로 연결되는 하부 칩 범프 랜드들을 더 포함하는 반도체 패키지.
  10. 제1 내지 제4 상변들을 갖는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 제1 내지 제4 상부 반도체 소자들을 포함하는 상부 패키지;
    상기 제1 내지 제4 상변들에 각각 대응하는 제1 내지 제4 하변들을 갖는 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장된 하부 반도체 소자를 포함하는 하부 패키지; 및
    각각 해당하는 상기 제1 내지 제4 상부 반도체 소자들과 상기 하부 반도체 소자를 전기적으로 연결하는 제1 내지 제4 채널들을 포함하고,
    상기 제1 내지 제4 채널들은,
    각각 해당하는 상기 제1 내지 제4 상변들 및 상기 제1 내지 제4 하변들에 가깝게 배치되는 반도체 패키지.
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