KR20150114967A - 신장된 윈도우들을 갖는 멀티-다이 와이어본드 패키지들 - Google Patents

신장된 윈도우들을 갖는 멀티-다이 와이어본드 패키지들 Download PDF

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KR20150114967A
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extending
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벨가셈 하바
와엘 조니
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인벤사스 코포레이션
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Abstract

마이크로전자 패키지(10)는 제1 및 제2 교차 방향들(H1, H2)로 연장되는 제1 및 제2 대향 표면들(21, 22) 및 제1 및 제2 표면들 사이로 연장되고 제1 방향으로 연장되는 공통 축(29)을 따라 각각 신장되는 제1 및 제2 별개 부분들(27a, 27b)을 한정하는 오프닝(26)을 갖는 기판, 제1 표면(21)을 향하는 전방 표면(31) 및 각각의 전방 표면에서의 콘택들의 컬럼(35)을 각각 갖는 제1 및 제2 마이크로전자 요소들(30a, 30b, 제2 표면에서 노출된 복수의 터미널들(25), 및 제1 및 제2 마이크로전자 요소들의 콘택들 중 적어도 일부로부터 터미널들 중 적어도 일부로 연장되고 오프닝의 각각의 제1 및 제2 부분들과 정렬된 제1 및 제2 전기 연결들(40)을 포함할 수 있다. 제1 및 제2 마이크로전자 요소들(30a, 30b)의 상기 콘택의 컬럼들(35)은 오프닝(26)의 각각의 제1 및 제2 부분들(27a, 27b)과 정렬될 수 있다.

Description

신장된 윈도우들을 갖는 멀티-다이 와이어본드 패키지들{Multi-die wirebond packages with elongated windows}
본 출원은 2013년 2월 4일에 출원된 미국 특허 출원 일련 번호 제13/758,412호에 대한 우선권의 이익을 주장하고, 상기 출원의 개시사항은 전체로서 본원에 참조 병합된다.
본 출원의 기술적 사상은 마이크로전자 패키지들을 통합한 마이크로전자 패키지들 및 어셈블리들에 관한 것이다.
반도체 칩들은 일반적으로 개별적인, 미리 패키지된 유닛들로 제공된다. 표준 칩은 상기 칩의 내부 회로에 연결된 콘택들을 갖는 큰 전면을 갖는 직사각형의 몸체를 갖는다. 각각의 개별 칩은 전형적으로 상기 칩의 상기 콘택들에 연결된 외부 터미널들을 갖는 패키지에 포함된다. 차례로, 상기 터미널들, 즉 상기 패키지의 외부 연결 포인트들은, 인쇄 회로 기판과 같은 회로 패널에 전기적으로 연결하도록 구성된다. 많은 종래의 설계들에서, 칩 패키지는 칩 자체의 면적보다 훨씬 큰 회로 패널의 영역을 차지하고 있다. 전면을 갖는 평면 칩을 참조하여 본 개시서에서 사용 된 바와 같이, "칩의 영역"은 상기 전면의 면적을 지칭하는 것으로 이해되어야 한다.
"플립 칩" 디자인들에서, 상기 칩의 전면은 패키지 유전 요소(즉, 상기 패키지의 기판)와 대면하고, 상기 칩 상의 콘택들은 솔더 범프들 또는 다른 연결 요소들에 의해 상기 기판의 면 상의 콘택들과 직접 본딩된다. 차례로, 상기 기판은 상기 기판 위에 놓이는 외부 터미널들을 통해 회로 패널에 본딩될 수 있다. 상기 "플립 칩" 디자인은 상대적으로 컴팩트한 배열을 제공한다; 각각의 패키지는 상기 칩의 전면의 영역과 같거나 그보다 약간 큰 면적을 차지하며, 이는 예를 들어 공동-양도된 미국 특허공보 제5,148,265호; 제5,148,266호; 및 제5,679,977호의 특정 실시예들에서 개시되어 있으며, 상기 공보들의 개시사항들은 본원에 참조 병합된다. 특정 혁신적인 실장 기술들은 종래의 플립-칩 본딩의 그것과 같거나 그에 근접하는 컴팩트함을 제공한다. 칩 자체의 면적과 동일하거나 그보다 약간 더 큰 회로 패널의 영역에서 하나의 칩을 수용 할 수 있는 패키지들은 일반적으로 "칩-스케일 패키지"로 지칭된다.
크기는 칩들의 임의의 물리적 배열에 있어 중요한 고려 사항이다. 칩들의 더욱 컴팩트한 물리적 배열에 대한 수요는 휴대용 전자 장치들의 급속한 발전과 함께 심지어 더욱 강렬해지고 있다. 단지 예로서, "스마트 폰들"로 지칭되는 장치들은 일반적으로, 강력한 데이터 프로세서, 메모리, 및 강력한 데이터 프로세서들, 메모리, 및 고-해상도 디스플레이들 및 관련된 이미지 프로세싱 칩들과 함께 글로벌 위치 결정 시스템 수신기들, 전자 카메라들, 로컬 영역 네트워크 연결들과 같은 보조 장치들과 휴대 전화의 기능들을 통합한다. 그러한 장치들은, 모두 포켓-사이즈 장치들에서, 완전한 인터넷 접속, 풀-해상도 비디오를 포함하는 엔터테인먼트, 네비게이션, 전자 뱅킹 등과 같은 기능들(capabilities)을 제공 할 수 있다. 휴대용 복합 장치는 좁은 공간에 다수의 칩들을 패킹(packing)할 것을 요구한다. 나아가, 칩들 중 일부는, 통상적으로 "I/O들"로 지칭되는, 많은 입출력 연결들을 가질 수 있다. 이들 I/O들은 다른 칩들의 I/O들과 상호 연결되어야 한다. 상호연결들을 형성하는 구성요소들은 크게 어셈블리의 크기를 크게 증가시키지 않아야 한다. 다른 응용분야들, 예를 들어, 증가된 성능과 크기 감소가 요구되는 인터넷 서치 엔진들에서 사용되는 것들과 같은 데이터 서버들과 같은 분야들에서, 유사한 요구들이 제기되고 있다.
메모리 스토리지 어레이들, 특히 동적 랜덤 액세스 메모리 칩들 및 플래시 메모리 칩들을 포함하는 반도체 칩들은 일반적으로 단일-칩 또는 멀티-칩 패키지들 및 어셈블리들로 패키징된다. 각각의 패키지는, 터미널들과 그 내의 칩들 사이의 신호들, 전력 및 그라운드를 운반하기 위한 많은 전기 연결들을 갖는다. 상기 전기 연결들은, 예를 들어 칩의 콘택-베어링 표면(contact-bearing surface)에 대해 수평한 방향으로 연장되는, 트레이스들, 빔 리드들 등과 같은 다른 종류의 수평 도전체들(horizontal conductors)을 포함 할 수 있고, 상기 칩의 상기 표면에 대해 수직 방향으로 연장되는, 비아들과 같은 수직 도전체들을 포함할 수 있으며, 상기 칩의 상기 표면에 대해 수평 및 수직 양방향들로 연장되는 와이어 본드들을 포함할 수 있다.
마이크로전자 어셈블리가 차지하는 회로 패널의 평면 영역을 최소화하는 것뿐만 아니라, 상기 회로 패널의 평면에 수직한 낮은 전체 높이 또는 치수를 나타내는 칩 패키지를 생산하는 것도 바람직하다. 그러한 얇은 마이크로전자 패키지들은 내부에 실장된 패키지들을 갖는 회로 패널이 이웃하는 구조들에 가까이 근접하는 배치를 허용하고, 그에 따라 상기 회로 패널을 구비 한 제품의 전체 크기가 감소된다.
전술한 바들 고려하여, 전기적 성능을 향상시키기 위해 멀티-칩 마이크로전자 패키지들 및 어셈블리들에 대한 소정의 개선이 이루어질 수 있다. 본 발명의 이러한 특성들은 이하에서 설명된 마이크로전자 패키지들 및 어셈블리들의 구성에 의해 달성될 수 있다.
본 발명의 일 측면에 따르면, 마이크로전자 패키지는, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 대향 표면들을 갖는 기판을 포함할 수 있다. 상기 기판은 상기 제1 및 제2 표면들 사이로 연장되고 상기 제1 방향으로 연장되는 제1 공통 축을 따라 각각 신장되는 제1 및 제2 별개 부분들을 한정하는 제1 오프닝을 가질 수 있다. 또한, 상기 마이크로전자 패키지는 상기 기판의 상기 제1 표면을 향하는 전방 표면 및 상기 각각의 전방 표면에서 콘택들의 컬럼을 각각 갖는 제1 및 제2 마이크로전자 요소들도 포함할 수 있다. 상기 제1 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제1 오프닝의 상기 제1 부분과 정렬될 수 있다. 상기 제2 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제1 오프닝의 상기 제2 부분과 정렬될 수 있다.
상기 마이크로전자 패키지는, 상기 제2 표면에서 노출된 복수의 터미널들도 포함할 수 있다. 상기 터미널들은 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 적어도 하나의 구성요소에 연결하도록 구성될 수 있다. 상기 마이크로전자 패키지는 상기 제1 마이크로전자 요소의 상기 콘택들 중 적어로 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제1 오프닝의 상기 제1 부분과 정렬된 제1 전기 연결들도 포함할 수 있다. 상기 마이크로전자 패키지는 상기 제2 마이크로전자 요소의 상기 콘택들 중 적어로 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제1 오프닝의 상기 제2 부분과 정렬된 제2 전기 연결들을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 마이크로전자 요소들은 각각 후방 표면을 갖고, 상기 후방 표면은 상기 각각의 전방 표면과 반대되며, 상기 제1 및 제2 마이크로전자 요소들 각각은: 상기 각각의 마이크로전자 요소의 상기 전방 및 후방 표면 사이로 연장되고 상기 제1 방향으로 연장되는 제1 및 제2 대향 에지들; 및 상기 제1 에지에 인접하는 제1 외측 영역, 상기 제2 에지에 인접하는 제2 외측 영역, 및 상기 제1 및 제2 외측 영역들 사이에 배치된 중앙 영역을 가질 수 있다. 상기 제1 및 제2 외측 영역들 및 상기 중앙 영역 각각은 동일한 폭을 갖고, 그에 따라 상기 중앙 영역은 상기 제1 및 제2 에지들 사이의 거리의 세 부분 중 가운데 부분(middle third)을 연장시킨다. 상기 개별 마이크로전자 요소의 상기 콘택들은 상기 각각의 중앙 영역에 배치될 수 있다.
특정 예에서, 상기 제1 및 제2 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제1 공통 축을 포함하는 이론적인 평면에서 연장될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 마이크로전자 요소들의 상기 전방 표면들은 상기 제1 표면에 평행한 단일 평면에 배열될 수 있다. 일 예에서, 상기 제1 마이크로전자 요소는 상기 제2 방향으로 연장되고 상기 제1 마이크로전자 요소의 상기 전방 및 후방 표면들 사이로 연장되는 에지를 가질 수 있다. 상기 제2 마이크로전자 요소의 상기 전방 표면은 상기 제1 마이크로전자 요소의 상기 후방 표면을 향하고 상기 제1 방향에서 상기 제1 마이크로전자 요소의 상기 에지를 넘어 돌출될 수 있다.
특정 실시예에서, 상기 마이크로전자 요소들 각각은 메모리 스토리지 어레이 기능을 주로 제공하도록 구성될 수 있다. 일 실시예에서, 상기 마이크로전자 요소들은 주소지정 가능한 메모리 모듈로서 함께 기능하도록 구성될 수 있다. 상기 마이크로전자 패키지는 상기 마이크로전자 요소들 각각에서 수신된 데이터의 일부를 저장하도록 구성될 수 있다. 특정 예에서, 상기 제1 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들을 포함할 수 있고, 상기 제2 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 전기 연결들 모두는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들일 수 있고, 상기 제2 전기 연결들 모두는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들일 수 있다. 일 예에서, 상기 제1 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제1 부분과 정렬된 리드 본드들을 포함할 수 있고, 상기 제2 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제2 부분과 정렬된 리드 본드들을 포함할 수 있다. 특정 실시예에서, 상기 기판은 상기 기판의 평면 내에서 12 ppm/℃ 보다 작은 열팽창 계수(CTE)를 갖는 물질로 필요적으로 구성되는 요소일 수 있다.
일 실시예에서, 상기 기판은 상기 제1 및 제2 표면들 사이로 연장되고 상기 제1 공통 축에 평행하는 제2 공통 축을 따라 각각 신장되는 제3 및 제4 별개 부분들을 한정하는 제2 오프닝을 가질 수 있다. 상기 마이크로전자 패키지는, 상기 기판의 상기 제1 표면을 향하는 전방 표면 및 상기 전방 표면에서 콘택들의 컬럼을 각각 갖는 제3 및 제4 마이크로전자 요소들도 포함할 수 있다. 상기 제3 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제2 오프닝의 상기 제3 부분과 정렬될 수 있고, 상기 제4 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제2 오프닝의 상기 제4 부분과 정렬될 수 있다. 상기 마이크로전자 패키지는 상기 제3 마이크로전자 요소의 상기 콘택들 중 적어로 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제2 오프닝의 상기 제3 부분과 정렬된 제3 전기 연결들도 포함할 수 있다. 상기 마이크로전자 패키지는 상기 제4 마이크로전자 요소의 상기 콘택들 중 적어로 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제2 오프닝의 상기 제4 부분과 정렬된 제4 전기 연결들도 포함할 수 있다.
특정 예에서, 상기 제3 및 제4 마이크로전자 요소들은 각각 후방 표면을 가질 수 있고, 상기 후방 표면은 상기 각각의 전방 표면과 반대될 수 있다. 상기 제3 및 제4 마이크로전자 요소들 각각은, 상기 각각의 마이크로전자 요소의 상기 전방 및 후방 표면 사이로 연장되고 상기 제1 방향으로 연장되는 제1 및 제2 대향 에지들; 및 상기 제1 에지에 인접하는 제1 외측 영역, 상기 제2 에지에 인접하는 제2 외측 영역, 및 상기 제1 및 제2 외측 영역들 사이에 배치된 중앙 영역을 가질 수 있다. 상기 제1 및 제2 외측 영역들 및 상기 중앙 영역 각각은 동일한 폭을 가질 수 있고, 그에 따라 상기 중앙 영역은 상기 제1 및 제2 에지들 사이의 거리의 세 부분 중 가운데 부분(middle third)을 연장시킬 수 있다. 상기 개별 마이크로전자 요소의 상기 콘택들은 상기 각각의 중앙 영역에 배치될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제1 공통 축을 포함하는 제1 이론적인 평면에서 연장될 수 있다. 상기 제3 및 제4 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제2 공통 축을 포함하는 제2 이론적인 평면에서 연장될 수 있다. 일 예에서, 상기 제1, 제2, 제3, 및 제4 마이크로전자 요소들의 상기 전방 표면들은 상기 제1 표면에 평행한 단일 평면에 배열될 수 있다.
특정 실시예에서, 상기 제1 및 제2 마이크로전자 요소들은 각각 상기 제1 방향으로 연장되고 상기 각각의 전방 및 후방 표면들 사이로 연장되는 에지를 가질 수 있다. 상기 제3 마이크로전자 요소의 상기 전방 표면은 상기 제1 마이크로전자 요소의 상기 후방 표면을 향할 수 있고, 상기 제2 방향에서 상기 제1 마이크로전자 요소의 상기 에지를 넘어 돌출될 수 있다. 상기 제4 마이크로전자 요소의 상기 전방 표면은 상기 제2 마이크로전자 요소의 상기 후방 표면을 향할 수 있고, 상기 제2 방향에서 상기 제2 마이크로전자 요소의 상기 에지를 넘어 돌출될 수 있다.
일 실시예에서, 상기 제1 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들을 포함할 수 있고, 상기 제2 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들을 포함할 수 있다. 상기 제3 전기 연결들의 적어도 일부는 상기 제2 오프닝의 상기 제3 부분을 통해 연장되는 와이어 본드들을 포함할 수 있고, 상기 제4 전기 연결들의 적어도 일부는 상기 제2 오프닝의 상기 제4 부분을 통해 연장되는 와이어 본드들을 포함할 수 있다.
특정 예에서, 상기 제1 전기 연결들 모두는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들일 수 있고, 상기 제2 전기 연결들 모두는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들일 수 있다. 상기 제3 전기 연결들 모두는 상기 제2 오프닝의 상기 제3 부분을 통해 연장되는 와이어 본드들일 수 있고, 상기 제4 전기 연결들 모두는 상기 제2 오프닝의 상기 제4 부분을 통해 연장되는 와이어 본드들일 수 있다.
예시적인 실시예에서, 상기 제1 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제1 부분과 정렬된 리드 본드들을 포함할 수 있고, 상기 제2 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제2 부분과 정렬된 리드 본드들을 포함할 수 있다. 상기 제3 전기적 연결들 중 적어도 일부는 상기 제2 오프닝의 상기 제3 부분과 정렬된 리드 본드들을 포함할 수 있고, 상기 제4 전기적 연결들 중 적어도 일부는 상기 제2 오프닝의 상기 제4 부분과 정렬된 리드 본드들을 포함할 수 있다.
일 예에서, 마이크로전자 어셈블리는 전술한 바와 같은 마이크로전자 패키지 및 패널 콘택들을 갖는 회로 패널을 포함할 수 있고, 상기 마이크로전자 패키지의 상기 터미널들은 상기 패널 콘택들에 본딩된다. 특정 실시예에서, 시스템은 전술한 바와 같은 마이크로전자 패키지 및 상기 마이크로전자 패키지에 전기적으로 연결된 하나 이상의 다른 전자 구성요소들을 포함할 수 있다. 일 실시예에서, 상기 시스템은 하우징도 포함할 수 있고, 상기 마이크로전자 패키지 및 상기 다른 전자 구성요소들은 상기 하우징에 탑재된다.
여기에 설명된 본 발명의 기술적 사상에 따른 일부 실시예들에서, 2개 이상의 마이크로전자 요소들 아래에 놓이는 단일 오프닝은, 하부에 2개 이상의 마이크로전자 요소들이 배치될 기판의 위치들에서 단일 오프닝만이 형성되어야 하기 때문에, 마이크로전자 패키지의 더욱 용이한 형성(예를 들어, 더 적은 공정 단계들, 기판 내 오프닝들의 더 빠른 형성)을 허용할 수 있다.
도 1a는 본 발명의 실시예에 따른 마이크로전자 패키지의 상부 평면도를 개략적으로 나타낸 것이다.
도 1b는 도 1a의 마이크로전자 패키지를 선 1B-1B를 따라 취한 측단면도이다.
도 1c는 도 1a의 마이크로전자 요소의 하부 평면도이다.
도 2a는 다른 마이크로전자 요소 위에 적어도 부분적으로 놓인 일 마이크로전자 요소를 갖는 마이크로전자 패키지의 개략적인 상부 평면도이다.
도 2b는 도 2a의 마이크로전자 패키지를 선 2B-2B를 따라 취한 측단면도이다.
도 3a는 도 1a의 마이크로전자 패키지의 변형으로서 2개의 신장된 윈도우들 위에 놓인 4개의 마이크로전자 요소들을 갖는 마이크로전자 패키지의 개략적인 상부 평면도이다.
도 3b는 도 3a의 마이크로전자 패키지의 변형으로서 2개의 다른 마이크로전자 요소들 위에 적어도 부분적으로 놓인 2개의 마이크로전자 요소들을 갖는 마이크로전자 패키지의 개략적인 상부 평면도이다.
도 3c는 도 3b의 마이크로전자 패키지를 선 3C-3C를 따라 취한 측단면도이다.
도 4는 본 발명의 일 실시예에 따른 시스템을 개략적으로 묘사한다.
본 발명의 특정 실시예들은, 예를 들어, 반도체 칩 또는 반도체 칩들의 적층된 배열과 같은 마이크로전자 요소가 주로 메모리 스토리지 어레이 기능을 제공하도록 구성되는 패키지 또는 마이크로전자 어셈블리를 제공한다. 그러한 마이크로전자 요소에서, 예를 들어 메모리 스토리지 어레이 기능을 제공하도록 구성된, 즉 구축되고 다른 장치들과 상호연결된, 그 내의 트랜지스터들과 같은 능동 장치들의 개수는 임의의 다른 기능을 제공하도록 구성된 능동 장치들의 개수보다 더 크다. 따라서, 일 예에서, DRAM 칩과 같은 마이크로전자 요소는 그 주요 기능 또는 단독 기능으로서 메모리 스토리지 어레이 기능을 가질 수 있다. 선택적으로, 다른 예에서, 그러한 마이크로전자 요소는 혼합 용도(mixed use)를 가질 수 있고, 메모리 스토리지 어레이 기능을 제공하도록 구성되는 능동 장치들을 포함 할 수 있고, 다른 것들 중에서도 그래픽 프로세서 기능 또는 신호 프로세서 또는 프로세서 기능과 같은 다른 기능을 제공하도록 구성된 다른 능동 장치들도 포함할 수 있다. 이 경우, 마이크로전자 요소는 여전히 마이크로전자 요소의 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하도록 구성된 능동 장치들을 더 많이 가질 수 있다.
여기에서 본 발명의 실시예들은 하나 이상의 반도체 칩, 즉 내부에 마이크로전자 요소를 갖는 패키지를 제공한다. 멀티 칩 패키지는, 다른 것을 중에서도 볼 그리드 어레이, 랜드 그리드 어레이, 또는 핀 그리드 어레이와 같은, 터미널들의 어레이를 통해 패키지가 전기적으로 그리고 기계적으로 연결되는 예를 들어 인쇄 배선 기판과 같은 회로 패널과 그 내부의 상기 칩들을 연결하는데 필요한 공간 또는 영역의 양을 감소시킬 수 있다. 그러한 연결 공간은, 전형적으로 개인용컴퓨터의 기능과 더 넓은 세상으로의 무선 연결성이 결합된, 예를 들어 "스마트폰들" 또는 태블릿과 같은 손에 쥘 수 있는 장치들처럼 소형 또는 휴대용 컴퓨팅 장치들에서 특히 제한된다. 멀티-칩 패키지들은 예를 들어, DDR3 타입 DRAM 칩들 및 그것의 후속품들과 같은, 진보된 고성능 다이내믹 랜덤 액세스 메모리(DRAM) 칩들과 같은 시스템에 사용 가능한 비교적 저렴한 대량의 메모리를 제조하는데 특히 유용할 수 있다.
그것에 멀티-칩 패키지를 연결하는 데 필요한 회로 패널의 면적의 양은, 적어도 일부 신호들이 상기 패키지 내 2개 이상의 칩들로의 또는 칩들로부터의 길을 따라 이동하는 상기 패키지 상의 공통 터미널들을 제공함으로써 감소될 수 있다. 그러나, 고성능 동작을 지원하는 방식에서 그렇게 하는 것은 문제들을 야기한다. 터미네이션되지 않은 스터브들(unterminated stub)로 인한 신호들의 바람직하지 않은 반사들과 같은 원하지 않는 효과들을 방지하기 위해, 상기 패키지의 외부에서의 터미널들과 회로 패널 상의 글로벌 배선(global wiring)을 전기적으로 연결하는 회로 패널 상의 트레이스들, 비아들, 및 다른 도전체들은 너무 길지 않아야 한다. 열 소실 역시 진보된 칩들의 경우 문제를 야기하고, 따라서 각 칩의 큰 평탄 면들 중 적어도 하나가 열 확산기에 체결되거나 또는 설치된 시스템 내의 유동 또는 공기와 열적으로 연통 노출되는 것이 바람직하다. 아래에 설명된 패키지들은 이러한 목표들을 달성하는데 도움이 될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 마이크로전자 패키지(10)의 특정 유형을 도시한다. 도 1a 및 도 1b에 나타난 바와 같이, 마이크로전자 패키지(10)는 패키징 구조, 예를 들어 제1 및 제2 대향 표면들(21, 22)을 갖는 기판(20)을 포함할 수 있다. 일부 경우들에서, 기판(20)은 상기 기판의 평면 내에서 (상기 기판의 제1 표면(21)에 평행한 방향으로) 낮은 열팽창 계수(이하 "CTE"로 지칭함)를 갖는 물질로, 예를 들어, 글라스와 같은 실리콘 다이옥사이드 또는 세라믹 물질과 같은 유전 물질 또는 예를 들어 실리콘과 같은 반도체 물질과 같이, 다시 말해 12 ppm(parts per million)/℃ 보다 작은 CTE를 갖는 물질로, 필요적으로 구성될 수 있다. 선택적으로, 상기 기판(20)은 폴리이미드, 에폭시, 서모플라스틱, 서모셋 플라스틱 또는 다른 적절한 몰리머 물질과 같은, 또는 다른 것등 중에서도 FR-4와 같은, 에폭시-글라스 또는 BT(bismaleimide triazine) 레진의 유리 강화 구조와 같은 합성 폴리머-무기 물질을 포함하거나 필요적으로 구성되는 것인, 폴리머 재료로 필요적으로 구성 될 수 있는 시트-형상의 기판을 포함 할 수 있다. 일 예에서, 그러한 기판(20)은 상기 기판의 상기 평면에서, 즉 그것의 표면을 따르는 방향에서, 30 ppm/℃ 보다 작은 CTE를 갖는 물질로 필요적으로 구성될 수 있다.
상기 기판(20)의 제1 및 제2 표면들(21, 22)은 각각 제 1 방향(H1) 및 상기 제 1 방향과 교차하는 제 2 방향(H2)으로 연장될 수 있다. 도 1a 및 도 1b에서, 기판(20)의 제1 표면(21)에 평행한 방향들(H1, H2)은 여기서 "수평" 또는 "측면" 방향들로 지칭되고, 상기 제1 표면에 수직한 방향들은 여기서 상향 또는 하향 방향들로 지칭되고 또한 여기서 "수직" 방향들로도 지칭된다. 여기에 언급된 방향들은 언급된 상기 구조들의 준거 좌표계(frame of reference)가 된다. 따라서, 이들 방향들은, 중력 좌표계에서의 수직한(normal) "위" 또는 "아래" 방향들에 대한 임의의 방위에 놓일 수 있다.
하나의 피쳐가 다른 피쳐보다 더 큰 높이로 "표면 위에" 배치된다는 기재는 상기 하나의 피쳐가 상기 표면으로부터 동일한 직교 방향에서 상기 다른 피쳐보다 더 큰 거리에 있음을 의미한다. 반대로, 하나의 피쳐가 다른 피쳐보다 더 낮은 높이로 "표면 위에" 배치된다는 기재는 상기 하나의 피쳐가 상기 표면으로부터 동일한 직교 방향에서 상기 다른 피쳐보다 더 작은 거리에 있음을 의미한다.
적어도 하나의 윈도우 또는 오프닝(26)은 상기 기판(20)의 상기 제1 및 제2 표면들(21, 22) 사이로 연장될 수 있다. 도 1a에 나타난 바와 같이, 상기 기판(20)은 그를 통해 연장되는 하나의 오프닝(26)을 가질 수 있다. 다른 실시예들에서(예를 들어, 도 3a 및 3b), 상기 기판은 그를 통해 연장되는 복수의 오프닝들을 가질 수 있다.
도 1a에 나타난 바와 같이, 오프닝(26)은 제 1 방향(H1)으로 신장될 수 있고, 그에 따라 상기 제1 방향을 따라 연장되는 오프닝의 긴 치수(long dimension) 또는 길이(L)이 상기 제2 방향을 따라 연장되는 오프닝의 짧은 치수 또는 폭(W)보다 크게 된다. 상기 오프닝(26)은 상기 제1 방향(H1)을 따라 각각 신장된 제1 및 제2 별개 부분들(27a, 27b)을 정의할 수 있고, 그에 따라 상기 오프닝의 상기 제1 부분의 긴 치수 또는 길이(L1)는 상기 오프닝의 상기 제1 부분의 짧은 치수 또는 폭(W1)보다 더 크게 되며, 상기 오프닝의 상기 제2 부분의 긴 치수 또는 길이(L2)는 상기 오프닝의 상기 제2 부분의 짧은 치수 또는 폭(W2)보다 더 크게 된다. 여기에 사용된 바와 같이, 오프닝이 제1 및 제2 "별개" 부분들을 정의하는 것으로 설명되는 경우, "별개"는 상기 오프닝이 제1 및 제2 비-중첩 부분들로 분할될 수 있음을 의미한다.
도 1a에 나타난 바와 같이, 상기 오프닝(26)의 상기 제1 및 제2 부분들(27a, 27b)은 각각 상기 제1 방향(H1)으로 연장되는 단일 공통 축(29)을 따라 신장될 수 있다. 여기에 사용된 바와 같이, 오프닝 또는 오프닝의 부분이 "축을 따라" 연장되는 것으로 설명되는 경우, 그것은 상기 오프닝 또는 상기 오프닝의 부분의 더 긴 치수(longer dimension)가 상기 축에 평행하게 연장되는 것을 의미하고, 상기 축이 상기 오프닝 또는 상기 오프닝의 부분을 세로방향으로(longitudinally) 양단하는 것을 의미한다. 도 1에서, 길이들(L, L1, L2)은 각각 오프닝(26), 제1 부분(27a), 제2 부분(27b)의 긴 치수들이다.
상기 기판(20)은 그 위에 예를 들어 도전성 패드들, 랜드들, 또는 도전성 포스트들 또는 핀들과 같은 복수의 터미널들(25)을 가질 수 있다. 그러한 터미널들(25)은 상기 기판(20)의 상기 제2 면(22)에서 노출 될 수 있다. 상기 터미널들(25)은, (예를 들어, 도 4에 나타난 회로 패널(402)과 같이) 다른 것들 중에서도 예를 들어 인쇄 배선 기판, 가요성 회로 패널, 소켓, 다른 마이크로전자 어셈블리 또는 패키지, 인터포저, 또는 패시브 컴포넌트 어셈블리와 같은, 외부 구성요소의 상응하는 전기 전도성 요소들과 마이크로전자 패키지(10)의 연결을 위한 종점들(endpoints)로서 기능 할 수 있다. 일 예에서, 그러한 회로 패널은 마더보드 또는 DIMM 모듈 보드 일 수 있다. 특정 실시예에서, 상기 터미널들은, 다른 것들 중에서도, (이하 설명될 바와 같이 결합 요소들(11)을 포함하는) 볼-그리드 어레이(BGA), 랜드-그리드 어레이(LGA), 또는 핀-그리드 어세리(PGA)와 같은 영역 어레이로 배열될 수 있다. 일 실시예에서, 터미널들(25)은 상기 기판(20)의 상기 제2 표면(22)의 주변을 따라 배열될 수 있다.
본 개시서에서 사용된 바와 같이, 전기 전도 요소가 구조체의 표면"에서 노출"된다는 기재는, 상기 전기 전도 요소가 상기 구조체 외부로부터 상기 표면을 향해 상기 표면에 수직한 방향으로 이동하는 이론적 점과 접촉될 수 있음을 나타낸다. 따라서, 구조체의 표면에서 노출되는 터미널 또는 다른 도전성 요소는 그러한 표면으로부터 돌출될 수 있고; 그러한 표면과 동일 높이에 있을 수 있고; 또는 그러한 표면에 비해 리세스되고 상기 구조의 홀 또는 파인 부분을 통해 노출될 수 있다.
상기 마이크로전자 패키지(10)는 외부 구성요소와의 연결을 위한 터미널들(25)에 부착된 결합 요소들(11)을 포함할 수 있다. 상기 결합 요소들(11)은, 예를 들어, 솔더, 주석, 인듐, 그들의 조합 또는 공융 조성(eutectic composition)과 같은 본드 메탈(bond metal) 또는 도전성 페이스트 또는 도전성 접착제와 같은 다른 결합 물질의 덩어리들(masses)일 수 있다. 특정 실시예에서, (예를 들어, 회로 패널(402)과 같은) 외부 구성요소의 콘택들과 단자들(25) 사이의 결합부들(joints)은, 예를 들어 공동 소유된 미국 특허 출원들 제13/155,719호 및 제13/158,797호에서 설명된 바와 같은 전기 전도성 매트릭스 물질을 포함 할 수 있고, 상기 출원들의 개시사항들은 본원에 참조 병합된다. 특정 실시예에서, 상기 결합부들은 유사한 구조를 가질 수 있거나 전술한 문헌들에서 설명된 바와 같은 방식으로 형성될 수 있다.
또한, 마이크로전자 패키지(10)는 복수의 마이크로전자 요소들(30a, 30b)도 포함할 수 있고(일괄하여, 마이크로전자 요소들(30)), 각각은 상기 기판(20)의 상기 제1 표면(21)을 향하는 전방 표면(31) 및 상기 전방 표면과 반대되는 위치에 있는 후방 표면(33)을 갖는다. 도 1a 및 도 1b의 실시예에서, 상기 제1 및 제2 마이크로전자 요소들(30a, 30b)의 전방 표면들(31)은 상기 기판(20)의 상기 제1 면(21)에 평행한 단일 평면(P)에 배열된다. 다른 실시예들에서(예를 들어, 도 2a, 2b, 3b, 및 3c), 상기 마이크로전자 요소들(30)의 전방 표면들(31)은 단일 평면에 배열될 필요가 없으며, 이는 이하에서 설명될 것이다.
일 실시예에서, 상기 마이크로전자 요소들(30) 각각은 주로 메모리 스토리지 어레이 기능을 제공하도록 구성될 수 있다. 예시적인 실시예에서, 상기 마이크로전자 패키지(10)의 마이크로전자 요소들(30)은 주소지정 가능한 메모리 모듈로서 함께 기능하도록 구성될 수 있고, 상기 마이크로전자 패키지는 상기 마이크로전자 요소들 각각에서 수신된 데이터의 일부를 저장하도록 구성된다.
일 예에서, 마이크로전자 요소들(30) 각각은 베어 칩들(bare chips) 또는 마이크로전자 유닛들일 수 있고, 각각은 동적 랜덤 액세스 메모리("DRAM") 스토리지 어레이와 같은 메모리 스토리지 요소를 포함하거나, (예를 들어, DRAM 집적 회로 칩과 같이) DRAM 스토리지 어레이와 같은 기능을 주로 수행하도록 구성된다. 여기에 사용된 바와 같이, "메모리 스토리지 요소"는, 전기 인터페이스를 통한 데이터의 전송과 같이 그로부터 데이터를 저장하고 검색하는데 사용가능한 회로를 함께 갖는, 어레이로 배열된 다수의 메모리 셀들을 지칭한다. 특정 예에서, 상기 마이크로전자 패키지(10)는 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module)에 포함될 수 있다.
특정 예에서, 메모리 스토리지 요소를 포함하는 마이크로전자 요소(30)는 적어도 메모리 스토리지 어레이 기능을 가질 수 있지만, 상기 마이크로전자 요소는 완전-기능 메모리 칩(full-function memory chip)은 아닐 수 있다. 그러한 마이크로전자 요소는 버퍼링 기능 자체를 갖지 않을 수 있지만, 그것은 마이크로전자 요소들의 스택 내 다른 마이크로전자 요소들에 전기적으로 연결될 수 있고, 상기 스택 내 적어도 하나의 마이크로전자 요소는 버퍼링 기능을 갖는다(상기 버퍼링 마이크로전자 요소는 버퍼 칩, 완전-기능 메모리 칩, 또는 제어 칩일 수 있다).
다른 예들에서, 여기에 설명된 패키지들 중 임의의 패키지 내의 하나 이상의 마이크로전자 요소들은, 예를 들어, 플래시 메모리, DRAM 또는 다른 종류의 메모리와 같은, 임의의 다른 기능보다 더 큰 수의 메모리 어레이 스토리지 기능을 제공하는 능동 장치들을 구현할 수 있고, 다른 마이크로전자 요소 또는 로직 기능을 주로 제공하도록 구성된 "로직 칩"을 함께 갖는 패키지 내로 배열될 수 있다. 특정 실시예에서, 상기 로직 칩은 마이크로프로세서 또는 다른 범용 컴퓨팅 요소와 같은 프로그램가능한 또는 프로세서 요소 일 수 있다. 상기 로직 칩은 마이크로컨트롤러 요소, 그래픽 프로세서, 부동 소수점 프로세서, 코-프로세서, 디지털 신호 프로세서, 등일 수 있다. 특정 실시예에서, 상기 로직 칩은 주로 하드웨어 상태 머신 기능들(hardware state machine functions)을 수행 할 수 있거나, 그렇지 않으면 특정 기능 또는 목적을 수행하도록 하드-코드화(hard-coded)될 수 있다. 선택적으로, 상기 로직 칩은 주문형 집적 회로 ("ASIC") 또는 필드 프로그래머블 게이트 어레이("FPGA") 칩이 될 수 있다. 그러한 변형에서, 상기 패키지는 시스템 인 패키지("SIP")일 수 있다.
다른 변형에서, 여기에 설명된 임의의 패키지들 중 일 마이크로전자 요소는, 동일한 마이크로전자 요소 내에 그와 함께 임베디드된 하나 이상의 연관된 메모리 스토리지 어레이들을 갖는 프로그래머블 프로세서와 같이, 그 내에 임베디드된 로직 및 메모리 기능 모두를 가질 수 있다. 그러한 마이크로전자 요소는, 프로세서와 같은 로직이 메모리 스토리지 어레이 또는 특수화된 기능일 수 있는 일부 다른 기능을 수행하기 위한 회로와 같은 다른 회로와 함께 임베디드된다는 점에서, 때때로 시스템-온-칩("SOC")으로 지칭된다.
도 1c에 나타난 바와 같이, 각각의 마이크로전자 요소(30)의 전방 표면(31)의 표면 영역은 상기 제1 마이크로전자 요소의 제1 및 제2 대향 에지들(32a, 32b) 사이의 방향에서 실질적으로 동일한 폭들을 갖는 3개의 영역들로 분할될 수 있다: 제1 외측 영역(37a), 제2 외측 영역(37b), 및 상기 제1 외측 영역과 상기 제2 외측 영역 사이에 위치된 중앙 영역(36). 예를 들어, 긴 에지들 사이의 길이가 6 마이크론이면, 상기 제1 외측, 제2 외측, 및 중앙 영역들(37a, 37b, 36)의 각각의 길이들은 2 마이크론일 수 있다. 따라서, 중앙 영역(36)은 제1 에지(37a)로부터 2 마이크론 떨어져 위치되고, 제2 에지(37b)로부터 2 마이크론 떨어져 위치될 것이다. 다시 말해, 중앙 영역(36)은 제1 마이크로전자 요소(30)의 세 부분 중 가운데(middle third)에 위치될 수 있다. 각각의 마이크로전자 요소(30)는, 제1 및 제2 대향 에지들(32a, 32b) 사이의 방향으로 연장되고 전방 및 후방 표면들(31, 33) 사이의 방향으로 연장되는 제3 및 제4 대향 에지들(32c, 32d)도 가질 수 있다.
도 1a 및 도 1b에 나타난 실시예에서, 제1 마이크로전자 요소(30a)의 중앙 영역(36)은, 적어도 부분적으로, 오프닝(26)의 제1 부분(27a)과 정렬될 수 있고, 제2 마이크로전자 요소(30b)의 중앙 영역은, 적어도 부분적으로, 상기 오프닝의 제2 부분(27b)과 정렬될 수 있다. 일 예에서, 마이크로전자 요소들(30) 각각의 중앙 영역(36)은 오프닝(26)과 정렬 될 수 있고, 그에 따라 기판(20)의 제1 표면(21)과 직교하고 상기 오프닝의 단일 공통 축(29)을 포함하는 이론적인 평면이 개별 마이크로전자 요소의 제1 및 제2 대향 에지들(32a, 32b) 사이의 마이크로전자 요소들 각각을 양단할 수 있다.
각각의 마이크로전자 요소(30)는 그것의 전방 표면(31)에 노출된 복수의 도전성 콘택들(35)을 가질 수 있다. 도 1c에 나타난 바와 같이, 각각의 마이크로전자 요소(30)의 콘택들(35)은 상기 전방 표면의 영역의 중심 부분을 차지하는 전방 표면(31)의 중앙 영역(36)에 배치 된 하나 이상의 컬럼들(columns)로 배열 될 수 있다. 도 1b에 나타난 바와 같이, 각각의 마이크로전자 요소(30)의 콘택들(35)은 오프닝(26)과 정렬될 수 있다.
일 예에서, 마이크로전자 요소들(30) 중 하나 또는 모두의 제1 및 제2 대향 에지들(32a, 32b)은 상기 개별 마이크로전자 요소의 전방 및 후방 표면들(31, 33) 사이로 연장될 수 있고, 오프닝(26)이 신장되는 것과 동일한 방향일 수 있는 제1 방향(H1)으로 연장될 수 있다. 마이크로전자 요소들(30) 중 하나 또는 모두의 콘택들(35)은 상기 기별 마이크로전자 요소의 전방 표면(31)의 중앙 영역(36)에 배치될 수 있다. 일 실시예에서, 각각의 마이크로전자 요소의 콘택들(35)의 컬럼은, 상기 기판(20)의 상기 제1 표면(21)과 수직하고 상기 오프닝(26)의 상기 제1 및 제2 부분들(27a, 27b)의 상기 단일 공통 축(29)을 포함하는 이론적인 평면으로 연장될 수 있다.
여기에 사용된 바와 같이, 일 요소가 다른 요소"와 정렬되는" 경우, 상기 "정렬"은 수평 방향들(H1, H2)에 대한 것이고, 그에 따라 상기 수평 방향들(H1, H2)과 수직하는 수직 방향(V)으로 연장되는 선은 상기 정렬된 요소들 모두를 양단한다. 예를 들어, 도 1b에 나타난 바와 같이, 오프닝(26)과 정렬된 마이크로전자 요소(30)의 콘택(35)은 수직 방향으로 연장되는 선(A)이 콘택과 오프닝 모두를 교차하도록 그려질 수 있음을 의미한다.
특정 실시예(예를 들어, 도 3a 및 도 3b에 나타난 바와 같은 실시예)에서, 마이크로전자 패키지(10)는 4개의 마이크로전자 요소들(30)을 가질 수 있고, 각각의 마이크로전자 요소의 콘택들(35)은 8개의 데이터 I/O 콘택들을 포함한다. 다른 실시예에서, 마이크로전자 패키지(10)는 4개의 마이크로전자 요소들(30)을 가질 수 있고, 각각의 마이크로전자 요소의 콘택들(35)은 16개의 데이터 I/O 콘택들을 포함한다. 특정 예에서, 마이크로전자 패키지(10)(및 여기에 설명된 다른 마이크로전자 패키지들 중 임의의 것)은, 일 클록 사이클에, 32 데이터 비트들을 병렬로 상기 패키지로부터 전달하거나, 전송, 즉 상기 패키지로부터 수신하도록 구성될 수 있다. 다른 예에서, 마이크로전자 패키지(10)(및 여기에 설명된 다른 마이크로전자 패키지들 중 임의의 것)은, 일 클록 사이클에, 64 데이터 비트들을 병렬로 전송하도록 구성될 수 있다. 많은 다른 데이터 전송량들이 가능하지만, 그 중에서도 그러한 전송량들 중 일부만이 본 발명을 제한하려는 의도 없이 언급될 것이다. 예를 들어, 마이크로전자 패키지(10)(및 여기에 설명된 다른 마이크로전자 패키지들 중 임의의 것)은, 일 클록 사이클에, 72 데이터 비트들을 전송하도록 구성될 수 있고, 상기 72 데이터 비트들은 데이터를 나타내는 64 기초 비트들(underlying bits) 및 상기 64 기초 비트들에 대한 ECC(error correction code) 비트들인 8 비트들의 집합을 포함할 수 있다. 96 데이터 비트들, 108 비트들(데이터 및 ECC 비트들), 128 데이터 비트들, 및 144 비트들(데이터 및 ECC 비트들)이 마이크로전자 패키지(10)(및 여기에 설명된 다른 마이크로전자 패키지들 중 임의의 것)가 지원하도록 구성될 수 있는 사이클 당 데이터 전송 폭들의 다른 예들이다.
특정 예에서, 마이크로전자 요소들(30) 각각은 상기 마이크로전자 요소들 중 다른 것들과 기능적으로 그리고 기계적으로 동등 할 수 있고, 그에 따라 각각의 마이크로전자 요소는, 각각의 마이크로전자 요소의 길이, 폭, 및 높이의 특정 치수들이 다른 마이크로전자 요소들의 그것과 다를 수 있지만, 동일한 기능과 함께 전방 표면(31)에서 동일한 패턴의 도전성 콘택들(35)을 가질 수 있다.
일 예에서, 마이크로전자 패키지(10)는 제1 및 제2 마이크로전자 요소들(30a, 30b)을 가질 수 있고, 각각은 상기 기판(20)의 상기 제1 표면(21)을 향하는 전방 표면(31) 및 상기 전방 표면에서의 콘택들(35)의 컬럼을 갖는다. 제1 마이크로전자 요소(30a)의 콘택들(35)의 컬럼은 오프닝(26)의 제1 부분(27a)과 정렬될 수 있고, 제2 마이크로전자 요소(30b)의 콘택들의 컬럼은 오프닝의 제1 부분(27b)과 정렬될 수 있다. 여기에 설명된 본 발명의 실시예들에서, 2개 이상의 마이크로전자 요소들(30a, 30b) 아래에 놓이는 단일 오프닝(26)은, 하부에 2개 이상의 마이크로전자 요소들(30a, 30b)이 배치될 기판의 위치들에서 단일 오프닝만이 형성되어야 하기 때문에, 마이크로전자 패키지(10)의 더욱 용이한 형성(예를 들어, 더 적은 공정 단계들, 기판(20) 내 오프닝들의 더 빠른 형성)을 허용할 수 있다.
각각의 마이크로전자 요소(30)의 콘택들(35)과 터미널들(25) 사이의 전기적 연결들은, 예를 들어 와이어 본드들(40)과 같은 리드들 또는 다른 가능한 구조들을 포함할 수 있고, 상기 리드들의 적어도 부분들은 오프닝들(26) 중 적어도 하나와 정렬된다. 예를 들어, 도 1b에 나타난 바와 같이, 상기 전기적 연결의 적어도 일부는, 상기 기판 내 오프닝(26)을 통해 연장되는 와이어 본드(40)를 포함 할 수 있고, 상기 기판의 도전성 요소(24) 및 콘택(35)과 결합된다. 일 실시예에서, 상기 전기적 연결들 중 적어도 일부는 리드 본드들을 포함할 수 있다. 그러한 연결들은 도전성 요소들(24)과 터미널들(25) 사이의 기판(20)의 제1 및 제2 표면들(21, 22) 중 어느 하나 또는 이들 모두를 따라 연장되는 리드들을 포함할 수 있다. 특정 예에서, 그러한 리드들은 각각의 마이크로전자 요소(30)의 콘택들(35)과 터미널들(25) 사이에 전기적으로 연결될 수 있고, 각각의 리드는 상기 오프닝들(26) 중 적어도 하나와 정렬되는 부분을 갖는다.
특정 실시예에서, 마이크로전자 패키지(10)는, 제1 마이크로전자 요소(30a)의 콘택들(35) 중 적어도 일부로부터 터미널들(25) 중 적어도 일부로 연장되는 오프닝(26)의 제1 부분(27a)과 정렬된 (예를 들어 와이어 본드들(40)과 같은) 제1 전기 연결들을 포함할 수 있고, 제2 마이크로전자 요소(30b)의 상기 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 오프닝의 제2 부분(27b)과 정렬된 제2 전기 연결들을 포함할 수 있다.
일 예에서, 제1 전기 연결들의 적어도 일부는 오프닝(26)의 제1 부분(27a)을 통해 연장되는 와이어 본드들(40)을 포함 할 수 있고, 상기 제2 전기 연결들의 적어도 일부는 상기 오프닝의 제2 부분(27b)을 통해 연장되는 와이어 본드들을 포함 할 수 있다. 특정 예에서, 상기 제1 전기 연결들 모두는 상기 오프닝(26)의 제1 부분(27a)을 통해 연장되는 와이어 본드들(40)일 수 있고, 상기 제2 전기 연결들 모두는 상기 오프닝의 제2 부분(27b)을 통해 연장되는 와이어 본드들일 수 있다. 일 실시예에서, 상기 제1 전기 연결들 중 적어도 일부는 상기 오프닝(26)의 상기 제1 부분(27a)과 정렬된 리드 본드들을 포함 할 수 있고, 상기 제2 전기 연결들 중 적어도 일부는 상기 오프닝의 상기 제2 부분(27b)과 정렬된 리드 본드들을 포함 할 수 있다.
마이크로전자 패키지(10)는 상기 제1 및 제2 마이크로전자 요소들(30a, 30b)의 전방 표면(31)과 기판(21)의 제1 표면(21) 사이에 접착제(12)를 더 포함할 수 있다. 마이크로전자 패키지(10)는 또한 상기 마이크로전자 요소들(30)의 후방 표면들(33)을 선택적으로 덮거나, 부분적으로 덮거나, 덮이지 않은 채로 놔둘 수 있는 봉지재(5)도 포함할 수 있다. 예를 들어, 도 1a 및 도 1b에 나타난 패키지에서, 봉지재는 상기 마이크로전자 요소들(30)의 후방 표면들(33) 상으로 유동되거나, 스텐실(stenciled)되거나, 스크린(screened)되거나, 또는 분배(dispensed)될 수 있다. 다른 예에서, 상기 봉지재는 오버몰딩(overmolding)에 의해 그 상에 형성된 몰드 컴파운드(mold compound)일 수 있다.
마이크로전자 패키지(10)는 마이크로전자 요소들(30)의 전방 표면(31)에서 기판(20)의 제1 표면(21)과 콘택트들(35) 사이에 배치 될 수 있는 언더필(6)도 포함 할 수 있다. 일 예에서, 상기 언더필(6)은 기판(20)의 도전성 요소들(24)과 마이크로전자 요소들(30)의 콘택들(35) 사이의 전기적 연결들(예를 들어, 와이어 본드들(40)) 주위로 연장될 수 있다. 여기에 설명된 본 발명의 실시예들에서, 2개 이상의 마이크로전자 요소들(30) 아래에 놓이는 단일 오프닝(26)을 갖는 것은, 단일 오프닝을 통해 언터필(6)을 더욱 용이하게 퇴적하는 것을 허용할 수 있고(예를 들어, 상기 언터필의 유동의 더 적은 방해, 더 적은 공정 단계들 등), 이는 별개의 상응하는 오프닝을 통해 각각의 마이크로전자 요소 하부에 언터필이 퇴적되어야 하는 경우보다 용이하다.
전술한 실시예들의 변형에서, 마이크로전자 요소들의 콘택들은 그것의 표면들의 중앙 영역들에 배치되지 않을 수 있다. 대신에, 상기 콘택들은 그러한 마이크로전자 요소의 에지에 인접하는 하나 이상의 로우들(rows)에 배치될 수 있다. 다른 변형에서, 상기 마이크로전자 요소의 콘택들은 그러한 마이크로전자 요소의 2개의 대향 에지들에 인접하여 배치될 수 있다. 또 다른 변형에서, 마이크로전자 요소의 콘택들은 임의의 2개의 에지들에 인접하여 배치될 수 있거나, 그러한 마이크로전자 요소의 2개 이상의 에지들과 인접하여 배치될 수 있다. 그러한 경우들에서, 상기 기판에 대한 마이크로전자 요소들의 위치들은 변경 될 수 있고, 그에 따라 상기 마이크로전자 요소들의 콘택들의 적어도 일부는 상기 기판의 오프닝들과 정렬된다
도 2a 및 도 2b는 도 1a 내지 도 1c에 관하여 전술한 실시예의 변형에 따른 마이크로전자 패키지(110)를 도시하고, 여기서 마이크로전자 요소들(130) 중 하나가 상기 마이크로전자 요소들의 중 다른 하나의 위에 부분적으로 놓인다. 도 2b에 나타난 바와 같이, 제1 마이크로전자 요소(130a)의 전방 표면(131)은 기판(120)의 제1 표면(121)에 인접하여 배치 될 수 있다. 제1 마이크로전자 요소(130a)는, 상기 전방 및 후방 표면들 사이로 연장되고 제2 방향(H2)으로 연장되는 (예를 들어, 도 1c에 나타난 제3 에지와 같은) 에지(132c) 및 전방 및 후방 대향 표면들(131, 133)을 가질 수 있다. 제2 마이크로전자 요소(130b)의 전방 표면(131)은 제1 마이크로전자 요소(130a)의 후방 표면(133)을 향할 수 있고 제1 방향(H1)으로 상기 제1 마이크로전자 요소의 에지(132c)를 넘어 돌출될 수 있어, 상기 제2 마이크로전자 요소가 상기 제1 마이크로전자 요소 위에 부분적으로 놓인다.
여기에 사용된 바와 같이, 일 요소가 다른 요소 "위에 놓이는" 경우, "위에 놓임"은 수평 방향들(H1, H2)에 대한 것이고, 그에 따라 상기 수평 방향들(H1, H2)에 직교하는 수직 방향(C)으로 연장되는 선은 상기 위에 놓이는 것과 연관된 요소들 모두를 가로지른다. 예를 들어, 도 2b에 나타난 바와 같이, 제2 마이크로전자 요소(130b)는 제1 마이크로전자 요소(130a) 위에 부분적으로 놓이는데, 이는 수직 방향(V)으로 연장되는 선(B)이 양 마이크로전자 요소들을 가로지르도록 그려질 수 있음을 의미한다. 전술한 "위에 부분적으로 놓임"이라는 표현에서 "부분적으로" 부분은, 위에 놓이는 요소가 아래에 놓이는 요소의 에지를 넘어서 연장되는 부분적인 부분을 갖는 것을 나타내고, 그에 따라 상기 수평 방향들(H1, H2)에 직교하는 수직 방향(V)으로 연장되는 선이 위에 놓이는 요소는 가로지르지만 아래에 놓이는 요소는 가로지르지 않는다. 예를 들어, 도 2b에 나타난 바와 같이, 제1 마이크로전자 요소(130b)는 제1 마이크로전자 요소(130a)의 에지(132c)를 넘어 연장되는 부분을 갖고, 그에 따라 수직 방향(V)으로 연장되는 선(C)은 상기 제2 마이크로전자 요소는 가로지르지만 상기 제1 마이크로전자 요소는 가로지르지 않도록 그려질 수 있다.
비록 제2 마이크로전자 요소(130b)가 제1 마이크로전자 요소(130a) 위에 부분적으로 놓이지만, 상기 마이크로전자 요소들(130) 각각의 중앙 영역(136)은 여전히 도 1a의 실시예와 유사한 방식으로 윈도우(window) 또는 오프닝(126)과 정렬될 수 있고, 그에 따라 기판(120)의 제1 표면(121)과 직교하고 상기 오프닝의 단일 공통 축(129)을 포함하는 이론적인 평면이 개별 마이크로전자 요소의 제1 및 제2 대향 에지들(132a, 132b) 사이의 마이크로전자 요소들 각각을 양단할 수 있다.
도 2b에 나타난 바와 같이, 마이크로전자 패키지(110)는 상기 제1 마이크로전자 요소(130a)의 콘택들(135) 중 적어도 일부로부터 터미널들(125)의 적어도 일부로 연장되는 오프닝(126)의 제1 부분(127a)과 정렬된 제1 전기 연결들(140a)을 포함 할 수 있다. 마이크로전자 패키지(110)는 상기 제2 마이크로전자 요소(130b)의 콘택들(135) 중 적어도 일부로부터 터미널들(125)의 적어도 일부로 연장되는 오프닝(126)의 제2 부분(127b)과 정렬된 제1 전기 연결들(140b)을 더 포함 할 수 있다.
도 2b에 나타난 바와 같이, 접착제(112)는 제2 마이크로전자 요소(130b)의 전방 표면(131)의 부분을 제1 마이크로전자 요소(130a)의 후방 표면(133)의 부분에 본딩하는데 사용될 수 있다. 스페이서(114)는 제2 마이크로전자 요소(130b)의 전방 표면(131)과 기판(120)의 제1 표면(121)의 부분 사이에 위치 될 수 있고, 상기 기판의 상기 제1 표면과 상기 스페이서 사이에 위치된 접착제(112)와 함께 또는 상기 접착제 없이 위치될 수 있다. 그러한 스페이서(114)는, 예를 들어, 실리콘 다이옥사이드와 같은 유전 물질, 실리콘과 같은 반도체 물질, 또는 하나 이상의 접착제 층들로부터 만들어질 수 있다. 스페이서(114)가 접착제들을 포함하는 경우, 상기 접착제들은 제2 마이크로전자 요소(130b)를 상기 기판(120)에 연결시킬 수 있다. 일 실시예에서, 스페이서(114)는, 기판(120)의 제1 표면과 실질적으로 수직인 수직 방향(V)에서 제1 마이크로전자 요소(130a)의 그것의 전방 및 후방 표면들(31, 33) 사이의 두께(T2)와 실질적으로 동일한 두께(T1)를 가질 수 있다. 특정 실시예에서, 예를 들어, 스페이서(114)가 접착 물질로 만들어진 경우, 상기 스페이서(114)는 접착제(112)없이 사용될 수 있다.
도 3a는 도 1a 내지 도 1c에 관하여 전술한 실시예의 변형에 따른 마이크로전자 패키지(210)를 도시하고, 2개의 마이크로전자 요소들(130)은 기판(220)의 오프닝(226a) 또는 제1 윈도우 위에 놓이고, 2개의 마이크로전자 요소들은 상기 기판의 오프닝(226b) 또는 제2 윈도우 위에 놓인다.
마이크로전자 패키지(210)에서, 기판(220)은 제1 및 제2 오프닝들(226a, 226b)을 갖고, 각각은 상기 기판의 제1 및 제2 대향 표면들 사이로 연장된다. 제1 오프닝(226a)은 제1 및 제2 별개 부분들(227a, 227b)을 한정할 수 있고, 각각은 제1 수평 방향(H1)으로 신장되며, 제2 오프닝(226b)은 상기 제1 수평 방향으로 신장되는 제3 및 제4 별개 부분들(227c, 227d)을 한정 할 수 있다. 제1 및 제2 오프닝들(226a, 226b)은, 각각의 제1 및 제2 병렬 축들(229a, 229b)을 따라 상기 제1 수평 방향(H1)으로 연장된다.
마이크로전자 패키지(210)는 제1, 제2, 제3, 및 제4 마이크로전자 요소들(230a, 230b, 230c, 230d)을 가질 수 있고, 각각은 기판(220)의 제1 표면(221)을 향하는 전방 표면을 갖는다. 각각의 마이크로전자 요소(230)는 각각의 전방 표면에 콘택들의 컬럼을 가질 수 있다. 일 예에서, 제1 마이크로전자 요소(230a)의 콘택들의 컬럼은 제1 오프닝(226a)의 제1 부분(227a)과 정렬 될 수 있고, 제2 마이크로전자 요소(230b)의 콘택들의 컬럼은 제1 오프닝(226a)의 제2 부분(227b)과 정렬 될 수 있고, 제3 마이크로전자 요소(230c)의 콘택들의 컬럼은 제2 오프닝(226b)의 제3 부분(227c)과 정렬 될 수 있고, 제4 마이크로전자 요소(230d)의 콘택들의 컬럼은 제2 오프닝(226b)의 제4 부분(227d)과 정렬 될 수 있다.
여기에 설명된 본 발명의 실시예들에서, 2개 이상의 마이크로전자 요소들(230a, 230b) 아래에 놓이는 단일 오프닝(226a)을 갖는 것 및 2개 이상의 마이크로전자 요소들(230c, 230d) 아래에 놓이는 단일 오프닝(226b)을 갖는 것은, 하부에 2개 이상의 마이크로전자 요소들(230a, 230b)이 배치될 기판의 위치들에서 단일 오프닝(226a)만이 형성되어야 하기 때문에, 그리고 하부에 2개 이상의 마이크로전자 요소들(230c, 230d)이 배치될 기판의 위치들에서 단일 오프닝(226b)만이 형성되어야 하기 때문에, 마이크로전자 패키지(210)의 더욱 용이한 형성(예를 들어, 더 적은 공정 단계들, 기판(220) 내 오프닝들의 더 빠른 형성)을 허용할 수 있다.
도 3a의 실시예에서, 제1, 제2, 제3, 및 제4 마이크로전자 요소들(230a, 230b, 230c, 230d)의 전방 표면들(231)은 기판(220)의 제1 표면(221)에 평행하는 단일 평면으로 배열된다.
특정 실시예에서, 마이크로전자 요소(210)는, 제1 마이크로전자 요소(230a)의 콘택들 중 적어도 일부로부터 기판(220)의 제2 표면에서의 터미널들 중 적어도 일부로 연장되는 제1 오프닝(226a)의 제1 부분(227a)과 정렬된 제1 전기 연결들, 제2 마이크로전자 요소(230b)의 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 제1 오프닝(226a)의 제2 부분(227b)과 정렬된 제2 전기 연결들, 제3 마이크로전자 요소(230c)의 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 제2 오프닝(226b)의 제3 부분(227c)과 정렬된 제3 전기 연결들, 및 제4 마이크로전자 요소(230d)의 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 제2 오프닝(226b)의 제4 부분(227d)과 정렬된 제4 전기 연결들을 포함할 수 있다.
일 예에서, 상기 제1, 제2, 제3, 및 제4 전기적 연결들 중 적어도 일부는, 오프닝들(226)의 각각의 제1, 제2, 제3, 및 제4 부분들(227a, 227b, 227c, 227b)을 통해 연장되는 와이어 본드들을 포함할 수 있다. 특정 예에서, 상기 제1, 제2, 제3, 및 제4 전기적 연결들 모두는 상기 오프닝들(226)의 상기 각각의 제1, 제2, 제3, 및 제4 부분들(227a, 227b, 227c, 227b)을 통해 연장되는 와이어 본드들일 수 있다. 일 실시예에서, 상기 제1, 제2, 제3, 및 제4 전기적 연결들 중 적어도 일부는 상기 오프닝들(226)의 상기 각각의 제1, 제2, 제3, 및 제4 부분들(227a, 227b, 227c, 227b)과 정렬된 리드 본드들(lead bonds)을 포함할 수 있다.
도 3b 및 도 3c는 도 3a에 대하여 전술한 실시예의 변형에 따른 마이크로전자 패키지(310)를 도시하며, 여기서 마이크로전자 요소들(330) 중 2개가 상기 마이크로전자 요소들의 중 다른 2개의 위에 부분적으로 놓인다. 도 3b 및 도 3c에 나타난 바와 같이, 제1 및 제2 마이크로전자 요소들(330a, 330b)의 전방 표면(331)은 기판(320)의 제1 표면(321)에 인접하여 배치 될 수 있다. 제1 및 제2 마이크로전자 요소들(330a, 330b)은, 전방 및 후방 대향 표면들(331, 333) 및 상기 전방 및 후방 표면들 사이로 연장되고 제1 방향(H1)으로 연장되는 (예를 들어, 도 1c에 나타난 제2 에지와 같은) 에지(332b)를 각각 가질 수 있다. 제3 마이크로전자 요소(330c)의 전방 표면(331)은 제1 마이크로전자 요소(330a)의 후방 표면(333)을 향할 수 있고 제2 방향(H2)으로 상기 제1 마이크로전자 요소의 에지(332b)를 넘어 돌출될 수 있어, 상기 제3 마이크로전자 요소가 상기 제1 마이크로전자 요소 위에 부분적으로 놓인다. 제4 마이크로전자 요소(330d)의 전방 표면(331)은 제2 마이크로전자 요소(330b)의 후방 표면(333)을 향할 수 있고 제2 방향(H2)으로 상기 제2 마이크로전자 요소의 에지(332b)를 넘어 돌출될 수 있어, 상기 제4 마이크로전자 요소가 상기 제2 마이크로전자 요소 위에 부분적으로 놓인다. 제1 및 제2 마이크로전자 요소들(330a, 330b)의 전방 표면들(331)은 기판(320)의 제1 표면(321)에 평행한 하나의 평면으로 배열 될 수 있다.
비록 제3 및 제4 마이크로전자 요소들(330c, 330d)이 각각 제1 및 제2 마이크로전자 요소들(330a, 330b) 위에 부분적으로 놓이지만, 제1 및 제2 마이크로전자 요소들(330a, 330b)의 각각의 중앙 영역(336)은 여전히 도 3a의 실시예와 유사한 방식으로 오프닝(326a) 또는 제1 윈도우와 정렬 될 수 있고, 그에 따라 기판(320)의 제1 표면(321)과 직교하고 상기 제1 오프닝의 제1 공통 축(329a)을 포함하는 제1 이론적인 평면이 개별 마이크로전자 요소(330a, 330b)의 제1 및 제2 대향 에지들(332a, 332b) 사이의 제1 및 제2 마이크로전자 요소들 각각을 양단할 수 있고, 제3 및 제4 마이크로전자 요소들(330c, 330d)의 각각의 중앙 영역은 여전히 도 3a의 실시예와 유사한 방식으로 제2 윈도우 또는 오프닝(326b)과 정렬 될 수 있고, 그에 따라 상기 기판의 상기 제1 표면과 직교하고 상기 제2 오프닝의 제2 공통 축(329b)을 포함하는 제2 이론적인 평면이 개별 마이크로전자 요소(330c, 330d)의 제1 및 제2 대향 에지들(332a, 332b) 사이의 제3 및 제4 마이크로전자 요소들 각각을 양단할 수 있다.
예를 들어, 도 3c에 나타난 바와 같이, 제1, 제2, 제3, 및 제4 마이크로전자 요소들(330a, 330b, 330c, 330d)은, 기판(320)의 제2 표면(322)에 노출된 터미널들(325)과 상기 마이크로전자 요소들의 콘택들(335) 사이로 연장되는 제1, 제2, 제3, 및 제4 전기적 연결들(340)을 각각 포함할 수 있다. 도 3에 나타난 예에서, 상기 제1, 제2, 제3, 및 제4 전기적 연결들(340)은 기판의 도전성 요소들(324)과 마이크로전자 요소들(330)의 콘택들(335) 사이의 오프닝들(326)의 각각의 제1, 제2, 제3, 및 제4 부분들(327a, 327b, 327c, 327b)을 통해 연장된다. 여기에 설명된 다른 실시예들과 유사하게, 도 3b 및 도 3c의 실시예의 제1, 제2, 제3, 및 제4 전기적 연결들(340)은 일부 와이어 본드들을 포함할 수 있고, 모두 와이어 본드들을 포함할 수도 있으며, 또는 리드 본드들을 포함할 수 있다.
도 2a 및 도 2b에 나타난 실시예와 유사하게, 접착제(312)는 제3 및 제4 마이크로전자 요소들(330c, 330d)의 전방 표면(331)의 부분을 제1 및 제2 마이크로전자 요소들(330a, 330b)의 후방 표면(333)의 부분에 본딩하는데 사용될 수 있다. 스페이서(314)는 제3 및 제4 마이크로전자 요소들(330c, 330d)의 전방 표면(331)과 기판(320)의 제1 표면(321)의 부분 사이에 위치 될 수 있다.
도 1a 내지 도 3c를 참조하여 전술한 마이크로전자 패키지들 및 마이크로전자 어셈블리들은, 도 4에 나타난 시스템(400)과 같은 다양한 전자 시스템들의 구축에 활용될 수 있다. 예를 들어, 본 발명의 추가적인 실시예에 따른 시스템(400)은 전술한 마이크로전자 패키지들(10, 110, 210, 310)과 같은 복수의 모듈들 또는 구성요소들(406)을 포함할 수 있고, 상기 모듈들 또는 구성요소들(405)은 다른 전자 구성요소들(408, 410, 411)과 연계된다.
나타난 예시적인 시스템(400)에서, 상기 시스템은 가요성 인쇄 회로 기판과 같은 회로 패널, 마더보드, 또는 라이저 패널(riser panel)(402)을 포함할 수 있고, 상기 회로 패널은 모듈들 또는 구성요소들(406, 408, 410)을 서로 상호연결하는 많은 도전체들(404)을 포함할 수 있으며, 그 중 하나만이 도 4에 묘사되었다. 그러한 회로 패널(402)은 시스템(400)에 포함된 마이크로전자 패키지들 각각으로부터 또는 마이크로전자 패키지들 각각으로 신호들을 전송할 수 있다. 그러나, 이는 단지 예시적이고; 모듈들 또는 구성요소들(406) 사이의 전기적 연결들을 위한 임의의 적절한 구조가 사용될 수 있다.
또한, 특정 실시예에서, 상기 시스템(400)은 반도체 칩(408)과 같은 프로세서도 포함할 수 있고, 그에 따라 각각의 모듈 또는 구성요소(406)는 일 클럭 사이클에 N개의 데이터 비트들을 병렬로 전송하도록 구성될 수 있고, 상기 프로세서는 일 클럭 사이클에 M개의 데이터 비트들을 병렬로 전송하도록 구성될 수 있으며, M은 N 이상이다.
일 예에서, 시스템(400)은 일 클럭 사이클에 32 데이터 비트들을 병렬로 전송하도록 구성된 프로세서 칩(408)을 포함할 수 있고, 상기 시스템은 도 1a 내지 도 1c를 참조하여 설명된 마이크로전자 패키지(10)와 같은 4개의 모듈들(406)도 포함할 수 있으며, 각각의 모듈(106)은 일 클록 사이클에 8 데이터 비트들을 병렬로 전송하도록 구성된다(즉, 각각의 모듈(406)은 제1 및 제2 마이크로전자 요소들을 포함할 수 있고, 상기 2개의 마이크로전자 요소들 각각은 일 클록 사이클에 4 데이터 비트들을 병렬로 전송하도록 구성됨).
다른 예에서, 시스템(400)은 일 클럭 사이클에 64 데이터 비트들을 병렬로 전송하도록 구성된 프로세서 칩(408)을 포함할 수 있고, 상기 시스템은 도 3a 내지 도 3c를 참조하여 설명된 마이크로전자 패키지와 같은 4개의 모듈들(406)도 포함할 수 있으며, 각각의 모듈(406)은 일 클록 사이클에 16 데이터 비트들을 병렬로 전송하도록 구성된다(즉, 각각의 모듈(406)은 4개의 마이크로전자 요소들을 포함할 수 있고, 상기 4개의 마이크로전자 요소들 각각은 일 클록 사이클에 4 데이터 비트들을 병렬로 전송하도록 구성됨).
도 4에 도시된 예에서, 구성요소(408)는 반도체 칩이고 구성요소(410)는 디스플레이 스크린이지만, 임의의 다른 구성요소들이 시스템(400)에서 사용될 수 있다. 비록 도시의 명확성을 위해 2개의 추가적인 구성요소들(408, 411)만이 도 4에 묘사되었지만, 물론, 시스템(400)은 임의의 수의 그러한 구성요소들을 포함할 수 있다.
모듈들 또는 구성요소들(406) 및 구성요소들(408, 411)이, 점선들로 개략적으로 묘사된, 공통의 하우징(401)에 탑재될 수 있고, 원하는 회로를 형성하도록 필요에 따라 서로 전기적으로 상호연결될 수 있다. 상기 하우징(401)은 예를 들어 휴대폰 또는 PDA(personal digital assiatant)에서 사용될 수 있는 종류의 휴대용 하우징으로 묘사되었고, 스크린(410)은 상기 하우징의 표면에 노출 될 수 있다. 구조(406)가 이미징 칩과 같은 광-감지성 요소를 포함하는 실시예들에서, 상기 구조에 광을 라우팅하기 위해 렌즈들(411) 또는 다른 광학 장치들이 또한 제공 될 수 있다. 또한, 도 4에 나타난 간략화된 시스템은, 순전히 예시적이다; 데스크탑 컴퓨터들, 라우터들 등과 같은 일반적으로 고정된 구조물로 간주되는 시스템들을 포함하는, 다른 시스템이 전술한 구조들을 사용하여 제조 될 수 있다.
이상 설명한 마이크로전자 패키지들의 일부 또는 전부에서, 마이크로전자 요소들 중 하나 이상의 후방 표면은 제조를 완료 한 후 마이크로전자 패키지의 외부 표면에 적어도 부분적으로 노출될 수 있다. 따라서, 도 1a에 대하여 전술한 마이크로전자 패키지(10)에서, 마이크로전자 요소(30)의 후방 표면(33)은 완성된 마이크로전자 패키지(10) 내 밀봉제(5)의 외부 표면에 부분적으로 또는 완전히 노출 될 수 있다.
전술한 실시예들 중 어느 하나에서, 상기 마이크로전자 패키지는 부분적으로 또는 전체적으로 임의의 적절한 열 전도성 물질로 이루어진 열 확산기를 포함 할 수 있다. 적절한 열 전도성 물질의 예들은, 금속, 그라파이트, 예를 들어 열-전도성 에폭시와 같은 열 전도성 접착제들, 솔더, 등 또는 그러한 물질들의 조합을 포함하나 그에 제한되지는 않는다. 일 예에서, 상기 열 확산기는 실질적으로 연속적인 금속 시트일 수 있다.
비록 본 발명이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 본 발명의 원리들 및 응용들을 단지 예시적으로 도시한 것으로 이해되어야 한다. 따라서, 많은 수정들이 상기 도시적인 실시예들에 대해 이루어질 수 있으며, 다른 배열들이 첨부된 청구범위에 의해 한정된 바와 같은 본 발명의 사상과 범위를 벗어남이 없이 고안될 수 있음이 이해되어야 한다.
다양한 종속항들 및 그 안에 기재된 특징들은, 초기 청구항들에 제시된 것과 다른 방식들로 조합될 수 있다는 것을 이해할 수 있을 것이다. 또한, 개별적인 실시예들과 관련하여 설명된 특징들은 설명된 실시예들 중 다른 것들과 공유될 수 있다는 것을 이해할 수 있을 것이다.

Claims (22)

  1. 마이크로전자 패키지로서,
    제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 제1 및 제2 대향 표면들을 갖는 기판으로서, 상기 기판은 상기 제1 및 제2 표면들 사이로 연장되고 상기 제1 방향으로 연장되는 제1 공통 축을 따라 각각 신장되는 제1 및 제2 별개 부분들을 한정하는 제1 오프닝을 갖는, 기판;
    상기 기판의 상기 제1 표면을 향하는 전방 표면 및 상기 각각의 전방 표면에서 콘택들의 컬럼을 각각 갖는 제1 및 제2 마이크로전자 요소들로서, 상기 제1 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제1 오프닝의 상기 제1 부분과 정렬되고, 상기 제2 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제1 오프닝의 상기 제2 부분과 정렬되는, 제1 및 제2 마이크로전자 요소들;
    상기 제2 표면에서 노출된 복수의 터미널들로서, 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 적어도 하나의 구성요소에 연결하도록 구성된, 복수의 터미널들;
    상기 제1 마이크로전자 요소의 상기 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제1 오프닝의 상기 제1 부분과 정렬된 제1 전기 연결들; 및
    상기 제2 마이크로전자 요소의 상기 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제1 오프닝의 상기 제2 부분과 정렬된 제2 전기 연결들을 포함하는, 마이크로전자 패키지.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 마이크로전자 요소들은 각각 후방 표면을 갖고, 상기 후방 표면은 상기 각각의 전방 표면과 반대되며,
    상기 제1 및 제2 마이크로전자 요소들 각각은,
    상기 각각의 마이크로전자 요소의 상기 전방 및 후방 표면 사이로 연장되고 상기 제1 방향으로 연장되는 제1 및 제2 대향 에지들; 및
    상기 제1 에지에 인접하는 제1 외측 영역, 상기 제2 에지에 인접하는 제2 외측 영역, 및 상기 제1 및 제2 외측 영역들 사이에 배치된 중앙 영역을 포함하고,
    상기 제1 및 제2 외측 영역들 및 상기 중앙 영역 각각은 동일한 폭을 갖고, 그에 따라 상기 중앙 영역은 상기 제1 및 제2 에지들 사이의 거리의 세 부분 중 가운데 부분(middle third)을 연장시키며,
    상기 개별 마이크로전자 요소의 상기 콘택들은 상기 각각의 중앙 영역에 배치되는, 마이크로전자 패키지.
  3. 청구항 2에 있어서,
    상기 제1 및 제2 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제1 공통 축을 포함하는 이론적인 평면에서 연장되는, 마이크로전자 패키지.
  4. 청구항 2에 있어서,
    상기 제1 및 제2 마이크로전자 요소들의 상기 전방 표면들은 상기 제1 표면에 평행한 단일 평면에 배열되는, 마이크로전자 패키지.
  5. 청구항 2에 있어서,
    상기 제1 마이크로전자 요소는 상기 제2 방향으로 연장되고 상기 제1 마이크로전자 요소의 상기 전방 및 후방 표면들 사이로 연장되는 에지를 갖고,
    상기 제2 마이크로전자 요소의 상기 전방 표면은 상기 제1 마이크로전자 요소의 상기 후방 표면을 향하고 상기 제1 방향에서 상기 제1 마이크로전자 요소의 상기 에지를 넘어 돌출되는, 마이크로전자 패키지.
  6. 청구항 2에 있어서,
    상기 마이크로전자 요소들 각각은 메모리 스토리지 어레이 기능을 주로 제공하도록 구성되는, 마이크로전자 패키지.
  7. 청구항 2에 있어서,
    상기 마이크로전자 요소들은 주소지정 가능한(addressable) 메모리 모듈로서 함께 기능하도록 구성되고,
    상기 마이크로전자 패키지는 상기 마이크로전자 요소들 각각에서 수신된 데이터의 일부를 저장하도록 구성되는, 마이크로전자 패키지.
  8. 청구항 2에 있어서,
    상기 제1 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들을 포함하고,
    상기 제2 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들을 포함하는, 마이크로전자 패키지.
  9. 청구항 2에 있어서,
    상기 제1 전기 연결들 모두는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들이고,
    상기 제2 전기 연결들 모두는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들인, 마이크로전자 패키지.
  10. 청구항 2에 있어서,
    상기 제1 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제1 부분과 정렬된 리드 본드들을 포함하고,
    상기 제2 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제2 부분과 정렬된 리드 본드들을 포함하는, 마이크로전자 패키지.
  11. 청구항 2에 있어서,
    상기 기판은 상기 기판의 평면 내에서 12 ppm/℃ 보다 작은 열팽창 계수(CTE)를 갖는 물질로 필요적으로 구성되는 요소인 것을 특징으로 하는, 마이크로전자 패키지.
  12. 청구항 2에 있어서,
    상기 기판은 상기 제1 및 제2 표면들 사이로 연장되고 상기 제1 공통 축에 평행하는 제2 공통 축을 따라 각각 신장되는 제3 및 제4 별개 부분들을 한정하는 제2 오프닝을 갖고,
    상기 마이크로전자 패키지는,
    상기 기판의 상기 제1 표면을 향하는 전방 표면 및 상기 전방 표면에서 콘택들의 컬럼을 각각 갖는 제3 및 제4 마이크로전자 요소들로서, 상기 제3 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제2 오프닝의 상기 제3 부분과 정렬되고, 상기 제4 마이크로전자 요소의 상기 콘택들의 컬럼은 상기 제2 오프닝의 상기 제4 부분과 정렬되는, 제3 및 제4 마이크로전자 요소들;
    상기 제3 마이크로전자 요소의 상기 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제2 오프닝의 상기 제3 부분과 정렬된 제3 전기 연결들; 및
    상기 제4 마이크로전자 요소의 상기 콘택들 중 적어도 일부로부터 상기 터미널들 중 적어도 일부로 연장되는 상기 제2 오프닝의 상기 제4 부분과 정렬된 제4 전기 연결들을 더 포함하는, 마이크로전자 패키지.
  13. 청구항 12에 있어서,
    상기 제3 및 제4 마이크로전자 요소들은 각각 후방 표면을 갖고, 상기 후방 표면은 상기 각각의 전방 표면과 반대되며,
    상기 제3 및 제4 마이크로전자 요소들 각각은,
    상기 각각의 마이크로전자 요소의 상기 전방 및 후방 표면 사이로 연장되고 상기 제1 방향으로 연장되는 제1 및 제2 대향 에지들; 및
    상기 제1 에지에 인접하는 제1 외측 영역, 상기 제2 에지에 인접하는 제2 외측 영역, 및 상기 제1 및 제2 외측 영역들 사이에 배치된 중앙 영역을 포함하고,
    상기 제1 및 제2 외측 영역들 및 상기 중앙 영역 각각은 동일한 폭을 갖고, 그에 따라 상기 중앙 영역은 상기 제1 및 제2 에지들 사이의 거리의 세 부분 중 가운데 부분(middle third)을 연장시키며,
    상기 개별 마이크로전자 요소의 상기 콘택들은 상기 각각의 중앙 영역에 배치되는, 마이크로전자 패키지.
  14. 청구항 13에 있어서,
    상기 제1 및 제2 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제1 공통 축을 포함하는 제1 이론적인 평면에서 연장되고,
    상기 제3 및 제4 마이크로전자 요소들 각각의 상기 콘택들의 컬럼은, 상기 기판의 상기 제1 표면과 수직하고 상기 제2 공통 축을 포함하는 제2 이론적인 평면에서 연장되는, 마이크로전자 패키지.
  15. 청구항 12에 있어서,
    상기 제1, 제2, 제3, 및 제4 마이크로전자 요소들의 상기 전방 표면들은 상기 제1 표면에 평행한 단일 평면에 배열되는, 마이크로전자 패키지.
  16. 청구항 12에 있어서,
    상기 제1 및 제2 마이크로전자 요소들은 각각 상기 제1 방향으로 연장되고 상기 각각의 전방 및 후방 표면들 사이로 연장되는 에지를 갖고,
    상기 제3 마이크로전자 요소의 상기 전방 표면은 상기 제1 마이크로전자 요소의 상기 후방 표면을 향하고 상기 제2 방향에서 상기 제1 마이크로전자 요소의 상기 에지를 넘어 돌출되며,
    상기 제4 마이크로전자 요소의 상기 전방 표면은 상기 제2 마이크로전자 요소의 상기 후방 표면을 향하고 상기 제2 방향에서 상기 제2 마이크로전자 요소의 상기 에지를 넘어 돌출되는, 마이크로전자 패키지.
  17. 청구항 12에 있어서,
    상기 제1 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들을 포함하고,
    상기 제2 전기 연결들의 적어도 일부는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들을 포함하며,
    상기 제3 전기 연결들의 적어도 일부는 상기 제2 오프닝의 상기 제3 부분을 통해 연장되는 와이어 본드들을 포함하고,
    상기 제4 전기 연결들의 적어도 일부는 상기 제2 오프닝의 상기 제4 부분을 통해 연장되는 와이어 본드들을 포함하는, 마이크로전자 패키지.
  18. 청구항 12에 있어서,
    상기 제1 전기 연결들 모두는 상기 제1 오프닝의 상기 제1 부분을 통해 연장되는 와이어 본드들이고,
    상기 제2 전기 연결들 모두는 상기 제1 오프닝의 상기 제2 부분을 통해 연장되는 와이어 본드들이며,
    상기 제3 전기 연결들 모두는 상기 제2 오프닝의 상기 제3 부분을 통해 연장되는 와이어 본드들이고,
    상기 제4 전기 연결들 모두는 상기 제2 오프닝의 상기 제4 부분을 통해 연장되는 와이어 본드들인, 마이크로전자 패키지.
  19. 청구항 12에 있어서,
    상기 제1 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제1 부분과 정렬된 리드 본드들을 포함하고,
    상기 제2 전기적 연결들 중 적어도 일부는 상기 제1 오프닝의 상기 제2 부분과 정렬된 리드 본드들을 포함하며,
    상기 제3 전기적 연결들 중 적어도 일부는 상기 제2 오프닝의 상기 제3 부분과 정렬된 리드 본드들을 포함하고,
    상기 제4 전기적 연결들 중 적어도 일부는 상기 제2 오프닝의 상기 제4 부분과 정렬된 리드 본드들을 포함하는, 마이크로전자 패키지.
  20. 청구항 2에 따른 마이크로전자 패키지를 포함하는 마이크로전자 어셈블리로서,
    패널 콘택들을 갖는 회로 패널을 더 포함하고,
    상기 마이크로전자 패키지의 상기 터미널들은 상기 패널 콘택들에 본딩되는, 마이크로전자 어셈블리.
  21. 청구항 2에 따른 마이크로전자 패키지 및 상기 마이크로전자 패키지에 전기적으로 연결된 하나 이상의 다른 전자 구성요소들을 포함하는 시스템.
  22. 청구항 21에 있어서,
    하우징을 더 포함하고,
    상기 마이크로전자 패키지 및 상기 다른 전자 구성요소들은 상기 하우징에 탑재되는, 시스템.
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