JP2023526357A - モジュール式の積層型シリコンパッケージアセンブリ - Google Patents

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シ,ホン
ピアス,ケリー・エム
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    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73259Bump and HDI connectors
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
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    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
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    • H01L2225/06503Stacked arrangements of devices
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    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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Abstract

1つ以上のチップレットと整合可能なモジュール式チップ積層体を提供するチップパッケージアセンブリおよびその作製方法を提供する。チップレットを用いることにより、多数のさまざまなチップパッケージアセンブリ設計で同じモジュール式積層体を利用することが可能となり、結果として、全体的にわずかなソリューションコストで、はるかに速いペースで開発がなされることとなる。

Description

技術分野
本発明の実施形態は、概して、チップパッケージアセンブリに関し、特に、再配線層を介して1つ以上の集積回路ダイとインターフェイス接続されたチップレットを備えるチップパッケージアセンブリに関する。
背景
特に、タブレット、コンピュータ、コピー機、デジタルカメラ、スマートフォン、制御システム、現金自動預け払い機、データセンタ、人工知能システム、および機械学習システムなどの電子デバイスは、多くの場合、より高度な機能およびより高いコンポーネント密度を得るためにチップパッケージアセンブリを活用する電子コンポーネントを採用している。従来のチップパッケージング方式は、多くの場合、シリコン貫通ビア(through-silicon-via:TSV)インターポーザ基板と共にパッケージ基板を利用することで、複数の集積回路(integrated circuit:IC)ダイを単一のパッケージ基板に実装することを可能にする。ICダイはメモリデバイス、論理デバイス、または他のICデバイスを含み得る。
チップパッケージ設計が複雑であるため、市場のニーズをタイムリーに満たすことは特に困難である。大型のモノリシックICダイを採用しているパッケージは多くの場合、設計および構築に長い期間を必要とし、結果として、多額のコストがかかってしまう。これらの属性は、設計のための準備期間の短縮およびコストの削減を必要とするような、たとえばデータセンタ、人工知能、および機械学習アプリケーションなどの市場では、特に望ましくない。さらに、アプリケーション要件がさらに一層急速に変化してきているので、進化発展する市場需要を迅速にコスト効率良く満たすことのできる能力を得ることは極めて困難になってきた。
したがって、従来のモノリシックソリューションと比べて妥当なコストで設計および構築のための準備期間をより短縮することを可能にするとともにモジュール性が改善されたチップパッケージアセンブリが必要とされている。
概要
さまざまな別個のチップレットと整合され得るモジュール式チップ積層体を提供するチップパッケージアセンブリおよびその作製方法が提供される。単純なI/Oインターフェイスを有するモジュール式積層体を用いることにより、多種多様なチップレットオプションで容易に一体化することを可能にする一方で積層体の構成を容易に変更することが可能となるので、多数のさまざまなチップパッケージアセンブリ設計を、以前に開発されたコンポーネントまたはより効率的に開発されたコンポーネントから組立てることが可能となり、結果として、わずかなコストではるかに速いペースで開発がなされることとなる。
一例では、チップパッケージアセンブリは、入出力集積回路(input/output integrated circuit:I/O IC)ダイと、機能ICダイと、第1のチップレットと、基板とを含む。当該I/O ICダイは第1の表面および第2の表面を有する。当該機能ICダイは、当該I/O ICダイの当該第1の表面上に積層される。当該基板は第1の表面および第2の表面を有する。当該第1のチップレットは、当該基板と当該I/O ICダイとの間に配置される。当該基板は、当該チップパッケージアセンブリ内において、当該第1のチップレットおよび当該I/O ICダイを介して当該機能ICダイの機能回路に通信可能に結合された基板回路を有する。
別の例では、入出力集積回路(I/O IC)ダイと、第1の再配線層(redistribution layer:RDL)と、第1の機能ICダイと、第1のチップレットと、基板とを含むチップパッケージアセンブリが提供される。IC I/Oダイは第1の表面および第2の表面を有する。機能ICダイは、I/O ICダイの第1の表面上に積層される。第1のRDLは、I/O ICダイの第2の表面を第1のチップレットに結合する。基板は第1の表面および第2の表面を有する。第1のチップレットは、基板とI/O ICダイとの間に配置される。基板は、チップパッケージアセンブリ内において、第1のRDL、第1のチップレット、およびI/O ICダイを介して機能ICダイの機能回路に通信可能に結合された基板回路を有する。第1のRDLは、第1のチップレットをバイパスしつつI/O ICダイのI/O回路を基板回路に直接接続する回路を有する。誘電体充填層は、I/O ICダイおよび機能ICダイの周りに横方向に配置される。
さらに別の実施形態では、チップパッケージアセンブリを作製するための方法が提供される。当該方法は、(a)複数の集積回路(IC)ダイと露出接点を有するI/O ICダイとを含むダイ積層体を形成するステップと、(b)当該I/O ICダイの当該露出接点上に第1の再配線層(RDL)を形成するステップと、(c)チップレットを第1のRDLに結合するステップと、(d)当該チップレットを基板に結合するステップとを含む。
図面の簡単な説明
本発明の上述の特徴が詳細に理解され得るように、上記で簡潔に要約された本発明のより具体的な説明は実施形態を参照することによって得ることができ、そのうちのいくつかは添付の図面に示されている。しかしながら、添付の図面は本発明の典型的な実施形態のみを示すものであり、このため、本発明が他の等しく有効な実施形態を許容し得るからといって本発明の範囲を限定するものと見なされるべきでないことに留意されたい。
チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているチップパッケージアセンブリを示す概略断面図である。 図1のチップパッケージアセンブリのうち、当該チップパッケージアセンブリの再配線層の一部を示す部分断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているチップパッケージアセンブリを作製するための方法を示すフロー図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図4の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されている別のチップパッケージアセンブリを示す概略断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されている別のチップパッケージアセンブリを示す概略断面図である。 チップ積層体の周りに配置された補助要素の例示的な幾何学的配置を示す、図6のチップパッケージアセンブリを示す概略上面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているさらに別のチップパッケージアセンブリを示す概略断面図である。
理解を容易にするために、可能な限り、複数の図に共通する同一の要素を示すために同一の参照番号が用いられている。ある実施形態の要素が他の実施形態に有益に組込まれ得るよう企図されている。
詳細な説明
1つ以上のチップレットと整合され得るモジュール式チップ積層体を含むチップパッケージアセンブリおよびその作製方法が提供される。スケーラブルなモジュール式チップ積層体を備えた1つ以上のチップレットを用いることにより、多数のさまざまなチップパッケージアセンブリ設計を効率的に市場に導入することが可能となり、結果として、わずかなコストで、はるかに速いペースで開発がなされることとなる。チップ積層体の底部に単純な入出力集積回路(I/O IC)ダイを利用することにより、チップパッケージアセンブリのモジュール化が可能となる。再配線層(RDL)は、チップ積層体のI/O ICダイを1つ以上のチップレットに結合するために利用される。このため、I/O ICダイにより、チップ積層体内で機能(すなわち、メモリまたは論理)I/Cダイのほぼいずれの組合わせをも用いることが可能となり、これにより、RDLと同じ接続フットプリントが保持される。RDL作製に汎用性があるので、さまざまなチップレットを単一のI/O ICダイ設計で利用することが可能となる。結果として、当該I/O ICダイ/RDLインターフェイスは、全ての新しい用途のためにチップパッケージアセンブリ全体を設計およびテープアウトする必要なしに、機能ICダイの多くのさまざまな組合わせを多くのさまざまなチップレットと整合させることを可能にする。
以下で説明する例では、チップパッケージアセンブリは、再配線層(RDL)を利用してチップレットと相互接続されるチップ積層体を含む。当該チップ積層体は、他のチップパッケージアセンブリにおいて有益に利用され得るチップパッケージアセンブリの単体のサブコンポーネントとして提供され得る。さらに、チップ積層体/RDLアセンブリとして組合わされたチップ積層体およびRDLはまた、さまざまなチップレットを用いる他のチップパッケージアセンブリにおいて有益に利用され得るチップパッケージアセンブリの単体のサブコンポーネントとしても提供され得る。いくつかの例では、少なくとも1つのチップレットは、効率的な接地および電力ルーティングのための導電性信号フィードスルーを有するチップレット層に埋込まれる。チップレット層は、構成間で多大な開発コストおよび設計コストを掛けることなくさまざまなチップ積層体および/またはチップレットの使用を可能にするモジュール式アセンブリ技術を提供するために、チップ積層体/RDLアセンブリに直接接続するように構成される。
有益には、上述されるとともに以下でさらに詳述される構成および技術は、モジュール式でスケーラブルなチップパッケージアセンブリを提供する。結果として、チップパッケージアセンブリを作成するためのコストおよび開発時間が、従来の大規模なモノリシックダイソリューションと比べて著しく改善される。
ここで図1を参照すると、チップパッケージアセンブリ100の概略断面図が示される。チップパッケージアセンブリ100は、再配線層(RDL)116によってチップレット112に結合されたチップ積層体102を含む。チップパッケージアセンブリ100はまた、パッケージ基板134を含む。チップレット112は、複数の導電性信号フィードスルー114も含むチップレット層110に配置される。RDL116の回路120は、パッケージ基板134のパッケージ基板回路142およびチップレット112の回路を、チップパッケージアセンブリ100の範囲内でチップ積層体102の回路と接続するように構成される。
チップ積層体102はモールドコンパウンド144に埋込まれる。チップ積層体102およびモールドコンパウンド144は、RDL116とともに、チップ積層体/RDLアセンブリ146を形成する。チップ積層体/RDLアセンブリ146は、機械的かつ電気的にチップレット層110と直接接続され、チップレット層110を介してパッケージ基板134に接続される。
チップ積層体102は、少なくとも1つの入出力集積回路(I/O IC)ダイ104と、少なくとも1つの機能ICダイ106とを含む。図1では、3つの機能ICダイ106がI/O ICダイ104の上に垂直に積重されているのが示されているが、機能ICダイ106の総数は、1個から、チップパッケージアセンブリ100内に収まり得るのと同数の個数までの範囲であり得る。加えて、単一のICチップ積層体102が図1に示されているが、追加のICチップ積層体が、共通のパッケージ基板134上に横方向に配置されて、共通のまたは別個のRDL116を介して1つ以上のチップレット層110によって共通のパッケージ基板134に接続されてもよい。
I/O ICダイ104は、概して、RDL116の回路120をICチップ積層体102内の機能ICダイ106の回路に結合するためのルーティング回路を含む。I/O ICダイ104は、複数の複雑なシリコンデバイス(すなわち機能ICダイ106)の間におけるデータの移動を可能にする単純なシリコンデバイスである。I/O ICダイ104は、1つ以上の複雑なシリコンデバイス(たとえば、機能ICダイ106)から入力され、次いで1つ以上の複雑なシリコンデバイスにフレキシブルに分配されるべきデータを選択する/イネーブルにする制御入力を含む。I/O ICダイ104は、I/O ICダイ回路が機能ICダイ106同士の間または機能ICダイ106とRDL116の回路120との間で転送されるデータの処理をほとんどまたは全く実行しないので、I/O ICダイ104の回路が接続する機能ICダイ106とは別個のものである。そのため、I/O ICダイ104の回路は機能ICダイ106よりも桁違いに複雑であるわけではない。
一例では、I/O ICダイ104の回路はルーティング回路のみを含む。別の例では、I/O ICダイ104の回路はmux回路およびdemux回路を含む。I/O ICダイ104の回路は付加的にクロッキング回路を含み得る。単純なルート処理回路は、機能ICダイ106同士の間、および機能ICダイ106の回路とRDL116の回路120との間で、I/O ICダイ104を通じて信号をルーティングするのに必要な範囲まで、I/O ICダイ104の回路内に存在し得る。
上述したように、1つ以上の機能ICダイ106がI/O ICダイ104上に積層される。チップ積層体102において利用される機能ICダイ106の1つ以上は、フィールドプログラマブルゲートアレイ(field programmable gate array:FPGA)等のプログラマブル論理デバイス、高帯域幅メモリ(high band-width memory:HBM)等のメモリデバイス、光学デバイス、プロセッサ、または他のIC論理構造を含むが、これらに限定されない。機能ICダイ106の1つ以上は、任意には、光検出器、レーザ、光源等の光学デバイスを含んでもよい。図1の例では、I/O ICダイ104から最も遠くにある機能ICダイ106は、自動運転自動車、人工知能、およびデータセンタニューラルネットワークアプリケーションなどのハードウェアにおける機械学習数学的演算を加速させるための(数学エンジンとしても公知である)数学プロセッサ回路を有する論理ダイである。一例では、積層体102内の機能ICダイ106は、ブロックランダムアクセスメモリ(block random access memory:BRAM)、ウルトラRAM(UltraRAM:URAM)、デジタル信号処理(digital signal processing:DSP)ブロック、構成可能な論理要素(configurable logic element:CLE)などを含む。チップ積層体102を備える機能ICダイ106がFPGAダイ以外のタイプを含め、同じタイプまたは異なるタイプであり得るよう企図されている。
モールドコンパウンド144は、機能ICダイ104、106の外側に配置され、パッケージアセンブリ100に追加の剛性をもたらすと同時に、機能ICダイ104と機能ICダイ106と間の相互接続部108を保護する。モールドコンパウンド144は、エポキシ系材料などのポリマー材料または他の適切な材料であってもよい。
各々の機能ICダイ106は底面および上面を含む。機能ICダイ106の底面は、ICチップ積層体102内において次に下側にある機能ICダイ106の上面に結合される。ICチップ積層体102内における最下部の機能ICダイ106の底面は、I/O ICダイ104の上面に結合される。機能ICダイ106およびI/O ICダイ104は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部108を介して互いに機械的かつ電気的に結合される。
I/O ICダイ104の底面はRDL116の上面に結合される。I/O ICダイ104の回路は、半田無しのハイブリッド接合部などの相互接続部108を通じて、または半田接続部を介して、RDL116の回路120に機械的かつ電気的に結合される。RDL116の底面は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部130を介してチップレット層110の上面に結合される。
上述したように、チップレット層110は導電性信号フィードスルー114およびチップレット112を含む。導電性信号フィードスルー114およびチップレット112はモールドコンパウンド132に埋込まれている。導電性信号フィードスルー114は、概して、チップレット層110の上面と底面との間を通る導電性経路である。モールドコンパウンド132は誘電体充填層であって、フィードスルー114間を電気的に絶縁するとともに、チップレット層110に剛性をもたらす。
チップレット112は、チップパッケージアセンブリ100内に配置されたチップ積層体102または他のチップレットを機能させるように構成された集積回路ブロックである。チップレット112は、特に、物理層(physical layer:PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(serial deserializer:SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整/分配システム、または光・電気変換器のうちの1つ以上で構成される回路を含む。チップレット112はまた、高帯域幅メモリ(HBM)デバイスとして、またはその一部として構成され得る。チップレット112の上面は、相互接続部130を介してRDL116の底面に結合され、チップレット112の底面は、ダミーボール124を介してパッケージ基板134の上面136に結合される。代替的には、チップレット112がTSVを含む実施形態では、ボール124は、チップレット112および/またはRDL116の回路をパッケージ基板134の回路142に接続するためにアクティブであり得る。ダミーボール124は、パッケージ基板134の上面136からチップレット112の表面まで適切かつ均一な間隔を空ける役割を果たすものであり、このため、フィードスルー114をパッケージ基板134のパッケージ基板回路142に結合する半田相互接続部148が広い温度範囲にわたって露出されたときに受ける応力が小さくなる。ダミーボール124によってもたらされる間隔により、パッケージ基板134とチップレット層110との間にアンダーフィル150を配置することが可能となり、これにより、チップパッケージアセンブリ100の剛性を高めつつ半田相互接続部148およびダミーボール124を保護する。
チップレット112は、任意には、電力信号、接地信号、および/またはデータ信号がチップレット112内を真っ直ぐに通ることを可能にするように、シリコン貫通ビアを含んでもよい。図1に示す例では、チップレット112のすべての入力および出力が相互接続部130を介して活性面126を通じてルーティングされる一方で、すべての電力信号、接地信号および/またはデータ信号がRDL116の回路120とパッケージ基板134のパッケージ基板回路142との間で直接、信号フィードスルー114を通じてルーティングされるので、チップレット112はシリコン貫通ビアを備えていない。
パッケージ基板134の底面138は、半田ボール140または他の適切な電気接続部によってプリント回路基板(printed circuit board:PCB、図示せず)に結合される。半田ボール140は、データ、接地、および電力などの電気信号を、パッケージ基板134のパッケージ基板回路142を通じてチップレット層110に与え、最終的に、RDL116の回路120およびI/O ICダイ104の回路を通じて機能ICダイ106の回路に与える。
上述したように、I/O ICダイ104の回路はRDL116の回路120に接続される。I/O ICダイ104とRDL116との間の接続の詳細を図2にさらに示す。RDL116はモールドコンパウンド144の底面152とも接触している。
図2の部分断面図を参照すると、I/O ICダイ104はコンタクトパッド202を含み、当該コンタクトパッド202において、I/O ICダイ104の回路204が終端する。コンタクトパッド202は、I/O ICダイ104の底面に露出している。パッド202上には相互接続部154が形成されている。相互接続部154はまた、RDL116の回路120に電気的かつ機械的に接続される。RDL116の上面は、I/O ICダイ104の底面およびモールドコンパウンド144の底面152の上に直接作製される。代替的には、RDL116はチップレット112の表面上に形成されてもよい。RDL116は、RDL116の回路120を生成するためにパターニングされる金属および誘電体からなる少なくとも3つの層を含む。一例では、パターニングされた金属ライン210およびビア212によって形成される回路120を備える経路は、誘電体層214内で、半田接続なしに、I/O ICダイ104の底部の下方に露出された相互接続部154に直接接続される。このような態様では、コンタクトパッド202間の間隔は、半田相互接続部を利用する接続部よりもはるかに微細なピッチを有し得る。回路120を含む経路はRDL116の底面にて終端し当該底面に露出しており、このため、下側のチップレット112の回路および導電性信号フィードスルー114との電気的かつ機械的な接続が容易になる。たとえば、RDL116の回路120は、相互接続部130を介して、チップレット112の活性面126上に露出されたコンタクトパッド206に接続される。RDL116の回路120はまた、相互接続部118を介して導電性信号フィードスルー114に接続される。
図3は、特に図1および図2を参照して上述したチップパッケージアセンブリ100などの、RDLを介してチップ積層体がチップレットに結合されているチップパッケージアセンブリを作製するための方法300を示すフロー図である。図4A~図4Fは、図3の方法300のさまざまな段階におけるチップパッケージアセンブリ100を示す概略断面図である。なお、図4A~図4Eに示されるダイ104、106および他のコンポーネントの向きが図1に示される向きと比べて180度異なっていることに留意されたい。言い換えれば、図4A~図4Eに示されるダイ104、106および他のコンポーネントは、図1に示すものと比べて上下逆さまである。
方法300は、図4Aに示されるように、少なくとも1つのI/O ICダイ104および少なくとも1つの機能ダイ106を含むチップ積層体102をキャリア400に取付けることによって動作302から開始される。キャリア400は、初期の作製動作中にのみ利用されるので、チップ積層体102および後で作製されるRDL116をパッケージ基板134などの基板に実装してチップパッケージアセンブリ100の作製を完了する前に、チップ積層体102に取外し可能に取付けられる。一例では、チップ積層体102の上面402は、剥離可能な感圧接着剤を用いてキャリア400に取付けられる。
相互接続部154は、I/O ICダイ104の表面(すなわち、最上部の機能ICダイ106のうち、これに隣接する機能ICダイ106とは逆の方を向いている表面)から延在するように示されている。相互接続部154は、パターニングおよびめっきによって、または別の技術によって作製され得る。相互接続部154は、代替的には、方法300のうち後半の段階で形成されてもよい。
動作304において、モールドコンパウンド144は、図4Bに示されるように、ダイ104、106の周りに配置され、キャリア400と接触している。モールドコンパウンド144は、I/O ICダイ104の底面を越えて初期表面440まで延在する。相互接続部154は、概して初期表面440の下方にあり、モールドコンパウンド144によって封入されている。モールドコンパウンド144は、スピン回転され得るか、定量分配され得るか、オーバーモールド成形され得るか、または別の適切な方法によって堆積され得る。動作304において、モールドコンパウンド144は、隣り合うダイ104と106との間に規定された間隙空間を満たす。
任意には、動作304において、少なくとも1つ以上の補助要素を、チップ積層体102に隣接するモールドコンパウンド144に埋込んでもよい。モールドコンパウンドに埋込まれる補助要素はダミーダイ、コンデンサ、インダクタ、またはチップレットであってもよい。いくつかの例では、複数の補助要素が、チップ積層体102に隣接するモールドコンパウンド144に埋込まれる。複数の補助要素がモールドコンパウンド144に埋込まれる場合、各補助要素は同じタイプの補助要素であってもよく、または、補助要素のうちの1つ以上は異なるタイプの補助要素であってもよい。
代替的には、補助要素が利用される場合、当該補助要素は、モールドコンパウンド114を堆積させた後、より後の段階でRDL116に結合されてもよい。すなわち、補助要素は、モールドコンパウンド114内に埋込まれなくてもよく、後でRDL116に結合されてもよい。
動作306において、モールドコンパウンド144の初期表面440および相互接続部154の遠位端は、図4Cに示されるように、モールドコンパウンド144の底面152を形成するために、研削されるか、機械的に除去されるか、または他の方法で除去される。動作306により、相互接続部154の遠位端がモールドコンパウンド144の底面152と同一平面に形成される。
動作308において、RDL116は、図4Dに示されるように、半田接続を用いずにモールドコンパウンド144の底面152上に直接作製される。RDL116は、ライン210およびビア214から形成される金属経路が形成されている少なくとも3つ以上の誘電体層214を堆積させることによって作製される。金属経路の金属製のライン210およびビア212が再配線層116の回路120を形成する。
動作310において、図4Eに示されるように、キャリア400が取外され、相互接続部118、130を利用してRDL116がチップレット層110に電気的かつ機械的に接続される。チップレット層110は、チップレット112の活性面126がRDL116に対向して配置されて電気的に接続されるように配向され得る。代替的には、チップレット層110は、チップレット112のシリコン面128がRDL116に対向して配置され、これにより、RDL116の回路120が、チップレット112の表面上に露出されたシリコン貫通ビアに結合されるように、配向されてもよい。
動作312において、パッケージ基板134は、図4Eに示されるように、半田相互接続部148を利用する相互接続部を利用して、チップレット層110に電気的かつ機械的に接続される。図4Eの例では、チップレット112の回路が、相互接続部130または他の適切な接続部によってRDL116の回路120に機械的かつ電気的に結合されるとともに、チップレット層110の導電性信号フィードスルー114とパッケージ基板134のパッケージ基板回路142との間が半田相互接続部148または他の適切な接続部によって電気的に接続されるように、チップレット112の活性面126はRDL116に面している。代替的には、図4Fに示されるように、RDL116の回路120をチップレット112を通じて形成されるシリコン貫通ビア450に結合するために相互接続部130が利用されるとともに、チップレット層110の導電性信号フィードスルー114をRDL116の回路120に接続するために半田相互接続部148が利用されるように、チップレット112の活性面126はRDL116とは逆の方に面している。
動作312において、パッケージ基板134は、図1に示されるように、チップレット112のうちRDL116に面する活性面126を有するチップレット層110に、相互接続部148によって結合される。動作312はまた、ダミー(または機能)ボール124によってパッケージ基板134をチップレット層110に結合することを含み得る。チップレット112がシリコン貫通ビアを含む例では、ビアは、半田相互接続部148または他の適切な接続部によってパッケージ基板134のパッケージ基板回路142に電気的かつ機械的に結合され得る。
代替的には、RDL116は、チップレット層110上に作製され、その後、半田接続部または他の接続部を利用してチップ積層体102に取付けられてもよい。
図5は、再配線層(RDL)116によってチップ積層体102がチップレット460に結合されているチップパッケージアセンブリ500の概略断面図を示す。チップ積層体102および再配線層RDL116は、上述したように構成されてチップ積層体/RDLアセンブリ146を形成する。チップ積層体/RDLアセンブリ146は、チップレット460を含むチップレット層510に実装される。
チップレット層510は、チップレット層510に配置されたチップレット460が、チップレット層510が実装されるパッケージ基板134に面する活性面126を有していることを除いては、チップレット層110と本質的に同じように構成される。チップレット460のシリコン面128は、RDL116に面し、RDL116に結合されている。
より具体的には、チップレット460は、チップレット460が複数のシリコン貫通ビア450を含むことを除いては、チップレット112と本質的に同じように構成されている。シリコン貫通ビア450は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部502によって、チップレット460のシリコン面128上で、パッケージ基板134の回路(142;図5には図示せず)に結合される。シリコン貫通ビア450は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部130によって、チップレット460の活性面126上でRDL116の回路120に結合される。図5に示す例では、複数のシリコン貫通ビア450のうちの少なくともいくつかは、RDL116とパッケージ基板134との間で電力信号および/または接地信号を送信するように構成される。
相互接続部502同士は、その間に設けられた間隔が相互接続部148同士の間の間隔よりもはるかに近接しているので、パッケージ基板134のうち相互接続部502がチップレット460に接続している部分550におけるパッケージ基板回路142は、パッケージ基板134のうち相互接続部148がフィードスルー114に接続している部分552における回路と比べて、はるかに微細なピッチを有する。
たとえば、チップレット460の活性面126がパッケージ基板134に実装されている場合、部分550におけるパッケージ基板134のコンタクトパッドのピッチおよびチップレット460のコンタクトパッド206のピッチは130μm以下、たとえば54μm以下など、とすることができ、これにより高密度信号の送信が容易になる。パッケージ基板134の部分552におけるコンタクトパッドのピッチおよびチップレット層510の導電性信号フィードスルー114のピッチは200μmよりも大きく、これにより、チップレット層510のうちチップレット460を囲む(すなわち、チップレット460の外側にある)領域において、よりコスト効果の良い作製が可能となる。
図6は、再配線層(RDL)116によってチップ積層体102がチップレット460に結合されているチップパッケージアセンブリ600の概略断面図を示す。チップ積層体102および再配線層RDL116は、上述したように構成されて、チップ積層体/RDLアセンブリ646を形成する。チップ積層体/RDLアセンブリ646は、チップレット460を含むチップレット層510に実装される。チップレット層510は、図5を参照して上述したように作製される。
チップ積層体/RDLアセンブリ646は、チップ積層体/RDLアセンブリ646がチップ積層体/RDLアセンブリ646のモールドコンパウンド144に配置された少なくとも1つの補助要素602を含むことを除いては、図1を参照して上述したチップ積層体/RDLアセンブリ146と本質的に同じである。補助要素602は、追加の機能を提供し得るか、性能を向上させ得るか、またはチップパッケージアセンブリ600の反りを抑制し得る。
代替的には、補助要素602の1つ以上または全ては、モールドコンパウンド144に埋込まれずにRDL116に結合されてもよい。すなわち、補助要素602はモールドコンパウンド144の外側にあり、これにより、補助要素602を、所望のとおり、組立方法のさまざまな段階においてRDL116に結合することが可能になる。
図6に示す例では、2つの補助要素602がモールドコンパウンド144内に封入された状態で示されている。チップパッケージアセンブリ600において利用され得る補助要素602の個数は1個から、モールドコンパウンド144内にて嵌め合わせることができるのと同じ数の個数までとなるよう企図されている。補助要素602の上部は、モールドコンパウンド144の上面および最上部の機能ICダイ106の露出された上面と同一平面となるよう研削され得るかまたは作製され得る。代替的には、補助要素602の1つ以上の上部は、チップ積層体102の上部および/または他の補助要素602の1つ以上と同一平面でなくてもよい。補助要素602は相互接続部604を介してRDL116に結合される。相互接続部604は、半田無しのハイブリッド接合部および/または半田接続部、半田および/またはエポキシなどの他のタイプの接合材料であってもよい。いくつかの例では、相互接続部604は、補助要素602をRDL116に単純に機械的に固定する。他の例では、相互接続部604は、補助要素602内において回路をRDL116の回路120に電気的かつ機械的に接続する役割を果たす。
一例では、補助要素602の少なくとも1つ以上はダミーダイである。ダミーダイは、温度変化に起因するとともにチップパッケージアセンブリ600内に積層されたコンポーネント間の熱膨張係数間の不整合に起因する応力を低減する配置で、モールドコンパウンド144内に分散されている。
別の例では、補助要素602の少なくとも1つ以上はコンデンサである。ディープトレンチコンデンサなどのコンデンサとして構成される補助要素602は、他のタイプの構成を有する補助要素602とともに利用されてもよい。補助要素602に形成されたコンデンサの回路は、相互接続部604によってRDL116の回路120に電気的かつ機械的に結合される。一例では、補助要素602のディープトレンチコンデンサ回路はRDL116の回路120の電力レールに結合される。
別の例では、補助要素602の少なくとも1つ以上はインダクタである。インダクタとして構成された補助要素602は、他のタイプの構成を有する補助要素602とともに利用されてもよい。補助要素602に形成されたインダクタの回路は、相互接続部604によってRDL116の回路120に電気的かつ機械的に結合される。
別の例では、補助要素602の少なくとも1つ以上はチップレットである。チップレットとして構成された補助要素602は、他のタイプの構成を有する補助要素602とともに利用されてもよい。補助要素602に形成されたチップレットの回路は、相互接続部604によってRDL116の回路120に電気的かつ機械的に結合される。補助要素602のチップレット回路は、特に、物理層(PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整/分配システム、または光・電気変換器のうちの1つ以上として構成され得る。
図7は、図6のチップパッケージアセンブリ600の概略上面図であり、チップ積層体102の周りに配置された補助要素602の例示的な幾何学的配置を表わしている。補助要素602は、概して、モールドコンパウンド144のうち、チップ積層体102の最も外側の端縁702とモールドコンパウンド144の最も外側の端縁704との間に規定される領域706に配置される。領域706は概してチップ積層体102の境界を規定している。
一例では、単一の補助要素602が、2つの隣り合う端縁702と端縁704との間の領域706に配置される。他の例では、複数の補助要素602が、2つの隣り合う端縁702と端縁704との間の領域706に配置される。少なくとも2つの補助要素602がチップ積層体102によって分離される配置で、2つ以上の補助要素602が領域706に配置されてもよい。他の例では、1つ以上の補助要素602が、チップ積層体102の境界を規定している隣り合う端縁702、704からなる各対の間の領域706に配置される。図7に示す例では、4つの補助要素602がチップ積層体102のうちの2つの隣り合う端縁702同士の交差部に重なり合っており、これにより、反りに対するチップパッケージアセンブリ600の抵抗がさらに高められる。補助要素602はまた、チップ積層体102の機能ICダイ106の平面面積よりもはるかに小さい平面面積を有し得る。補助要素602が有し得る長さ対幅のアスペクト比は、チップ積層体102の機能ICダイ106の長さ対幅のアスペクト比よりもはるかに大きくてもよい。補助要素602のアスペクト比が高いことにより、隣り合う端縁702と704との間がより効率的に嵌合するだけでなく、チップパッケージアセンブリ600に剛性がもたらされる。
補助要素602は、チップパッケージアセンブリ500と同様の構造を有するチップパッケージアセンブリ600に組込まれているように例示されているが、上述した1つ以上の補助要素602は、1つ以上のICダイの境界を規定するモールドコンパウンドを利用する他のチップパッケージアセンブリの中でも特に、本明細書に記載のチップパッケージアセンブリのいずれかのモールドコンパウンド144に組込まれ得る。
図8は、チップパッケージアセンブリ800の第1の再配線層(RDL)116によってチップレット460がチップ積層体102に結合されているさらに別のチップパッケージアセンブリ800を示す概略断面図である。チップ積層体102および第1のRDL116は、図1、図2および図6を参照して上述したように構成されて、チップ積層体/RDLアセンブリ646を形成する。チップ積層体/RDLアセンブリ646はチップレット層/RDLアセンブリ800に実装される。チップレット層/RDLアセンブリ800は、チップレット層510上に直接形成される第2のRDL830を含む。チップレット層510がチップレット460を含んでいるので、第2のRDL830の一部がチップレット460上に直接形成される。チップレット層510は、図5を参照して上述したように作製され得る。
チップ積層体/RDLアセンブリ646は、図6を参照して上述したチップ積層体/RDLアセンブリと本質的に同じである。補助要素602は、追加の機能を提供し得るか、性能を向上させ得るか、またはチップパッケージアセンブリ600の反りを抑制し得る。
チップパッケージアセンブリ800は、チップレット層510が第2の再配線層(RDL)820を介してパッケージ基板134に結合されることを除いては、チップパッケージアセンブリ600を参照して図6にて説明したように作製され得る。第2のRDL830は、RDL116を参照して図2にて説明したように作製されて、チップレット層510の回路(すなわち、チップレット460の回路およびフィードスルー114)をパッケージ基板134のパッケージ基板回路142に電子的に結合する回路802を形成する。
第2のRDL830の回路802は、任意には、第2のRDL830を通って直線的に延在する導電性ビア804を含み得る。このような導電性ビア804は、第2のRDL830を通って電力および/または接地を直接ルーティングするように構成され得る。加えて、導電性ビア804は、電力および/または接地が第2のRDL830およびチップレット460を通って第1のRDL116に直接ルーティングされ得るように、チップレット460に形成された導電性ビア450と垂直に位置合わせされ得る。
第2のRDL830の回路802の一部は、チップレット層510の導電性フィードスルー114に直接結合される。第2のRDL830の回路802の一部は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部502によってチップレット460の回路に直接結合される。第2のRDL830の回路802の一部は、半田無しのハイブリッド接合部および/または半田接続部であり得る相互接続部830によってパッケージ基板のパッケージ基板回路142に直接結合される。第2のRDL830の回路802の一部は、半田バンプなどの相互接続部148によってパッケージ基板134のパッケージ基板回路142に直接結合される。パッケージ基板134と第2のRDL830、相互接続部830との間の間隙空間は、相互接続部148、830を保護するとともにチップパッケージアセンブリ800を固化するために、アンダーフィル806で充填され得る。
このように、1つ以上のチップレットと整合させることができるモジュール式チップ積層体を利用するチップパッケージアセンブリおよびその作製方法を説明してきた。有利には、チップ積層体が単純なI/O ICダイ上に構築されるので、多種多様な機能ダイが利用され得る一方で、当該I/O ICダイを通じてチップ積層体の同じ出力インターフェイスが維持されることとなり、これにより、最小限のコストおよび時間で迅速に設計および開発され得るモジュール式のフレキシブルな設計が可能となる。さらに、チップレットを用いることにより、スケーラブルなモジュール式のチップ積層体を多種多様なさまざまなチップレットにおいて利用することが可能になり、さらに、従来の設計を開発するのに必要なコストおよび時間のわずか何分の1かで広範囲の膨大なチップパッケージアセンブリ設計を迅速に設計および開発するための柔軟性を高めることが可能となる。したがって、モジュール式チップパッケージアセンブリは、優れたスケーラビリティ、低い開発コスト、および非常に魅力的な開発時間を提供する。
添付の特許請求の範囲に加えて、以下の非限定的な実施例において、開示された技術が説明され得る。
実施例1:チップパッケージアセンブリであって、第1の表面および第2の表面を有する入出力集積回路(I/O IC)ダイと、I/O ICダイの第1の表面上に積層された機能ICダイと、回路がI/O ICダイの回路に結合されている第1のチップレットと、第1の表面および第2の表面を有する基板とを含み、第1のチップレットは基板とI/O ICダイとの間に配置され、基板は、チップパッケージアセンブリ内において、第1のチップレットおよびI/O ICダイを介して機能ICダイの機能回路に通信可能に結合された基板回路を有する。
実施例2:I/O ICダイの第2の表面を第1のチップレットに結合する第1の再配線層(RDL)をさらに含む、実施例1のチップパッケージアセンブリ。
実施例3:第1のチップレットをバイパスしつつ、I/O ICダイのI/O回路を基板回路に直接接続する回路をさらに含む、実施例2のチップパッケージアセンブリ。
実施例4:第1のチップレットの周りに横方向に配置された第1の誘電体充填層と、第1の誘電体充填層に配置されて、I/O回路と基板回路との間に電気的接続部をもたらす導電性ビアとをさらに含む、実施例3のチップパッケージアセンブリ。
実施例5:第1のチップレットが、当該第1のチップレットを当該基板に機械的かつ電気的に結合する半田接続部をさらに含む、実施例4のチップパッケージアセンブリ。
実施例6:基板を第1のチップレットの活性側に結合する第2のRDLをさらに含む、実施例2のチップパッケージアセンブリ。
実施例7:第1のチップレットは、当該第1のチップレットの第1のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは当該第1のチップレットの回路を第1のRDLに結合する、実施例6のチップパッケージアセンブリ。
実施例8:第1のチップレットは、当該第1のチップレットの第1のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、当該第1のチップレットの回路を第1のRDLの第1のRDL回路および基板の基板回路に結合する、実施例2のチップパッケージアセンブリ。
実施例9:I/O ICダイおよび機能ICダイの周りに横方向に配置された第2の誘電体充填層と、第2の誘電体充填層に配置された回路素子とをさらに含み、当該回路素子は第1のRDLの第1のRDL回路に結合されている、実施例4のチップパッケージアセンブリ。
実施例10:当該回路素子はコンデンサである、実施例9のチップパッケージアセンブリ。
実施例11:当該コンデンサは、第1のRDLの第1のRDL回路内において電力レールに結合されたディープトレンチコンデンサである、実施例10のチップパッケージアセンブリ。
実施例12:I/O ICダイおよび機能ICダイの周りに横方向に配置された第2の誘電体充填層と、第1のチップレットから横方向にオフセットされた状態で第2の誘電体充填層に配置された第2のチップレットとをさらに含み、当該第2のチップレットは、第1のRDLの第1のRDL回路に結合された第2のチップレット回路を有する、実施例4のチップパッケージアセンブリ。
実施例13:第2のチップレットは、第1のRDLの第1のRDL回路に結合されたチップレット回路を有する複数のチップレットのうちの1つである、実施例12のチップパッケージアセンブリ。
実施例14:第2のチップレット回路は、物理層(PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整/分配システム、または光・電気変換器のうちの1つ以上を含む、実施例12のチップパッケージアセンブリ。
実施例15:第1のチップレットはシリコン貫通ビアを備えない、実施例1のチップパッケージアセンブリ。
実施例16:第1のチップレットの第1のチップレット回路は、物理層(PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および電力調整/分配システム、または光・電気変換器のうちの1つ以上をさらに含む、実施例1のチップパッケージアセンブリ。
実施例17:I/O ICダイはmux回路およびdemux回路をさらに含む、実施例1のチップパッケージアセンブリ。
実施例18:第1のICダイ上に積層された複数のICダイをさらに含み、複数のICダイのうち当該第1のICダイから最も遠くに配置された第2のICダイはプロセッサである、実施例1のチップパッケージアセンブリ。
実施例19:チップパッケージアセンブリであって、第1の表面および第2の表面を有する入出力集積回路(I/O IC)ダイと、I/O ICダイの第1の表面上に積層された複数の機能集積回路(IC)ダイと、第1のチップレットと、I/O ICダイの第2の表面を第1のチップレットに結合する第1の再配線層(RDL)と、第1の表面および第2の表面を有する基板とを含み、当該第1のチップレットは基板とI/O ICダイとの間に配置され、当該基板は、チップパッケージアセンブリ内において、第1のRDL、第1のチップレットおよびI/O ICダイを介して機能ICダイの機能回路に通信可能に結合された基板回路を有し、当該チップパッケージアセンブリはさらに、第1のチップレットをバイパスしつつ、I/O ICダイのI/O回路を基板回路に直接接続する回路と、I/O ICダイおよび機能ICダイの周りに横方向に配置された誘電体充填層とを含む、チップパッケージアセンブリ。
実施例20:第1のチップレットから横方向にオフセットされた状態で誘電体充填層に配置された回路素子または第2のチップレットをさらに含み、当該回路素子は第1のRDLの第1のRDL回路に結合される、実施例19のチップパッケージアセンブリ。
実施例21:第1のチップレットの第1のチップレット回路は、物理層(PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および電力調整/分配システム、または光・電気変換器のうちの1つ以上をさらに含む、実施例19のチップパッケージアセンブリ。
実施例22:第1のチップレットはI/O ICダイよりも小さい平面面積を有する、実施例19のチップパッケージアセンブリ。
実施例23:第1のチップレットはシリコン貫通ビアを備えない、実施例19のチップパッケージアセンブリ。
実施例24:I/O ICダイはmux回路およびdemux回路をさらに含む、実施例19のチップパッケージアセンブリ。
実施例25:複数のICダイのうちI/O ICダイから最も遠くに配置されるICダイはプロセッサである、実施例19のチップパッケージアセンブリ。
実施例26:第1のチップレットは、当該第1のチップレットを基板に機械的かつ電気的に結合する半田接続部をさらに含む、実施例19のチップパッケージアセンブリ。
実施例27:基板を第1のチップレットの活性側に結合する第2のRDLをさらに含む、実施例19のチップパッケージアセンブリ。
実施例28:第1のチップレットは、当該第1のチップレットの第1のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、第1のチップレットの回路を第1のRDLに結合する、実施例27のチップパッケージアセンブリ。
実施例29:第1のチップレットは、当該第1のチップレットの第1のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、第1のチップレットの回路を第1のRDLの第1のRDL回路および基板の基板回路に結合する、実施例19のチップパッケージアセンブリ。
実施例30:チップパッケージアセンブリを作製するための方法であって、複数の集積回路(IC)ダイと、露出接点を有するI/O ICダイとを含むダイ積層体を形成するステップと、I/O ICダイの露出接点上に第1の再配線層(RDL)を形成するステップと、チップレットを第1のRDLに結合するステップと、チップレットを基板に結合するステップとを含む、方法。
実施例31:チップレットのうち第1のRDLとは反対側に第2のRDLを形成するステップをさらに含む、実施例30の方法。
実施例32:チップレットの回路をバイパスしつつ第1のRDLをI/O ICダイに電気的に接続するステップをさらに含む、実施例30の方法。
実施例33:I/O ICダイの周りに第1の誘電体充填層を形成するステップをさらに含む、実施例30の方法。
実施例34:第1の誘電体充填層に配置された回路素子を、I/O ICダイの横方向外側で第1のRDLに電気的に結合するステップをさらに含む、実施例33の方法。
実施例35:第1の誘電体充填層に配置された第2のチップレットを、I/O ICダイの横方向外側で第1のRDLに電気的に結合するステップをさらに含む、実施例33の方法。
上述の記載は本発明の実施形態を対象としているが、本発明の基本的範囲から逸脱することなく、本発明の他の実施形態およびさらなる実施形態が考案され得るとともに、本発明の範囲は添付の特許請求の範囲によって決定される。

Claims (15)

  1. チップパッケージアセンブリであって、
    第1の表面および第2の表面を有する入出力集積回路(input/output integrated circuit:I/O IC)ダイと、
    前記I/O ICダイの前記第1の表面上に積層された機能ICダイと、
    前記I/O ICダイの回路に結合された回路を有する第1のチップレットと、
    第1の表面および第2の表面を有する基板とを含み、前記第1のチップレットは、前記基板と前記I/O ICダイとの間に配置され、前記基板は、前記チップパッケージアセンブリ内において、前記第1のチップレットおよび前記I/O ICダイを介して前記機能ICダイの機能回路に通信可能に結合された基板回路を有する、チップパッケージアセンブリ。
  2. 前記I/O ICダイの前記第2の表面を前記第1のチップレットに結合する第1の再配線層(redistribution layer:RDL)をさらに含む、請求項1に記載のチップパッケージアセンブリ。
  3. 前記第1のチップレットをバイパスしつつ前記I/O ICダイのI/O回路を前記基板回路に直接接続する回路をさらに含む、請求項2に記載のチップパッケージアセンブリ。
  4. 前記第1のチップレットの周りに横方向に配置された第1の誘電体充填層と、
    前記第1の誘電体充填層に配置されて前記I/O回路と前記基板回路との間に電気的接続部をもたらす導電性ビアとをさらに含む、請求項3に記載のチップパッケージアセンブリ。
  5. 前記第1のチップレットは、
    前記第1のチップレットを前記基板に機械的かつ電気的に結合する半田接続部をさらに含む、請求項4に記載のチップパッケージアセンブリ。
  6. 前記I/O ICダイおよび前記機能ICダイの周りに横方向に配置された第2の誘電体充填層と、
    前記第2の誘電体充填層に配置された補助要素とを含み、前記補助要素は前記第1のRDLの第1のRDL回路に結合され、前記補助要素はコンデンサ、ダミー構造またはチップレットである、請求項4に記載のチップパッケージアセンブリ。
  7. 前記I/O ICダイおよび前記機能ICダイの周りに横方向に配置された第2の誘電体充填層と、
    前記第2の誘電体充填層において前記第1のチップレットから横方向にオフセットされた状態で配置された第2のチップレットとを含み、前記第2のチップレットは、前記第1のRDLの第1のRDL回路に結合された第2のチップレット回路を有する、請求項4に記載のチップパッケージアセンブリ。
  8. 前記第2のチップレットは、前記第1のRDLの前記第1のRDL回路に結合されたチップレット回路を有する複数のチップレットのうちの1つである、請求項7に記載のチップパッケージアセンブリ。
  9. 前記第1のチップレットはシリコン貫通ビアを備えない、請求項1に記載のチップパッケージアセンブリ。
  10. 前記I/O ICダイは、mux回路およびdemux回路をさらに含む、請求項1に記載のチップパッケージアセンブリ。
  11. 前記第1のICダイ上に積層された複数のICダイをさらに含み、前記複数のICダイのうち前記第1のICダイから最も遠くに配置された第2のICダイはプロセッサである、請求項1に記載のチップパッケージアセンブリ。
  12. チップパッケージアセンブリであって、
    第1の表面および第2の表面を有する入出力集積回路(I/O IC)ダイと、
    前記I/O ICダイの前記第1の表面上に積層された複数の機能集積回路(IC)ダイと、
    第1のチップレットと、
    前記I/O ICダイの前記第2の表面を前記第1のチップレットに結合する第1の再配線層(RDL)と、
    第1の表面および第2の表面を有する基板とを含み、前記第1のチップレットは前記基板と前記I/O ICダイとの間に配置され、前記基板は、前記チップパッケージアセンブリ内において、前記第1のRDL、前記第1のチップレットおよび前記I/O ICダイを介して前記機能ICダイの機能回路に通信可能に結合された基板回路を有し、前記チップパッケージアセンブリはさらに、
    前記第1のチップレットをバイパスしつつ前記I/O ICダイのI/O回路を前記基板回路に直接接続する回路と、
    前記I/O ICダイおよび前記機能ICダイの周りに横方向に配置された誘電体充填層とを含む、チップパッケージアセンブリ。
  13. 前記第1のチップレットの前記第1のチップレット回路は、物理層(physical layer:PHY)回路、高帯域幅メモリ回路、プロセッサ、シリアル/デシリアライザ(serial deserializer:SerDes)、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、高帯域幅メモリ、および、電力調整/分配システム、または光・電気変換器のうちの1つ以上をさらに含む、請求項1または12に記載のチップパッケージアセンブリ。
  14. 前記基板を前記第1のチップレットの活性側に結合する第2のRDLをさらに含む、請求項2または12に記載のチップパッケージアセンブリ。
  15. 前記第1のチップレットは、前記第1のチップレットを貫通して配置された導電性ビアをさらに含み、前記導電性ビアは、前記第1のチップレットの回路を前記第1のRDLの第1のRDL回路および前記基板の前記基板回路に結合する、請求項2または12に記載のチップパッケージアセンブリ。
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