JP2023526357A - モジュール式の積層型シリコンパッケージアセンブリ - Google Patents

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die
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ラマリンガム，スレッシュ
アライア，ウィリアム・イー
シ，ホン
ピアス，ケリー・エム
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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Abstract

１つ以上のチップレットと整合可能なモジュール式チップ積層体を提供するチップパッケージアセンブリおよびその作製方法を提供する。チップレットを用いることにより、多数のさまざまなチップパッケージアセンブリ設計で同じモジュール式積層体を利用することが可能となり、結果として、全体的にわずかなソリューションコストで、はるかに速いペースで開発がなされることとなる。

Description

技術分野
本発明の実施形態は、概して、チップパッケージアセンブリに関し、特に、再配線層を介して１つ以上の集積回路ダイとインターフェイス接続されたチップレットを備えるチップパッケージアセンブリに関する。
背景
特に、タブレット、コンピュータ、コピー機、デジタルカメラ、スマートフォン、制御システム、現金自動預け払い機、データセンタ、人工知能システム、および機械学習システムなどの電子デバイスは、多くの場合、より高度な機能およびより高いコンポーネント密度を得るためにチップパッケージアセンブリを活用する電子コンポーネントを採用している。従来のチップパッケージング方式は、多くの場合、シリコン貫通ビア（through-silicon-via：ＴＳＶ）インターポーザ基板と共にパッケージ基板を利用することで、複数の集積回路（integrated circuit：ＩＣ）ダイを単一のパッケージ基板に実装することを可能にする。ＩＣダイはメモリデバイス、論理デバイス、または他のＩＣデバイスを含み得る。
チップパッケージ設計が複雑であるため、市場のニーズをタイムリーに満たすことは特に困難である。大型のモノリシックＩＣダイを採用しているパッケージは多くの場合、設計および構築に長い期間を必要とし、結果として、多額のコストがかかってしまう。これらの属性は、設計のための準備期間の短縮およびコストの削減を必要とするような、たとえばデータセンタ、人工知能、および機械学習アプリケーションなどの市場では、特に望ましくない。さらに、アプリケーション要件がさらに一層急速に変化してきているので、進化発展する市場需要を迅速にコスト効率良く満たすことのできる能力を得ることは極めて困難になってきた。
したがって、従来のモノリシックソリューションと比べて妥当なコストで設計および構築のための準備期間をより短縮することを可能にするとともにモジュール性が改善されたチップパッケージアセンブリが必要とされている。
概要
さまざまな別個のチップレットと整合され得るモジュール式チップ積層体を提供するチップパッケージアセンブリおよびその作製方法が提供される。単純なＩ／Ｏインターフェイスを有するモジュール式積層体を用いることにより、多種多様なチップレットオプションで容易に一体化することを可能にする一方で積層体の構成を容易に変更することが可能となるので、多数のさまざまなチップパッケージアセンブリ設計を、以前に開発されたコンポーネントまたはより効率的に開発されたコンポーネントから組立てることが可能となり、結果として、わずかなコストではるかに速いペースで開発がなされることとなる。
一例では、チップパッケージアセンブリは、入出力集積回路（input/output integrated circuit：Ｉ／Ｏ ＩＣ）ダイと、機能ＩＣダイと、第１のチップレットと、基板とを含む。当該Ｉ／Ｏ ＩＣダイは第１の表面および第２の表面を有する。当該機能ＩＣダイは、当該Ｉ／Ｏ ＩＣダイの当該第１の表面上に積層される。当該基板は第１の表面および第２の表面を有する。当該第１のチップレットは、当該基板と当該Ｉ／Ｏ ＩＣダイとの間に配置される。当該基板は、当該チップパッケージアセンブリ内において、当該第１のチップレットおよび当該Ｉ／Ｏ ＩＣダイを介して当該機能ＩＣダイの機能回路に通信可能に結合された基板回路を有する。
別の例では、入出力集積回路（Ｉ／Ｏ ＩＣ）ダイと、第１の再配線層（redistribution layer：ＲＤＬ）と、第１の機能ＩＣダイと、第１のチップレットと、基板とを含むチップパッケージアセンブリが提供される。ＩＣ Ｉ／Ｏダイは第１の表面および第２の表面を有する。機能ＩＣダイは、Ｉ／Ｏ ＩＣダイの第１の表面上に積層される。第１のＲＤＬは、Ｉ／Ｏ ＩＣダイの第２の表面を第１のチップレットに結合する。基板は第１の表面および第２の表面を有する。第１のチップレットは、基板とＩ／Ｏ ＩＣダイとの間に配置される。基板は、チップパッケージアセンブリ内において、第１のＲＤＬ、第１のチップレット、およびＩ／Ｏ ＩＣダイを介して機能ＩＣダイの機能回路に通信可能に結合された基板回路を有する。第１のＲＤＬは、第１のチップレットをバイパスしつつＩ／Ｏ ＩＣダイのＩ／Ｏ回路を基板回路に直接接続する回路を有する。誘電体充填層は、Ｉ／Ｏ ＩＣダイおよび機能ＩＣダイの周りに横方向に配置される。
さらに別の実施形態では、チップパッケージアセンブリを作製するための方法が提供される。当該方法は、（ａ）複数の集積回路（ＩＣ）ダイと露出接点を有するＩ／Ｏ ＩＣダイとを含むダイ積層体を形成するステップと、（ｂ）当該Ｉ／Ｏ ＩＣダイの当該露出接点上に第１の再配線層（ＲＤＬ）を形成するステップと、（ｃ）チップレットを第１のＲＤＬに結合するステップと、（ｄ）当該チップレットを基板に結合するステップとを含む。
図面の簡単な説明
本発明の上述の特徴が詳細に理解され得るように、上記で簡潔に要約された本発明のより具体的な説明は実施形態を参照することによって得ることができ、そのうちのいくつかは添付の図面に示されている。しかしながら、添付の図面は本発明の典型的な実施形態のみを示すものであり、このため、本発明が他の等しく有効な実施形態を許容し得るからといって本発明の範囲を限定するものと見なされるべきでないことに留意されたい。
チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているチップパッケージアセンブリを示す概略断面図である。 図１のチップパッケージアセンブリのうち、当該チップパッケージアセンブリの再配線層の一部を示す部分断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているチップパッケージアセンブリを作製するための方法を示すフロー図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 図４の方法のさまざまな段階におけるチップパッケージアセンブリを示す概略断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されている別のチップパッケージアセンブリを示す概略断面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されている別のチップパッケージアセンブリを示す概略断面図である。 チップ積層体の周りに配置された補助要素の例示的な幾何学的配置を示す、図６のチップパッケージアセンブリを示す概略上面図である。 チップパッケージアセンブリの再配線層によってチップレットがチップ積層体に結合されているさらに別のチップパッケージアセンブリを示す概略断面図である。
理解を容易にするために、可能な限り、複数の図に共通する同一の要素を示すために同一の参照番号が用いられている。ある実施形態の要素が他の実施形態に有益に組込まれ得るよう企図されている。
詳細な説明
１つ以上のチップレットと整合され得るモジュール式チップ積層体を含むチップパッケージアセンブリおよびその作製方法が提供される。スケーラブルなモジュール式チップ積層体を備えた１つ以上のチップレットを用いることにより、多数のさまざまなチップパッケージアセンブリ設計を効率的に市場に導入することが可能となり、結果として、わずかなコストで、はるかに速いペースで開発がなされることとなる。チップ積層体の底部に単純な入出力集積回路（Ｉ／Ｏ ＩＣ）ダイを利用することにより、チップパッケージアセンブリのモジュール化が可能となる。再配線層（ＲＤＬ）は、チップ積層体のＩ／Ｏ ＩＣダイを１つ以上のチップレットに結合するために利用される。このため、Ｉ／Ｏ ＩＣダイにより、チップ積層体内で機能（すなわち、メモリまたは論理）Ｉ／Ｃダイのほぼいずれの組合わせをも用いることが可能となり、これにより、ＲＤＬと同じ接続フットプリントが保持される。ＲＤＬ作製に汎用性があるので、さまざまなチップレットを単一のＩ／Ｏ ＩＣダイ設計で利用することが可能となる。結果として、当該Ｉ／Ｏ ＩＣダイ／ＲＤＬインターフェイスは、全ての新しい用途のためにチップパッケージアセンブリ全体を設計およびテープアウトする必要なしに、機能ＩＣダイの多くのさまざまな組合わせを多くのさまざまなチップレットと整合させることを可能にする。
以下で説明する例では、チップパッケージアセンブリは、再配線層（ＲＤＬ）を利用してチップレットと相互接続されるチップ積層体を含む。当該チップ積層体は、他のチップパッケージアセンブリにおいて有益に利用され得るチップパッケージアセンブリの単体のサブコンポーネントとして提供され得る。さらに、チップ積層体／ＲＤＬアセンブリとして組合わされたチップ積層体およびＲＤＬはまた、さまざまなチップレットを用いる他のチップパッケージアセンブリにおいて有益に利用され得るチップパッケージアセンブリの単体のサブコンポーネントとしても提供され得る。いくつかの例では、少なくとも１つのチップレットは、効率的な接地および電力ルーティングのための導電性信号フィードスルーを有するチップレット層に埋込まれる。チップレット層は、構成間で多大な開発コストおよび設計コストを掛けることなくさまざまなチップ積層体および／またはチップレットの使用を可能にするモジュール式アセンブリ技術を提供するために、チップ積層体／ＲＤＬアセンブリに直接接続するように構成される。
有益には、上述されるとともに以下でさらに詳述される構成および技術は、モジュール式でスケーラブルなチップパッケージアセンブリを提供する。結果として、チップパッケージアセンブリを作成するためのコストおよび開発時間が、従来の大規模なモノリシックダイソリューションと比べて著しく改善される。
ここで図１を参照すると、チップパッケージアセンブリ１００の概略断面図が示される。チップパッケージアセンブリ１００は、再配線層（ＲＤＬ）１１６によってチップレット１１２に結合されたチップ積層体１０２を含む。チップパッケージアセンブリ１００はまた、パッケージ基板１３４を含む。チップレット１１２は、複数の導電性信号フィードスルー１１４も含むチップレット層１１０に配置される。ＲＤＬ１１６の回路１２０は、パッケージ基板１３４のパッケージ基板回路１４２およびチップレット１１２の回路を、チップパッケージアセンブリ１００の範囲内でチップ積層体１０２の回路と接続するように構成される。
チップ積層体１０２はモールドコンパウンド１４４に埋込まれる。チップ積層体１０２およびモールドコンパウンド１４４は、ＲＤＬ１１６とともに、チップ積層体／ＲＤＬアセンブリ１４６を形成する。チップ積層体／ＲＤＬアセンブリ１４６は、機械的かつ電気的にチップレット層１１０と直接接続され、チップレット層１１０を介してパッケージ基板１３４に接続される。
チップ積層体１０２は、少なくとも１つの入出力集積回路（Ｉ／Ｏ ＩＣ）ダイ１０４と、少なくとも１つの機能ＩＣダイ１０６とを含む。図１では、３つの機能ＩＣダイ１０６がＩ／Ｏ ＩＣダイ１０４の上に垂直に積重されているのが示されているが、機能ＩＣダイ１０６の総数は、１個から、チップパッケージアセンブリ１００内に収まり得るのと同数の個数までの範囲であり得る。加えて、単一のＩＣチップ積層体１０２が図１に示されているが、追加のＩＣチップ積層体が、共通のパッケージ基板１３４上に横方向に配置されて、共通のまたは別個のＲＤＬ１１６を介して１つ以上のチップレット層１１０によって共通のパッケージ基板１３４に接続されてもよい。
Ｉ／Ｏ ＩＣダイ１０４は、概して、ＲＤＬ１１６の回路１２０をＩＣチップ積層体１０２内の機能ＩＣダイ１０６の回路に結合するためのルーティング回路を含む。Ｉ／Ｏ ＩＣダイ１０４は、複数の複雑なシリコンデバイス（すなわち機能ＩＣダイ１０６）の間におけるデータの移動を可能にする単純なシリコンデバイスである。Ｉ／Ｏ ＩＣダイ１０４は、１つ以上の複雑なシリコンデバイス（たとえば、機能ＩＣダイ１０６）から入力され、次いで１つ以上の複雑なシリコンデバイスにフレキシブルに分配されるべきデータを選択する／イネーブルにする制御入力を含む。Ｉ／Ｏ ＩＣダイ１０４は、Ｉ／Ｏ ＩＣダイ回路が機能ＩＣダイ１０６同士の間または機能ＩＣダイ１０６とＲＤＬ１１６の回路１２０との間で転送されるデータの処理をほとんどまたは全く実行しないので、Ｉ／Ｏ ＩＣダイ１０４の回路が接続する機能ＩＣダイ１０６とは別個のものである。そのため、Ｉ／Ｏ ＩＣダイ１０４の回路は機能ＩＣダイ１０６よりも桁違いに複雑であるわけではない。
一例では、Ｉ／Ｏ ＩＣダイ１０４の回路はルーティング回路のみを含む。別の例では、Ｉ／Ｏ ＩＣダイ１０４の回路はｍｕｘ回路およびｄｅｍｕｘ回路を含む。Ｉ／Ｏ ＩＣダイ１０４の回路は付加的にクロッキング回路を含み得る。単純なルート処理回路は、機能ＩＣダイ１０６同士の間、および機能ＩＣダイ１０６の回路とＲＤＬ１１６の回路１２０との間で、Ｉ／Ｏ ＩＣダイ１０４を通じて信号をルーティングするのに必要な範囲まで、Ｉ／Ｏ ＩＣダイ１０４の回路内に存在し得る。
上述したように、１つ以上の機能ＩＣダイ１０６がＩ／Ｏ ＩＣダイ１０４上に積層される。チップ積層体１０２において利用される機能ＩＣダイ１０６の１つ以上は、フィールドプログラマブルゲートアレイ（field programmable gate array：ＦＰＧＡ）等のプログラマブル論理デバイス、高帯域幅メモリ（high band-width memory：ＨＢＭ）等のメモリデバイス、光学デバイス、プロセッサ、または他のＩＣ論理構造を含むが、これらに限定されない。機能ＩＣダイ１０６の１つ以上は、任意には、光検出器、レーザ、光源等の光学デバイスを含んでもよい。図１の例では、Ｉ／Ｏ ＩＣダイ１０４から最も遠くにある機能ＩＣダイ１０６は、自動運転自動車、人工知能、およびデータセンタニューラルネットワークアプリケーションなどのハードウェアにおける機械学習数学的演算を加速させるための（数学エンジンとしても公知である）数学プロセッサ回路を有する論理ダイである。一例では、積層体１０２内の機能ＩＣダイ１０６は、ブロックランダムアクセスメモリ（block random access memory：ＢＲＡＭ）、ウルトラＲＡＭ（UltraRAM：ＵＲＡＭ）、デジタル信号処理（digital signal processing：ＤＳＰ）ブロック、構成可能な論理要素（configurable logic element：ＣＬＥ）などを含む。チップ積層体１０２を備える機能ＩＣダイ１０６がＦＰＧＡダイ以外のタイプを含め、同じタイプまたは異なるタイプであり得るよう企図されている。
モールドコンパウンド１４４は、機能ＩＣダイ１０４、１０６の外側に配置され、パッケージアセンブリ１００に追加の剛性をもたらすと同時に、機能ＩＣダイ１０４と機能ＩＣダイ１０６と間の相互接続部１０８を保護する。モールドコンパウンド１４４は、エポキシ系材料などのポリマー材料または他の適切な材料であってもよい。
各々の機能ＩＣダイ１０６は底面および上面を含む。機能ＩＣダイ１０６の底面は、ＩＣチップ積層体１０２内において次に下側にある機能ＩＣダイ１０６の上面に結合される。ＩＣチップ積層体１０２内における最下部の機能ＩＣダイ１０６の底面は、Ｉ／Ｏ ＩＣダイ１０４の上面に結合される。機能ＩＣダイ１０６およびＩ／Ｏ ＩＣダイ１０４は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部１０８を介して互いに機械的かつ電気的に結合される。
Ｉ／Ｏ ＩＣダイ１０４の底面はＲＤＬ１１６の上面に結合される。Ｉ／Ｏ ＩＣダイ１０４の回路は、半田無しのハイブリッド接合部などの相互接続部１０８を通じて、または半田接続部を介して、ＲＤＬ１１６の回路１２０に機械的かつ電気的に結合される。ＲＤＬ１１６の底面は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部１３０を介してチップレット層１１０の上面に結合される。
上述したように、チップレット層１１０は導電性信号フィードスルー１１４およびチップレット１１２を含む。導電性信号フィードスルー１１４およびチップレット１１２はモールドコンパウンド１３２に埋込まれている。導電性信号フィードスルー１１４は、概して、チップレット層１１０の上面と底面との間を通る導電性経路である。モールドコンパウンド１３２は誘電体充填層であって、フィードスルー１１４間を電気的に絶縁するとともに、チップレット層１１０に剛性をもたらす。
チップレット１１２は、チップパッケージアセンブリ１００内に配置されたチップ積層体１０２または他のチップレットを機能させるように構成された集積回路ブロックである。チップレット１１２は、特に、物理層（physical layer：ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（serial deserializer：ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整／分配システム、または光・電気変換器のうちの１つ以上で構成される回路を含む。チップレット１１２はまた、高帯域幅メモリ（ＨＢＭ）デバイスとして、またはその一部として構成され得る。チップレット１１２の上面は、相互接続部１３０を介してＲＤＬ１１６の底面に結合され、チップレット１１２の底面は、ダミーボール１２４を介してパッケージ基板１３４の上面１３６に結合される。代替的には、チップレット１１２がＴＳＶを含む実施形態では、ボール１２４は、チップレット１１２および／またはＲＤＬ１１６の回路をパッケージ基板１３４の回路１４２に接続するためにアクティブであり得る。ダミーボール１２４は、パッケージ基板１３４の上面１３６からチップレット１１２の表面まで適切かつ均一な間隔を空ける役割を果たすものであり、このため、フィードスルー１１４をパッケージ基板１３４のパッケージ基板回路１４２に結合する半田相互接続部１４８が広い温度範囲にわたって露出されたときに受ける応力が小さくなる。ダミーボール１２４によってもたらされる間隔により、パッケージ基板１３４とチップレット層１１０との間にアンダーフィル１５０を配置することが可能となり、これにより、チップパッケージアセンブリ１００の剛性を高めつつ半田相互接続部１４８およびダミーボール１２４を保護する。
チップレット１１２は、任意には、電力信号、接地信号、および／またはデータ信号がチップレット１１２内を真っ直ぐに通ることを可能にするように、シリコン貫通ビアを含んでもよい。図１に示す例では、チップレット１１２のすべての入力および出力が相互接続部１３０を介して活性面１２６を通じてルーティングされる一方で、すべての電力信号、接地信号および／またはデータ信号がＲＤＬ１１６の回路１２０とパッケージ基板１３４のパッケージ基板回路１４２との間で直接、信号フィードスルー１１４を通じてルーティングされるので、チップレット１１２はシリコン貫通ビアを備えていない。
パッケージ基板１３４の底面１３８は、半田ボール１４０または他の適切な電気接続部によってプリント回路基板（printed circuit board：ＰＣＢ、図示せず）に結合される。半田ボール１４０は、データ、接地、および電力などの電気信号を、パッケージ基板１３４のパッケージ基板回路１４２を通じてチップレット層１１０に与え、最終的に、ＲＤＬ１１６の回路１２０およびＩ／Ｏ ＩＣダイ１０４の回路を通じて機能ＩＣダイ１０６の回路に与える。
上述したように、Ｉ／Ｏ ＩＣダイ１０４の回路はＲＤＬ１１６の回路１２０に接続される。Ｉ／Ｏ ＩＣダイ１０４とＲＤＬ１１６との間の接続の詳細を図２にさらに示す。ＲＤＬ１１６はモールドコンパウンド１４４の底面１５２とも接触している。
図２の部分断面図を参照すると、Ｉ／Ｏ ＩＣダイ１０４はコンタクトパッド２０２を含み、当該コンタクトパッド２０２において、Ｉ／Ｏ ＩＣダイ１０４の回路２０４が終端する。コンタクトパッド２０２は、Ｉ／Ｏ ＩＣダイ１０４の底面に露出している。パッド２０２上には相互接続部１５４が形成されている。相互接続部１５４はまた、ＲＤＬ１１６の回路１２０に電気的かつ機械的に接続される。ＲＤＬ１１６の上面は、Ｉ／Ｏ ＩＣダイ１０４の底面およびモールドコンパウンド１４４の底面１５２の上に直接作製される。代替的には、ＲＤＬ１１６はチップレット１１２の表面上に形成されてもよい。ＲＤＬ１１６は、ＲＤＬ１１６の回路１２０を生成するためにパターニングされる金属および誘電体からなる少なくとも３つの層を含む。一例では、パターニングされた金属ライン２１０およびビア２１２によって形成される回路１２０を備える経路は、誘電体層２１４内で、半田接続なしに、Ｉ／Ｏ ＩＣダイ１０４の底部の下方に露出された相互接続部１５４に直接接続される。このような態様では、コンタクトパッド２０２間の間隔は、半田相互接続部を利用する接続部よりもはるかに微細なピッチを有し得る。回路１２０を含む経路はＲＤＬ１１６の底面にて終端し当該底面に露出しており、このため、下側のチップレット１１２の回路および導電性信号フィードスルー１１４との電気的かつ機械的な接続が容易になる。たとえば、ＲＤＬ１１６の回路１２０は、相互接続部１３０を介して、チップレット１１２の活性面１２６上に露出されたコンタクトパッド２０６に接続される。ＲＤＬ１１６の回路１２０はまた、相互接続部１１８を介して導電性信号フィードスルー１１４に接続される。
図３は、特に図１および図２を参照して上述したチップパッケージアセンブリ１００などの、ＲＤＬを介してチップ積層体がチップレットに結合されているチップパッケージアセンブリを作製するための方法３００を示すフロー図である。図４Ａ～図４Ｆは、図３の方法３００のさまざまな段階におけるチップパッケージアセンブリ１００を示す概略断面図である。なお、図４Ａ～図４Ｅに示されるダイ１０４、１０６および他のコンポーネントの向きが図１に示される向きと比べて１８０度異なっていることに留意されたい。言い換えれば、図４Ａ～図４Ｅに示されるダイ１０４、１０６および他のコンポーネントは、図１に示すものと比べて上下逆さまである。
方法３００は、図４Ａに示されるように、少なくとも１つのＩ／Ｏ ＩＣダイ１０４および少なくとも１つの機能ダイ１０６を含むチップ積層体１０２をキャリア４００に取付けることによって動作３０２から開始される。キャリア４００は、初期の作製動作中にのみ利用されるので、チップ積層体１０２および後で作製されるＲＤＬ１１６をパッケージ基板１３４などの基板に実装してチップパッケージアセンブリ１００の作製を完了する前に、チップ積層体１０２に取外し可能に取付けられる。一例では、チップ積層体１０２の上面４０２は、剥離可能な感圧接着剤を用いてキャリア４００に取付けられる。
相互接続部１５４は、Ｉ／Ｏ ＩＣダイ１０４の表面（すなわち、最上部の機能ＩＣダイ１０６のうち、これに隣接する機能ＩＣダイ１０６とは逆の方を向いている表面）から延在するように示されている。相互接続部１５４は、パターニングおよびめっきによって、または別の技術によって作製され得る。相互接続部１５４は、代替的には、方法３００のうち後半の段階で形成されてもよい。
動作３０４において、モールドコンパウンド１４４は、図４Ｂに示されるように、ダイ１０４、１０６の周りに配置され、キャリア４００と接触している。モールドコンパウンド１４４は、Ｉ／Ｏ ＩＣダイ１０４の底面を越えて初期表面４４０まで延在する。相互接続部１５４は、概して初期表面４４０の下方にあり、モールドコンパウンド１４４によって封入されている。モールドコンパウンド１４４は、スピン回転され得るか、定量分配され得るか、オーバーモールド成形され得るか、または別の適切な方法によって堆積され得る。動作３０４において、モールドコンパウンド１４４は、隣り合うダイ１０４と１０６との間に規定された間隙空間を満たす。
任意には、動作３０４において、少なくとも１つ以上の補助要素を、チップ積層体１０２に隣接するモールドコンパウンド１４４に埋込んでもよい。モールドコンパウンドに埋込まれる補助要素はダミーダイ、コンデンサ、インダクタ、またはチップレットであってもよい。いくつかの例では、複数の補助要素が、チップ積層体１０２に隣接するモールドコンパウンド１４４に埋込まれる。複数の補助要素がモールドコンパウンド１４４に埋込まれる場合、各補助要素は同じタイプの補助要素であってもよく、または、補助要素のうちの１つ以上は異なるタイプの補助要素であってもよい。
代替的には、補助要素が利用される場合、当該補助要素は、モールドコンパウンド１１４を堆積させた後、より後の段階でＲＤＬ１１６に結合されてもよい。すなわち、補助要素は、モールドコンパウンド１１４内に埋込まれなくてもよく、後でＲＤＬ１１６に結合されてもよい。
動作３０６において、モールドコンパウンド１４４の初期表面４４０および相互接続部１５４の遠位端は、図４Ｃに示されるように、モールドコンパウンド１４４の底面１５２を形成するために、研削されるか、機械的に除去されるか、または他の方法で除去される。動作３０６により、相互接続部１５４の遠位端がモールドコンパウンド１４４の底面１５２と同一平面に形成される。
動作３０８において、ＲＤＬ１１６は、図４Ｄに示されるように、半田接続を用いずにモールドコンパウンド１４４の底面１５２上に直接作製される。ＲＤＬ１１６は、ライン２１０およびビア２１４から形成される金属経路が形成されている少なくとも３つ以上の誘電体層２１４を堆積させることによって作製される。金属経路の金属製のライン２１０およびビア２１２が再配線層１１６の回路１２０を形成する。
動作３１０において、図４Ｅに示されるように、キャリア４００が取外され、相互接続部１１８、１３０を利用してＲＤＬ１１６がチップレット層１１０に電気的かつ機械的に接続される。チップレット層１１０は、チップレット１１２の活性面１２６がＲＤＬ１１６に対向して配置されて電気的に接続されるように配向され得る。代替的には、チップレット層１１０は、チップレット１１２のシリコン面１２８がＲＤＬ１１６に対向して配置され、これにより、ＲＤＬ１１６の回路１２０が、チップレット１１２の表面上に露出されたシリコン貫通ビアに結合されるように、配向されてもよい。
動作３１２において、パッケージ基板１３４は、図４Ｅに示されるように、半田相互接続部１４８を利用する相互接続部を利用して、チップレット層１１０に電気的かつ機械的に接続される。図４Ｅの例では、チップレット１１２の回路が、相互接続部１３０または他の適切な接続部によってＲＤＬ１１６の回路１２０に機械的かつ電気的に結合されるとともに、チップレット層１１０の導電性信号フィードスルー１１４とパッケージ基板１３４のパッケージ基板回路１４２との間が半田相互接続部１４８または他の適切な接続部によって電気的に接続されるように、チップレット１１２の活性面１２６はＲＤＬ１１６に面している。代替的には、図４Ｆに示されるように、ＲＤＬ１１６の回路１２０をチップレット１１２を通じて形成されるシリコン貫通ビア４５０に結合するために相互接続部１３０が利用されるとともに、チップレット層１１０の導電性信号フィードスルー１１４をＲＤＬ１１６の回路１２０に接続するために半田相互接続部１４８が利用されるように、チップレット１１２の活性面１２６はＲＤＬ１１６とは逆の方に面している。
動作３１２において、パッケージ基板１３４は、図１に示されるように、チップレット１１２のうちＲＤＬ１１６に面する活性面１２６を有するチップレット層１１０に、相互接続部１４８によって結合される。動作３１２はまた、ダミー（または機能）ボール１２４によってパッケージ基板１３４をチップレット層１１０に結合することを含み得る。チップレット１１２がシリコン貫通ビアを含む例では、ビアは、半田相互接続部１４８または他の適切な接続部によってパッケージ基板１３４のパッケージ基板回路１４２に電気的かつ機械的に結合され得る。
代替的には、ＲＤＬ１１６は、チップレット層１１０上に作製され、その後、半田接続部または他の接続部を利用してチップ積層体１０２に取付けられてもよい。
図５は、再配線層（ＲＤＬ）１１６によってチップ積層体１０２がチップレット４６０に結合されているチップパッケージアセンブリ５００の概略断面図を示す。チップ積層体１０２および再配線層ＲＤＬ１１６は、上述したように構成されてチップ積層体／ＲＤＬアセンブリ１４６を形成する。チップ積層体／ＲＤＬアセンブリ１４６は、チップレット４６０を含むチップレット層５１０に実装される。
チップレット層５１０は、チップレット層５１０に配置されたチップレット４６０が、チップレット層５１０が実装されるパッケージ基板１３４に面する活性面１２６を有していることを除いては、チップレット層１１０と本質的に同じように構成される。チップレット４６０のシリコン面１２８は、ＲＤＬ１１６に面し、ＲＤＬ１１６に結合されている。
より具体的には、チップレット４６０は、チップレット４６０が複数のシリコン貫通ビア４５０を含むことを除いては、チップレット１１２と本質的に同じように構成されている。シリコン貫通ビア４５０は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部５０２によって、チップレット４６０のシリコン面１２８上で、パッケージ基板１３４の回路（１４２；図５には図示せず）に結合される。シリコン貫通ビア４５０は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部１３０によって、チップレット４６０の活性面１２６上でＲＤＬ１１６の回路１２０に結合される。図５に示す例では、複数のシリコン貫通ビア４５０のうちの少なくともいくつかは、ＲＤＬ１１６とパッケージ基板１３４との間で電力信号および／または接地信号を送信するように構成される。
相互接続部５０２同士は、その間に設けられた間隔が相互接続部１４８同士の間の間隔よりもはるかに近接しているので、パッケージ基板１３４のうち相互接続部５０２がチップレット４６０に接続している部分５５０におけるパッケージ基板回路１４２は、パッケージ基板１３４のうち相互接続部１４８がフィードスルー１１４に接続している部分５５２における回路と比べて、はるかに微細なピッチを有する。
たとえば、チップレット４６０の活性面１２６がパッケージ基板１３４に実装されている場合、部分５５０におけるパッケージ基板１３４のコンタクトパッドのピッチおよびチップレット４６０のコンタクトパッド２０６のピッチは１３０μｍ以下、たとえば５４μｍ以下など、とすることができ、これにより高密度信号の送信が容易になる。パッケージ基板１３４の部分５５２におけるコンタクトパッドのピッチおよびチップレット層５１０の導電性信号フィードスルー１１４のピッチは２００μｍよりも大きく、これにより、チップレット層５１０のうちチップレット４６０を囲む（すなわち、チップレット４６０の外側にある）領域において、よりコスト効果の良い作製が可能となる。
図６は、再配線層（ＲＤＬ）１１６によってチップ積層体１０２がチップレット４６０に結合されているチップパッケージアセンブリ６００の概略断面図を示す。チップ積層体１０２および再配線層ＲＤＬ１１６は、上述したように構成されて、チップ積層体／ＲＤＬアセンブリ６４６を形成する。チップ積層体／ＲＤＬアセンブリ６４６は、チップレット４６０を含むチップレット層５１０に実装される。チップレット層５１０は、図５を参照して上述したように作製される。
チップ積層体／ＲＤＬアセンブリ６４６は、チップ積層体／ＲＤＬアセンブリ６４６がチップ積層体／ＲＤＬアセンブリ６４６のモールドコンパウンド１４４に配置された少なくとも１つの補助要素６０２を含むことを除いては、図１を参照して上述したチップ積層体／ＲＤＬアセンブリ１４６と本質的に同じである。補助要素６０２は、追加の機能を提供し得るか、性能を向上させ得るか、またはチップパッケージアセンブリ６００の反りを抑制し得る。
代替的には、補助要素６０２の１つ以上または全ては、モールドコンパウンド１４４に埋込まれずにＲＤＬ１１６に結合されてもよい。すなわち、補助要素６０２はモールドコンパウンド１４４の外側にあり、これにより、補助要素６０２を、所望のとおり、組立方法のさまざまな段階においてＲＤＬ１１６に結合することが可能になる。
図６に示す例では、２つの補助要素６０２がモールドコンパウンド１４４内に封入された状態で示されている。チップパッケージアセンブリ６００において利用され得る補助要素６０２の個数は１個から、モールドコンパウンド１４４内にて嵌め合わせることができるのと同じ数の個数までとなるよう企図されている。補助要素６０２の上部は、モールドコンパウンド１４４の上面および最上部の機能ＩＣダイ１０６の露出された上面と同一平面となるよう研削され得るかまたは作製され得る。代替的には、補助要素６０２の１つ以上の上部は、チップ積層体１０２の上部および／または他の補助要素６０２の１つ以上と同一平面でなくてもよい。補助要素６０２は相互接続部６０４を介してＲＤＬ１１６に結合される。相互接続部６０４は、半田無しのハイブリッド接合部および／または半田接続部、半田および／またはエポキシなどの他のタイプの接合材料であってもよい。いくつかの例では、相互接続部６０４は、補助要素６０２をＲＤＬ１１６に単純に機械的に固定する。他の例では、相互接続部６０４は、補助要素６０２内において回路をＲＤＬ１１６の回路１２０に電気的かつ機械的に接続する役割を果たす。
一例では、補助要素６０２の少なくとも１つ以上はダミーダイである。ダミーダイは、温度変化に起因するとともにチップパッケージアセンブリ６００内に積層されたコンポーネント間の熱膨張係数間の不整合に起因する応力を低減する配置で、モールドコンパウンド１４４内に分散されている。
別の例では、補助要素６０２の少なくとも１つ以上はコンデンサである。ディープトレンチコンデンサなどのコンデンサとして構成される補助要素６０２は、他のタイプの構成を有する補助要素６０２とともに利用されてもよい。補助要素６０２に形成されたコンデンサの回路は、相互接続部６０４によってＲＤＬ１１６の回路１２０に電気的かつ機械的に結合される。一例では、補助要素６０２のディープトレンチコンデンサ回路はＲＤＬ１１６の回路１２０の電力レールに結合される。
別の例では、補助要素６０２の少なくとも１つ以上はインダクタである。インダクタとして構成された補助要素６０２は、他のタイプの構成を有する補助要素６０２とともに利用されてもよい。補助要素６０２に形成されたインダクタの回路は、相互接続部６０４によってＲＤＬ１１６の回路１２０に電気的かつ機械的に結合される。
別の例では、補助要素６０２の少なくとも１つ以上はチップレットである。チップレットとして構成された補助要素６０２は、他のタイプの構成を有する補助要素６０２とともに利用されてもよい。補助要素６０２に形成されたチップレットの回路は、相互接続部６０４によってＲＤＬ１１６の回路１２０に電気的かつ機械的に結合される。補助要素６０２のチップレット回路は、特に、物理層（ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整／分配システム、または光・電気変換器のうちの１つ以上として構成され得る。
図７は、図６のチップパッケージアセンブリ６００の概略上面図であり、チップ積層体１０２の周りに配置された補助要素６０２の例示的な幾何学的配置を表わしている。補助要素６０２は、概して、モールドコンパウンド１４４のうち、チップ積層体１０２の最も外側の端縁７０２とモールドコンパウンド１４４の最も外側の端縁７０４との間に規定される領域７０６に配置される。領域７０６は概してチップ積層体１０２の境界を規定している。
一例では、単一の補助要素６０２が、２つの隣り合う端縁７０２と端縁７０４との間の領域７０６に配置される。他の例では、複数の補助要素６０２が、２つの隣り合う端縁７０２と端縁７０４との間の領域７０６に配置される。少なくとも２つの補助要素６０２がチップ積層体１０２によって分離される配置で、２つ以上の補助要素６０２が領域７０６に配置されてもよい。他の例では、１つ以上の補助要素６０２が、チップ積層体１０２の境界を規定している隣り合う端縁７０２、７０４からなる各対の間の領域７０６に配置される。図７に示す例では、４つの補助要素６０２がチップ積層体１０２のうちの２つの隣り合う端縁７０２同士の交差部に重なり合っており、これにより、反りに対するチップパッケージアセンブリ６００の抵抗がさらに高められる。補助要素６０２はまた、チップ積層体１０２の機能ＩＣダイ１０６の平面面積よりもはるかに小さい平面面積を有し得る。補助要素６０２が有し得る長さ対幅のアスペクト比は、チップ積層体１０２の機能ＩＣダイ１０６の長さ対幅のアスペクト比よりもはるかに大きくてもよい。補助要素６０２のアスペクト比が高いことにより、隣り合う端縁７０２と７０４との間がより効率的に嵌合するだけでなく、チップパッケージアセンブリ６００に剛性がもたらされる。
補助要素６０２は、チップパッケージアセンブリ５００と同様の構造を有するチップパッケージアセンブリ６００に組込まれているように例示されているが、上述した１つ以上の補助要素６０２は、１つ以上のＩＣダイの境界を規定するモールドコンパウンドを利用する他のチップパッケージアセンブリの中でも特に、本明細書に記載のチップパッケージアセンブリのいずれかのモールドコンパウンド１４４に組込まれ得る。
図８は、チップパッケージアセンブリ８００の第１の再配線層（ＲＤＬ）１１６によってチップレット４６０がチップ積層体１０２に結合されているさらに別のチップパッケージアセンブリ８００を示す概略断面図である。チップ積層体１０２および第１のＲＤＬ１１６は、図１、図２および図６を参照して上述したように構成されて、チップ積層体／ＲＤＬアセンブリ６４６を形成する。チップ積層体／ＲＤＬアセンブリ６４６はチップレット層／ＲＤＬアセンブリ８００に実装される。チップレット層／ＲＤＬアセンブリ８００は、チップレット層５１０上に直接形成される第２のＲＤＬ８３０を含む。チップレット層５１０がチップレット４６０を含んでいるので、第２のＲＤＬ８３０の一部がチップレット４６０上に直接形成される。チップレット層５１０は、図５を参照して上述したように作製され得る。
チップ積層体／ＲＤＬアセンブリ６４６は、図６を参照して上述したチップ積層体／ＲＤＬアセンブリと本質的に同じである。補助要素６０２は、追加の機能を提供し得るか、性能を向上させ得るか、またはチップパッケージアセンブリ６００の反りを抑制し得る。
チップパッケージアセンブリ８００は、チップレット層５１０が第２の再配線層（ＲＤＬ）８２０を介してパッケージ基板１３４に結合されることを除いては、チップパッケージアセンブリ６００を参照して図６にて説明したように作製され得る。第２のＲＤＬ８３０は、ＲＤＬ１１６を参照して図２にて説明したように作製されて、チップレット層５１０の回路（すなわち、チップレット４６０の回路およびフィードスルー１１４）をパッケージ基板１３４のパッケージ基板回路１４２に電子的に結合する回路８０２を形成する。
第２のＲＤＬ８３０の回路８０２は、任意には、第２のＲＤＬ８３０を通って直線的に延在する導電性ビア８０４を含み得る。このような導電性ビア８０４は、第２のＲＤＬ８３０を通って電力および／または接地を直接ルーティングするように構成され得る。加えて、導電性ビア８０４は、電力および／または接地が第２のＲＤＬ８３０およびチップレット４６０を通って第１のＲＤＬ１１６に直接ルーティングされ得るように、チップレット４６０に形成された導電性ビア４５０と垂直に位置合わせされ得る。
第２のＲＤＬ８３０の回路８０２の一部は、チップレット層５１０の導電性フィードスルー１１４に直接結合される。第２のＲＤＬ８３０の回路８０２の一部は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部５０２によってチップレット４６０の回路に直接結合される。第２のＲＤＬ８３０の回路８０２の一部は、半田無しのハイブリッド接合部および／または半田接続部であり得る相互接続部８３０によってパッケージ基板のパッケージ基板回路１４２に直接結合される。第２のＲＤＬ８３０の回路８０２の一部は、半田バンプなどの相互接続部１４８によってパッケージ基板１３４のパッケージ基板回路１４２に直接結合される。パッケージ基板１３４と第２のＲＤＬ８３０、相互接続部８３０との間の間隙空間は、相互接続部１４８、８３０を保護するとともにチップパッケージアセンブリ８００を固化するために、アンダーフィル８０６で充填され得る。
このように、１つ以上のチップレットと整合させることができるモジュール式チップ積層体を利用するチップパッケージアセンブリおよびその作製方法を説明してきた。有利には、チップ積層体が単純なＩ／Ｏ ＩＣダイ上に構築されるので、多種多様な機能ダイが利用され得る一方で、当該Ｉ／Ｏ ＩＣダイを通じてチップ積層体の同じ出力インターフェイスが維持されることとなり、これにより、最小限のコストおよび時間で迅速に設計および開発され得るモジュール式のフレキシブルな設計が可能となる。さらに、チップレットを用いることにより、スケーラブルなモジュール式のチップ積層体を多種多様なさまざまなチップレットにおいて利用することが可能になり、さらに、従来の設計を開発するのに必要なコストおよび時間のわずか何分の１かで広範囲の膨大なチップパッケージアセンブリ設計を迅速に設計および開発するための柔軟性を高めることが可能となる。したがって、モジュール式チップパッケージアセンブリは、優れたスケーラビリティ、低い開発コスト、および非常に魅力的な開発時間を提供する。
添付の特許請求の範囲に加えて、以下の非限定的な実施例において、開示された技術が説明され得る。
実施例１：チップパッケージアセンブリであって、第１の表面および第２の表面を有する入出力集積回路（Ｉ／Ｏ ＩＣ）ダイと、Ｉ／Ｏ ＩＣダイの第１の表面上に積層された機能ＩＣダイと、回路がＩ／Ｏ ＩＣダイの回路に結合されている第１のチップレットと、第１の表面および第２の表面を有する基板とを含み、第１のチップレットは基板とＩ／Ｏ ＩＣダイとの間に配置され、基板は、チップパッケージアセンブリ内において、第１のチップレットおよびＩ／Ｏ ＩＣダイを介して機能ＩＣダイの機能回路に通信可能に結合された基板回路を有する。
実施例２：Ｉ／Ｏ ＩＣダイの第２の表面を第１のチップレットに結合する第１の再配線層（ＲＤＬ）をさらに含む、実施例１のチップパッケージアセンブリ。
実施例３：第１のチップレットをバイパスしつつ、Ｉ／Ｏ ＩＣダイのＩ／Ｏ回路を基板回路に直接接続する回路をさらに含む、実施例２のチップパッケージアセンブリ。
実施例４：第１のチップレットの周りに横方向に配置された第１の誘電体充填層と、第１の誘電体充填層に配置されて、Ｉ／Ｏ回路と基板回路との間に電気的接続部をもたらす導電性ビアとをさらに含む、実施例３のチップパッケージアセンブリ。
実施例５：第１のチップレットが、当該第１のチップレットを当該基板に機械的かつ電気的に結合する半田接続部をさらに含む、実施例４のチップパッケージアセンブリ。
実施例６：基板を第１のチップレットの活性側に結合する第２のＲＤＬをさらに含む、実施例２のチップパッケージアセンブリ。
実施例７：第１のチップレットは、当該第１のチップレットの第１のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは当該第１のチップレットの回路を第１のＲＤＬに結合する、実施例６のチップパッケージアセンブリ。
実施例８：第１のチップレットは、当該第１のチップレットの第１のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、当該第１のチップレットの回路を第１のＲＤＬの第１のＲＤＬ回路および基板の基板回路に結合する、実施例２のチップパッケージアセンブリ。
実施例９：Ｉ／Ｏ ＩＣダイおよび機能ＩＣダイの周りに横方向に配置された第２の誘電体充填層と、第２の誘電体充填層に配置された回路素子とをさらに含み、当該回路素子は第１のＲＤＬの第１のＲＤＬ回路に結合されている、実施例４のチップパッケージアセンブリ。
実施例１０：当該回路素子はコンデンサである、実施例９のチップパッケージアセンブリ。
実施例１１：当該コンデンサは、第１のＲＤＬの第１のＲＤＬ回路内において電力レールに結合されたディープトレンチコンデンサである、実施例１０のチップパッケージアセンブリ。
実施例１２：Ｉ／Ｏ ＩＣダイおよび機能ＩＣダイの周りに横方向に配置された第２の誘電体充填層と、第１のチップレットから横方向にオフセットされた状態で第２の誘電体充填層に配置された第２のチップレットとをさらに含み、当該第２のチップレットは、第１のＲＤＬの第１のＲＤＬ回路に結合された第２のチップレット回路を有する、実施例４のチップパッケージアセンブリ。
実施例１３：第２のチップレットは、第１のＲＤＬの第１のＲＤＬ回路に結合されたチップレット回路を有する複数のチップレットのうちの１つである、実施例１２のチップパッケージアセンブリ。
実施例１４：第２のチップレット回路は、物理層（ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および、電力調整／分配システム、または光・電気変換器のうちの１つ以上を含む、実施例１２のチップパッケージアセンブリ。
実施例１５：第１のチップレットはシリコン貫通ビアを備えない、実施例１のチップパッケージアセンブリ。
実施例１６：第１のチップレットの第１のチップレット回路は、物理層（ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および電力調整／分配システム、または光・電気変換器のうちの１つ以上をさらに含む、実施例１のチップパッケージアセンブリ。
実施例１７：Ｉ／Ｏ ＩＣダイはｍｕｘ回路およびｄｅｍｕｘ回路をさらに含む、実施例１のチップパッケージアセンブリ。
実施例１８：第１のＩＣダイ上に積層された複数のＩＣダイをさらに含み、複数のＩＣダイのうち当該第１のＩＣダイから最も遠くに配置された第２のＩＣダイはプロセッサである、実施例１のチップパッケージアセンブリ。
実施例１９：チップパッケージアセンブリであって、第１の表面および第２の表面を有する入出力集積回路（Ｉ／Ｏ ＩＣ）ダイと、Ｉ／Ｏ ＩＣダイの第１の表面上に積層された複数の機能集積回路（ＩＣ）ダイと、第１のチップレットと、Ｉ／Ｏ ＩＣダイの第２の表面を第１のチップレットに結合する第１の再配線層（ＲＤＬ）と、第１の表面および第２の表面を有する基板とを含み、当該第１のチップレットは基板とＩ／Ｏ ＩＣダイとの間に配置され、当該基板は、チップパッケージアセンブリ内において、第１のＲＤＬ、第１のチップレットおよびＩ／Ｏ ＩＣダイを介して機能ＩＣダイの機能回路に通信可能に結合された基板回路を有し、当該チップパッケージアセンブリはさらに、第１のチップレットをバイパスしつつ、Ｉ／Ｏ ＩＣダイのＩ／Ｏ回路を基板回路に直接接続する回路と、Ｉ／Ｏ ＩＣダイおよび機能ＩＣダイの周りに横方向に配置された誘電体充填層とを含む、チップパッケージアセンブリ。
実施例２０：第１のチップレットから横方向にオフセットされた状態で誘電体充填層に配置された回路素子または第２のチップレットをさらに含み、当該回路素子は第１のＲＤＬの第１のＲＤＬ回路に結合される、実施例１９のチップパッケージアセンブリ。
実施例２１：第１のチップレットの第１のチップレット回路は、物理層（ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、および電力調整／分配システム、または光・電気変換器のうちの１つ以上をさらに含む、実施例１９のチップパッケージアセンブリ。
実施例２２：第１のチップレットはＩ／Ｏ ＩＣダイよりも小さい平面面積を有する、実施例１９のチップパッケージアセンブリ。
実施例２３：第１のチップレットはシリコン貫通ビアを備えない、実施例１９のチップパッケージアセンブリ。
実施例２４：Ｉ／Ｏ ＩＣダイはｍｕｘ回路およびｄｅｍｕｘ回路をさらに含む、実施例１９のチップパッケージアセンブリ。
実施例２５：複数のＩＣダイのうちＩ／Ｏ ＩＣダイから最も遠くに配置されるＩＣダイはプロセッサである、実施例１９のチップパッケージアセンブリ。
実施例２６：第１のチップレットは、当該第１のチップレットを基板に機械的かつ電気的に結合する半田接続部をさらに含む、実施例１９のチップパッケージアセンブリ。
実施例２７：基板を第１のチップレットの活性側に結合する第２のＲＤＬをさらに含む、実施例１９のチップパッケージアセンブリ。
実施例２８：第１のチップレットは、当該第１のチップレットの第１のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、第１のチップレットの回路を第１のＲＤＬに結合する、実施例２７のチップパッケージアセンブリ。
実施例２９：第１のチップレットは、当該第１のチップレットの第１のチップレット基板を貫通して配置された導電性ビアをさらに含み、当該導電性ビアは、第１のチップレットの回路を第１のＲＤＬの第１のＲＤＬ回路および基板の基板回路に結合する、実施例１９のチップパッケージアセンブリ。
実施例３０：チップパッケージアセンブリを作製するための方法であって、複数の集積回路（ＩＣ）ダイと、露出接点を有するＩ／Ｏ ＩＣダイとを含むダイ積層体を形成するステップと、Ｉ／Ｏ ＩＣダイの露出接点上に第１の再配線層（ＲＤＬ）を形成するステップと、チップレットを第１のＲＤＬに結合するステップと、チップレットを基板に結合するステップとを含む、方法。
実施例３１：チップレットのうち第１のＲＤＬとは反対側に第２のＲＤＬを形成するステップをさらに含む、実施例３０の方法。
実施例３２：チップレットの回路をバイパスしつつ第１のＲＤＬをＩ／Ｏ ＩＣダイに電気的に接続するステップをさらに含む、実施例３０の方法。
実施例３３：Ｉ／Ｏ ＩＣダイの周りに第１の誘電体充填層を形成するステップをさらに含む、実施例３０の方法。
実施例３４：第１の誘電体充填層に配置された回路素子を、Ｉ／Ｏ ＩＣダイの横方向外側で第１のＲＤＬに電気的に結合するステップをさらに含む、実施例３３の方法。
実施例３５：第１の誘電体充填層に配置された第２のチップレットを、Ｉ／Ｏ ＩＣダイの横方向外側で第１のＲＤＬに電気的に結合するステップをさらに含む、実施例３３の方法。
上述の記載は本発明の実施形態を対象としているが、本発明の基本的範囲から逸脱することなく、本発明の他の実施形態およびさらなる実施形態が考案され得るとともに、本発明の範囲は添付の特許請求の範囲によって決定される。

Claims (15)

  1. チップパッケージアセンブリであって、
    第１の表面および第２の表面を有する入出力集積回路（input/output integrated circuit：Ｉ／Ｏ ＩＣ）ダイと、
    前記Ｉ／Ｏ ＩＣダイの前記第１の表面上に積層された機能ＩＣダイと、
    前記Ｉ／Ｏ ＩＣダイの回路に結合された回路を有する第１のチップレットと、
    第１の表面および第２の表面を有する基板とを含み、前記第１のチップレットは、前記基板と前記Ｉ／Ｏ ＩＣダイとの間に配置され、前記基板は、前記チップパッケージアセンブリ内において、前記第１のチップレットおよび前記Ｉ／Ｏ ＩＣダイを介して前記機能ＩＣダイの機能回路に通信可能に結合された基板回路を有する、チップパッケージアセンブリ。
  2. 前記Ｉ／Ｏ ＩＣダイの前記第２の表面を前記第１のチップレットに結合する第１の再配線層（redistribution layer：ＲＤＬ）をさらに含む、請求項１に記載のチップパッケージアセンブリ。
  3. 前記第１のチップレットをバイパスしつつ前記Ｉ／Ｏ ＩＣダイのＩ／Ｏ回路を前記基板回路に直接接続する回路をさらに含む、請求項２に記載のチップパッケージアセンブリ。
  4. 前記第１のチップレットの周りに横方向に配置された第１の誘電体充填層と、
    前記第１の誘電体充填層に配置されて前記Ｉ／Ｏ回路と前記基板回路との間に電気的接続部をもたらす導電性ビアとをさらに含む、請求項３に記載のチップパッケージアセンブリ。
  5. 前記第１のチップレットは、
    前記第１のチップレットを前記基板に機械的かつ電気的に結合する半田接続部をさらに含む、請求項４に記載のチップパッケージアセンブリ。
  6. 前記Ｉ／Ｏ ＩＣダイおよび前記機能ＩＣダイの周りに横方向に配置された第２の誘電体充填層と、
    前記第２の誘電体充填層に配置された補助要素とを含み、前記補助要素は前記第１のＲＤＬの第１のＲＤＬ回路に結合され、前記補助要素はコンデンサ、ダミー構造またはチップレットである、請求項４に記載のチップパッケージアセンブリ。
  7. 前記Ｉ／Ｏ ＩＣダイおよび前記機能ＩＣダイの周りに横方向に配置された第２の誘電体充填層と、
    前記第２の誘電体充填層において前記第１のチップレットから横方向にオフセットされた状態で配置された第２のチップレットとを含み、前記第２のチップレットは、前記第１のＲＤＬの第１のＲＤＬ回路に結合された第２のチップレット回路を有する、請求項４に記載のチップパッケージアセンブリ。
  8. 前記第２のチップレットは、前記第１のＲＤＬの前記第１のＲＤＬ回路に結合されたチップレット回路を有する複数のチップレットのうちの１つである、請求項７に記載のチップパッケージアセンブリ。
  9. 前記第１のチップレットはシリコン貫通ビアを備えない、請求項１に記載のチップパッケージアセンブリ。
  10. 前記Ｉ／Ｏ ＩＣダイは、ｍｕｘ回路およびｄｅｍｕｘ回路をさらに含む、請求項１に記載のチップパッケージアセンブリ。
  11. 前記第１のＩＣダイ上に積層された複数のＩＣダイをさらに含み、前記複数のＩＣダイのうち前記第１のＩＣダイから最も遠くに配置された第２のＩＣダイはプロセッサである、請求項１に記載のチップパッケージアセンブリ。
  12. チップパッケージアセンブリであって、
    第１の表面および第２の表面を有する入出力集積回路（Ｉ／Ｏ ＩＣ）ダイと、
    前記Ｉ／Ｏ ＩＣダイの前記第１の表面上に積層された複数の機能集積回路（ＩＣ）ダイと、
    第１のチップレットと、
    前記Ｉ／Ｏ ＩＣダイの前記第２の表面を前記第１のチップレットに結合する第１の再配線層（ＲＤＬ）と、
    第１の表面および第２の表面を有する基板とを含み、前記第１のチップレットは前記基板と前記Ｉ／Ｏ ＩＣダイとの間に配置され、前記基板は、前記チップパッケージアセンブリ内において、前記第１のＲＤＬ、前記第１のチップレットおよび前記Ｉ／Ｏ ＩＣダイを介して前記機能ＩＣダイの機能回路に通信可能に結合された基板回路を有し、前記チップパッケージアセンブリはさらに、
    前記第１のチップレットをバイパスしつつ前記Ｉ／Ｏ ＩＣダイのＩ／Ｏ回路を前記基板回路に直接接続する回路と、
    前記Ｉ／Ｏ ＩＣダイおよび前記機能ＩＣダイの周りに横方向に配置された誘電体充填層とを含む、チップパッケージアセンブリ。
  13. 前記第１のチップレットの前記第１のチップレット回路は、物理層（physical layer：ＰＨＹ）回路、高帯域幅メモリ回路、プロセッサ、シリアル／デシリアライザ（serial deserializer：ＳｅｒＤｅｓ）、高速シリアルバス、アナログ・デジタル変換器、デジタル・アナログ変換器、ビデオコーデック回路、電気・光変換器、メモリサブシステム、プロセッササブシステム、フラッシュメモリ、高帯域幅メモリ、および、電力調整／分配システム、または光・電気変換器のうちの１つ以上をさらに含む、請求項１または１２に記載のチップパッケージアセンブリ。
  14. 前記基板を前記第１のチップレットの活性側に結合する第２のＲＤＬをさらに含む、請求項２または１２に記載のチップパッケージアセンブリ。
  15. 前記第１のチップレットは、前記第１のチップレットを貫通して配置された導電性ビアをさらに含み、前記導電性ビアは、前記第１のチップレットの回路を前記第１のＲＤＬの第１のＲＤＬ回路および前記基板の前記基板回路に結合する、請求項２または１２に記載のチップパッケージアセンブリ。
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