KR100404373B1 - 칩-온-칩 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따르면, 서로 전기적으로 접속된 적어도 두 개의 완전한 기능 칩과 이 완전한 기능 칩을 외부 회로에 전기적으로 접속시키기 위한 칩-온-칩(chip-on-chip) 부품 접속부/상호 접속부를 구비하는 칩-온-칩 모듈(module)에 의해 본 발명의 이점이 구현된다.

Description

칩-온-칩 패키지 및 그 제조 방법{HIGHLY INTEGRATED CHIP-ON-CHIP PACKAGING}
관련 출원
본 출원은 두 개의 동시 계류중인 버틴(Bertin) 등에 의한 "Micro-flux Technology in Semiconductor Packages"라는 명칭의 미국 특허 출원제09/105,382호(문서 번호 BU9-97-064)와 페렌스(Ference) 등에 의한 "Chip-on-Chip Interconnections of Varied Characteristics"라는 명칭의 미국 특허 출원제 09/105,477 호(문서 번호 BU9- 98-011)와 관련되어 있다. 상기 관련 출원은 본 출원의 등록된 양수인에게 양도되어 있고, 본 출원과 동시에 출원되었으며, 본 명세서에서 참조로서 인용된다.
본 발명은 전반적으로 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자에서의 칩-온-칩 패키징(chip-on-chip packaging)에 관한 것이다.
지난 50년 동안에 전자 발전 및 패키징에서 괄목할 만한 진보가 이루어져 왔다. 집적 회로 밀도가 빠르게 증가되어 왔으며 이러한 추세는 지금도 계속되고 있다. 그러나, 1980년대에 이르러 칩 내에 형성된 회로 외부의 상호 접속 회로 밀도의 증가가 집적 회로 밀도의 증가에 미치지 못하게 되었다. 많은 새로운 패키징 기술이 개발되었다. 이들 패키징 기술 중의 하나로 칩-온-칩 모듈 기술로 불리우는 것이 있다. 본 발명은 칩-온-칩 모듈의 특정 기술 분야에 관계된다.
많은 경우에 있어서, 칩-온-칩 모듈은 새로운 기판 집적 회로를 설계하는 것보다 빠르고 더 저렴하게 제조될 수 있다. 칩-온-칩 모듈 기술은 밀도 증가의 면에서 유리하다. 밀도 증가에 따라, 다른 수단에 의하여 얻어질 수 없는 신호 전파 속도 및 소자의 전반적 무게에서의 밀도 증가에 부응하는 개선이 이루어진다. 현재의 칩-온-칩 모듈 구성은 전형적으로 일련의 집적 회로 구성 소자가 직접 부착되는 인쇄 회로 기판을 포함한다.
이것 외에도, 칩-온-칩 모듈의 기판 부착형 회로를 전기적으로 기판 상의 회로에 외부 접속시키는 방법에 관한 다수의 다른 기술 분야가 있다. 이들 기술 분야는 와이어 본딩(bonding), 테이프 자동 본딩(tape automated bonding : TAB), 플립(flip)-TAB, 플립-칩(chip)을 포함한다. 이들 중 몇몇 예가 포겔(Fogal) 등에게 1994년 6월에 허여된 "Multichip Module Having a Stacked Chip Arrangement"라는 제목의 미국 특허 제 5,323,060 호와, 본(Bone) 등에게 1997년 2월에 허여된 "Vertical IC Chip Stack with Discrete Chip Carriers Formed From Dielectric Tape"라는 제목의 미국 특허 제 5,600,541 호와, 코넬드(Korneld) 등에게 1996년 2월에 허여된 "Three Dimensional Die Packaging in Multi-chip Modules"라는 제목의 제 5,495,394 호와, 로스토커(Rostoker)에게 1995년 3월에 허여된 "Multi-Chip Semiconductor Arrangement Using Flip Chip Dies"라는 제목의 미국 특허 제 5,399,898 호에 개시되어 있다.
불행하게도 이들 기술들은 고비용이며 대부분의 경우에 패키지 구성품의 재가공(rework)(즉, 제거 및 대체)을 허용하지 않음으로써, 수율을 감소시키고 비용을 증가시킨다. 칩 규모의 개별설정(personalization) 또한 심각하게 제한된다. 현재의 칩은 웨이퍼 레벨(level), 혹은 패키지 레벨에서 개별설정될 수 있다. 웨이퍼 제조 후 패키징하기 전에 칩을 개별설정할 수 없음 등으로 인하여 제품 응용에 융통성을 크게 부여할 수 없으며 제조 비용에서의 이점을 가질 수 없다.
본 발명의 이점은 전술한 제한 및 다른 제한을 제거하는 칩-온-칩 부품, 상호 접속부, 이를 제조하는 방법을 제공하는 것이다.
본 발명의 이점은 서로 전기적으로 접속된 적어도 두 개의 완전히 기능적이며 독립된 칩과, 이들 칩을 외부 회로에 전기적으로 접속시키는 칩-온-칩 부품 접속부/상호 접속부를 구비하는 칩-온-칩 모듈에 의해 실현된다.
본 발명의 전술한 이점 및 특징과 다른 이점 및 특징은 첨부한 도면에 예시한 바와 같은 본 발명의 바람직한 실시예의 보다 구체적인 설명으로부터 자명해질 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 제 1의 예시적인 칩-온-칩 부품 접속부를 구비하는 칩-온-칩 부품의 단면도,
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 제 2, 제 3, 제 4의 예시적인 칩-온-칩 부품 접속부를 구비하는 칩-온-칩 부품의 단면도,
도 5는 도 4의 예시적인 칩-온-칩 부품 접속부를 사용하는 칩-온-칩 패키지의 단면도,
도 6은 제 5의 예시적인 칩-온-칩 부품 접속부를 구비하는 도 1의 칩-온-칩 부품의 단면도,
도 7은 도 6의 예시적인 칩-온-칩 부품 접속부를 사용하는 칩-온-칩 패키지의 단면도,
도 8 내지 도 13은 본 발명의 제 2 실시예에 따른 칩-온-칩 부품의 제조 공정을 예시하는 단면도,
도 14는 본 발명의 제 3 실시예에 따른 칩-온-칩 부품의 단면도,
도 15는 도 14의 칩-온-칩 부품을 사용하는 칩-온-칩 패키지의 단면도,
도 16은 본 발명의 제 4 실시예에 따른 칩-온-칩 부품의 단면도,
도 17은 본 발명의 제 5 실시예에 따른 칩-온-칩 부품의 단면도,
도 18은 도 17의 칩-온-칩 부품을 사용하는 칩-온-칩 패키지의 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 칩-온-칩 부품 20 : 칩-온-칩 부품 접속부
22 : 땜납 기둥 30 : 제 1 칩
35 : 제 1 칩의 활성 영역 40 : 제 2 칩
45 : 제 2 칩의 활성 영역 50 : 땜납 볼 접속부
본 발명의 바람직한 예시적인 실시예를 첨부한 도면을 참조하여 설명할 것이며, 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1을 참조하면, 도 1은 본 발명의 바람직한 일 실시예에 따른 제 1의 예시적인 칩-온-칩 부품(10)을 도시하고 있다. 칩-온-칩 부품(10)은 제 1 칩(30), 제 2 칩(40), 칩-온-칩 부품 접속부(20)를 포함한다. 제 1 칩(30)의 활성 영역(35)은 C4(controlled collapse chip connection) 땜납 볼(ball) 접속부(50)와 같은 전기적 칩간(inter-chip) 접속부 혹은 광 상호 접속부(photonic interconnect)를 통해 제 2 칩(40)의 활성 영역(45)에 전기적으로 접속된다. 땜납 볼 접속부(50)는 칩간 통신을 위한 고성능 전기적 통로를 제공한다. 칩 전기 배선 고유의 고성능과 결부된 이러한 상호 접속에 의해, 제 1 칩(30)과 제 2 칩(40) 모두에 대한 오프-칩(off-chip) 구동기(도시하지 않음)의 크기 및 전력이 크게 감소된다. 이 예 및 후속하는 예에서 땜납 볼과 땜납 기둥(column)을 구체적인 예로 들고 있으나, 폴리머-금속 복합 상호 접속부, 도금된 구리 기둥, 마이크로벨크로(microvelcro) 접속부 등과 같은 상이한 조성의 다른 접속부도 사용될 수 있음을 이해해야 한다.
본 특정 예에서, 칩-온-칩 부품 접속부(20)는 땜납 기둥(22)이며, 이는 제 1칩(30)에 접속된다. 이 땜납 기둥(22)에 의해서, 칩-온-칩 부품(10)은 전형적으로 기판을 통해 외부 회로에 접속할 수 있다.
도 2는 제 2의 예시적인 칩-온-칩 부품을 도시하고 있으며, 이 칩-온-칩 부품 접속부(20)는 땜납 볼(24)을 포함한다. 도 1 및 도 2에 도시한 땜납 기둥 및 땜납 볼을 제조하는 예시적인 방법이 상기에서 참조한 관련 출원인 IBM 문서 번호 BU9-98-011에 개시되어 있다. 땜납 기둥 및 볼은 다음의 단계에 의해 또한 제조될 수 있다.
1) 납땜가능한 금속 패드(pad)를 구비하는 제 1 칩을 제조한다. 땜납 기둥 패드용으로 사용될 수 있는 바깥쪽 주변 영역 패드는 예를 들어, 직경이 125 ㎛이고 피치(pitch)가 250 ㎛ 이다. 중심 영역 패드는 50 ㎛(직경) × 100 ㎛(피치)일 수 있다.
2) C4 땜납 볼의 어레이(array)를 구비하는 제 2 칩을 제조한다. C4 조성은 Pb(97)/Sn(3)일 수 있으며, C4는 제 1 칩 중심 영역 패드의 피치에 부합해야 한다.
3) 제 1 칩을 제 2 칩에 부착한다. 이 단계는 표준 CPP(chip pick and place) 기법 혹은 무세정 플럭스(no-clean flux), PADS, 로(爐) 내에서의 리플로우(furnace reflow)를 수반하는 로진-배신(rosin-basin) 플럭스와 같은 접합 공정에 의해 행해질 수 있다.
4) 땜납 기둥 혹은 땜납 볼을 제 1 칩에 부착한다. 이 부착 단계는 땜납 사출 성형(injection molding)에 의해 행해질 수 있다.
5) 칩-온-칩 부품을 기판에 접합한다. 이 단계는 표준 배치 및 접합 기술에 의해 공정(共晶 : eutetic) 땜납을 기판 TSM 패드 상에 접합시킴으로써 행해질 수 있다.
도 3 및 도 4는 칩-온-칩 부품의 제 3 및 제 4 예인데, 여기서 칩-온-칩 부품 접속부(20)는 땜납 볼(26) 및 배선(25)(도 3), 혹은 와이어본드(wirebond)(도 4)를 포함한다. 도 3에서, 공동(55)이 기판(57) 내에 형성되어 있어서, 제 2 칩(40)의 상부가 기판(57)의 상부와 같은 높이가 되게 된다. 이렇게 함으로써, 땜납 볼(26)이 접속 땜납 볼(50)과 동일한 크기로 되어 칩-온-칩 부품을 기판(57)에 접속시킬 수 있다. 또한, 도시하지는 않았지만, 땜납 볼(26)을 이용하여 칩-온-칩 부품을 기판(57)에 부착한 후에, 칩-온-칩 부품과 기판(57) 사이에 충진재(filler)를 혼입한 에폭시 수지와 같은 액형의 수지 재료를 모세관 작용을 이용하여 주입 충진함으로써 언더필(underfill)이라고 불리는 밀봉층을 형성할 수도 있다. 이 언더필 밀봉층에 의해 칩-온-칩 부품과 기판(57) 사이의 열 팽창 계수 차이로 인한 열적 스트레스가 완화됨과 동시에 플립 칩 접속부의 보강 및 기계적 보호가 이루어진다.
도 5는 도 4의 칩-온-칩 부품(10A)을 사용하는 칩-온-칩 패키지를 예시하고 있다. 와이어본드(28)가 기판(72)의 상부면에 접속되어 있다. 기판(72)의 하부면은 칩-온-칩 패키지를 다양한 실장 레벨(level)에 접속시키기 위한 땜납 볼(76)을 포함한다. 도시되지는 않았지만, 접착제(71)는 칩-온-칩 부품(10A)을 기판(72)에 기계적으로 연결시킨다. 수지 댐(dam)(66) 및 캡슐부(encapsulant)(64)는 칩(30, 40)을 보호하여 와이어본드 및 칩 구조(60)가 내구성을 갖게 한다. 금속 리드(lid)(62)는 소형이며 내구성 있고 열적으로 강화된 칩-온-칩 패키지를 제공한다.
도 6 및 도 7에 도시한 바와 같이, 칩-온-칩 부품(10B)의 칩-온-칩 부품 접속부(20)는 땜납 볼 매개물(interposer)(32)을 포함한다. 땜납 볼 매개물(32)은 기판에 대한 전기적 접속이 이루어지게 하여 제 2 칩(40)이 여유 공간(clearance)을 갖는 데 필요한 높이를 제공한다. 땜납 볼 매개물(32)은 칩들 중 하나(30)의 활성 영역에 접속된 땜납 볼의 제 1 세트와, 외부 회로에 접속된 땜납 볼의 제 2 세트와, 땜납 볼의 제 1 및 제 2 세트 사이의 도전성 채널로 구성된다. 이 채널은 비도전성 재료로 둘러싸여 있다. 도 7은 도 6의 칩-온-칩 부품(10B)을 사용하는 칩-온-칩 패키지를 예시하고 있다. 땜납 볼 매개물은 기판(72)의 상부면에 접속된다. 기판(72)의 하부면은 칩-온-칩 패키지를 다양한 실장 레벨에 접속시키기 위한 땜납 볼(76)을 포함한다. 방열체(74)는 접착제(78)에 의해 제 1 칩(30)에 접속된다. 방열체는 칩-온-칩 부품(10B)의 열 방사를 가능케 한다.
도 1-7의 칩-온-칩 부품과 후속하는 예의 이점 중 일부는 칩(30, 40)이 상이한 반도체 기술로부터 제조될 수 있으며, 이들 상이한 기술이 단일 칩상에 사용되는 경우 갖게 될 한계를 갖지 않고 서로 접속될 수 있다는 것을 포함한다. 예를 들어, 칩(30)은 로직(logic) 칩일 수 있으며 칩(40)은 DRAM 칩일 수 있어 칩-온-칩 부품 레벨에서 결합된 로직/DRAM을 형성한다. 두 번째로, 칩(30, 40)은 각기 각 칩에 모든 기능 및 회로를 구비하는 단일의 칩에 비해 소형이며 덜 복잡하다. 세 번째로, 다수의 메모리가 프로세서(processor)에 근접되어 배치될 수 있다. 네 번째로, 칩-온-칩 부품의 극히 평탄하고 금속적인 특징 때문에 상호 접속 밀도가 보다 크다. 마지막으로, 본 발명의 칩-온-칩 부품은 동일한 기능을 제공하는 단일의 고집적 칩보다 저렴하고 저전력형이며 고성능을 제공한다.
도 8-13은 본 발명의 제 2 실시예에 따른 칩-온-칩 부품의 제조 공정을 예시하는 단면도이다. 도 8은 활성 회로 및 상호 접속층(145)을 구비하는 칩 웨이퍼(wafer)(140)를 도시하고 있다. 웨이퍼(140)는 예를 들어, 실리콘 웨이퍼, Ga-As 웨이퍼, Si-Ge 웨이퍼 등일 수 있다. 활성 회로 및 상호 접속층(145)은 외부 상호 접속에 필요한 구조 및 특징을 갖는다. 도 9에서, 두 종류의 부품, 즉 집적 회로(IC) 칩(130)과 땜납 볼 매개물(스페이서(spacer)로서 또한 알려짐)(32)을 웨이퍼(140)에 부착한다. IC 칩(130)은 웨이퍼(140) 내의 활성 회로에 전기적으로 결합되어 있으며 보다 높은 레벨의 집적 회로 기능을 제공한다. 땜납 볼 및 와이어본드와 같은 전기적 접속부와 캡슐부를 사용할 수 있다. 땜납 볼 매개물(32)은 IC 칩(130)의 활성 회로층이 있는 면에 의해 형성된 평면과 웨이퍼(140) 상의 활성 회로층(145) 사이의 전기적 통로를 제공한다. 이 예에서는 땜납 볼 매개물(32)을 구체적인 예로 들었으나, 관통 비아(thru-via)를 갖는 실리콘 칩, 다층 세라믹(ceramic), 유기성 PCB 스페이서와 같은 다른 스페이서 또한 사용될 수 있다. 또한, 이 예에서 땜납 볼이 IC 칩(130) 및 땜납 볼 매개물(32)을 웨이퍼(140)에 접속시키는 데 사용되고 있으나, 도전성 에폭시, PMC 페이스트(paste), 이방성의 도전성 접착제, 순간 액상 본딩(transient liquid phase bonding)과 같은 다른 상호 접속 수단 또한 사용될 수 있다. 땜납 볼 캡슐부(도시하지 않음)를 사용하여 땜납 볼을 둘러쌀 수도 있다.
도 10에 도시한 바와 같이, 부합적 피복층(34)(예컨대, 파랄렌(paralene))을 전체 표면 위에 증착한다. 그 다음, 기계 화학적 장치 또는 기계적 혹은 화학적 장치를 사용하여 도 11에 도시한 바와 같이 피복층을 평탄화한다. 평탄화의 일 예는 표준 웨이퍼 연마 기법을 사용하여 표면을 기계적으로 연마하는 것일 수 있다. 이와 같이 평탄화 함으로써, 땜납 볼 매개물(32) 내에 있는 상호 접속 비아가 표면에 노출되는 구조가 만들어진다. 이들 비아에 의해 외부 회로와의 접속이 가능해진다. 도 12는 외부 회로와의 접속을 위해 땜납 볼 매개물(32) 상에 땜납 볼(36)을 제조하는 단계를 도시하고 있다. 칩-온-칩 부품을 사전설정된 포인트(point)(38)에서 다이싱(dicing)하여, 땜납 볼(36)을 사용해 외부 회로에 접속될 수 있는 수퍼칩(superchip)을 형성한다. 도 13은 캐리어/기판(72)에 접속된 수퍼칩을 도시하고 있다. 도 13에 도시한 바와 같은 수퍼칩을 제조함으로써 여러 장점이 얻어진다. 이들 장점은 다수의 다른 반도체 기술을 사용한 매우 높은 수준의 집적과, 부품 속도, 밴드폭 요건, 오프-칩 속도에서의 뛰어난 성능과, 구성 칩이 물리적으로 소형이며 복잡한 회로 혹은 제조 기술을 필요로하지 않아 수율이 높고 저비용이라는 것과 다양한 구성으로 여러 구성 부품을 연결함으로써 개별설정이 달성될 수 있다는 것 등을 포함한다.
도 14 및 도 15는 본 발명의 제 3 실시예에 따른 칩-온-칩 부품(80)의 단면도이다. 칩-온-칩 부품(80)은 각각(예를 들어, 도 1에 도시한 칩-온-칩 부품(10) 2 개와 같이) 두 개 칩으로 이루어진 두 그룹을 포함하는데, 각 그룹은 제 2 칩(40 또는 40A)에 전기적으로 접속된 제 1 칩(30 또는 30A)을 구비한다. 이 예에서, 칩(30) 및 칩(30A)의 배면이 서로 대면하고 있다. 칩의 두 개의 그룹은 전기적으로 칩-온-칩 부품 접속부(20A)를 통해 서로 접속되어 있으며, 이 칩-온-칩 부품 접속부(20A)는 이 예에서 상호 접속 기판(88)이다. 상호 접속 기판(88)은 또한 칩-온-칩 부품(80)을 와이어본드(84), C4 접속부(86), 금속 패드 접속부(82)를 통해 외부 디바이스(device)에 접속시킨다. 설명의 목적상 도 14 및 도 15의 칩-온-칩 부품(80) 상에 상이한 종류의 접속부를 도시하였으나, 일반적으로 하나의 응용에는 한 종류의 접속부(즉, 접속부(82, 84, 86)는 모두 예컨대, C4 접속부일 것임)만이 사용될 것이다. 도 15는 도 14의 칩-온-칩 부품(80)을 사용하는 칩-온-칩 패키지를 도시하고 있다. 두 개의 방열체(92)가 접착제(94)에 의해 칩(40, 40A)에 부착되어 있다. 방열체는 칩-온-칩 부품(80)을 위한 열 방사를 가능케 한다. 공동(55)이 기판(57) 안에 형성되어 제 2 칩(40A)의 상부가 기판(57)의 상부와 같은 높이가 된다. 이렇게 함으로써, 땜납 볼(26)이 접속 땜납 볼(50)과 동일한 크기로 되어 칩-온-칩 부품을 기판(57)에 접속시킬 수 있다. 따라서, 본 발명의 이러한 실시예에 따라 예시한 바와 같이, 각각이 독립적인 특정한 기능을 제공하며 상이한 반도체 기술을 사용하여 제조될 수 있는 여러 칩이 서로 결합될 수 있다.
도 16은 본 발명의 제 4 실시예에 따라 칩-온-칩 부품(80a)을 포함하는 삽입가능한 칩-온-칩 패키지의 단면도이다. 칩-온-칩 부품(80a)은 칩(30, 30a, 40, 40a), 상호 접속 기판(88a), 결합 기판(88b)을 포함한다. 이 예에서, 칩-온-칩 부품(80a)은 견고한 부품을 제공하는 캡슐부(96)로 캡슐화되어 있다. 상호 접속 기판(88a)이 삽입가능한 인터페이스(pluggable interface)(90)를 통해 외부 회로로의 전기적 접속을 가능케 한다
도 17은 본 발명의 제 5 실시예에 따른 칩-온-칩 부품(80b)의 단면도이다. 칩-온-칩 부품(80b)은 칩-온-칩 부품 접속부(20a)만을 제외하고는 칩-온-칩 부품(80)(도 14)과 유사한데, 이 칩-온-칩 부품 접속부(20a)는 칩-온-칩 부품(80b)의 상부 및 하부면까지 확장되어 있는 적층가능한 상호 접속 기판(88c)을 포함한다. 칩-온-칩 부품 접속부(20a)의 상부면은 납땜가능한 금속 패드(82)를 포함하며 칩-온-칩 부품 접속부(20a)의 하부면은 땜납 볼(86)을 포함한다. 칩-온-칩 부품구조(80b)는 3 차원으로 적층가능한 모듈(module)을 위한 예시적인 단위(unit) 구조이다. 또다른 예시적인 단위 구조는 칩(40, 40a)없이 칩(30, 30a)을 가로질러 칩-온-칩 부품 접속부(20a)가 연장되어 있는 것을 포함한다. 도 18은 도 17의 칩-온-칩 부품 단위 구조 2 개(80b)를 포함하는 적층된 모듈을 예시한다.
적층된 모듈 및 단위 구조의 이점중 일부는 첫째로 상이한 크기 및 두께의 칩이 쉽게 수용될 수 있다는 것이다. 둘째로, 구조가 재구성가능하다. 셋째로, 엄밀한 사전규정 없이도 다양한 크기의 구조가 가능하며, 넷째로 단위 구조 간의 열 관리가 가능하다는 것이다.
따라서, 본 발명에 따른 칩-온-칩 부품 및 접속부에 의해 고집적 기술과 신뢰성 있는 소형의 반도체 패키지가 가능케된다. 칩-온-칩 패키지는 또한 향상된 전기적, 기계적, 열적 성능을 제공한다.
본 발명을 특정 바람직한 실시예를 참조하여 도시하고 설명하였으나, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고 형태 및 세부 사항에 대한 변형이 이루어질 수 있음을 알 수 있을 것이다.
본 발명에 따르면, 웨이퍼 제조 후 패키징하기 전에 칩을 개별설정할 수 있어 제품 응용에 융통성을 크게 부여할 수 있으며 제조 비용에서의 이점을 가질 수 있다.

Claims (24)

  1. 전기적으로 상호 접속된 활성 영역들을 구비한 적어도 두 개의 독립적인 칩들을 가지는 칩-온-칩 모듈(chip-on-chip module)로서, 상기 두 칩들의 상기 활성 영역들은 서로 대면하는, 상기 칩-온-칩 모듈과,
    상기 칩들을 외부 회로에 전기적으로 접속하는 상호 접속 기판으로서, 상기 상호 접속 기판은 상기 칩들의 상기 활성 영역들에 접속된 제1 세트의 접속 요소들과, 상기 외부 회로로의 접속을 위한 제2 세트의 접속 요소들과, 도전성 라인들을 가진 기판을 포함하고, 상기 도전성 라인들은 상기 제1 세트의 접속 요소들을 상기 제2 세트의 접속 요소들에 접속하는, 상기 상호 접속 기판을 포함하는 장치에 있어서,
    상기 제2 세트의 접속 요소들은 상기 칩-온-칩 모듈을 제2 칩-온-칩 모듈에 접속하기 위해, 상기 적어도 두 개의 칩들 중 하나의 제1 배면과 동일 평면 상에 있는 제1 세트의 접속부들과, 상기 적어도 두 개의 칩들 중 다른 하나의 제2 배면과 동일 평면 상에 있는 제2 세트의 접속부들을 포함하는, 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 적어도 두 개의 칩들은 상이한 기술로 이루어진, 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 외부 회로는 삽입 가능한 접속부(pluggable connection)인, 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 상호 접속 기판은 상기 칩-온-칩 모듈들의 상기 적어도 두 개의 칩들 중 하나와 적어도 동일한 높이인, 장치.
  8. 칩-온-칩 부품을 제조하는 방법에 있어서,
    a) 전기적으로 상호 접속된 활성 영역들을 구비한 적어도 두 개의 독립적으로 동작 가능한 칩들을 가진 칩-온-칩 모듈을 제조하는 단계로서, 상기 두 개의 칩들의 상기 활성 영역들은 서로 대면하고 상기 칩들은 웨이퍼 제조 후에 개별 설정될 수 있는, 상기 칩-온-칩 모듈 제조 단계와,
    b) 상기 칩-온-칩 모듈을 외부 회로에 전기적으로 접속하기 위한 칩-온-칩 부품 접속부를 제조하는 단계를 포함하고,
    상기 단계 b)는,
    1) 제1 세트의 접속 요소들을 제공하는 단계와,
    2) 상기 제1 세트의 접속 요소들을 상기 칩들 중 하나의 상기 활성 영역들에 접속하는 단계와,
    3) 상기 외부 회로로의 접속을 위한 제2 세트의 접속 요소들을 제공하는 단계와,
    4) 상호 접속 기판을 형성하도록 상기 제1 세트 및 상기 제2 세트의 접속 요소들을 도전성 라인들을 가진 기판에 접속하는 단계를 더 포함하고,
    상기 단계 3)은,
    3a) 상기 상호 접속 기판의 제1 표면을 상기 적어도 두 개의 칩들 중 하나의 제1 배면과 동일 평면으로 평탄화하고, 상기 상호 접속 기판의 제2 표면을 상기 적어도 두 개의 칩들 중 다른 하나의 제2 배면과 동일 평면으로 평탄화하는 단계와,
    3b) 상기 제1 배면과 동일 평면 상에 제2 세트의 접속 요소들을 제공하는 단계와,
    3c) 상기 제2 배면과 동일 평면 상에 제3 세트의 접속 요소들을 제공하는 단계와,
    3d) 상기 제2 및 제3 세트의 접속 요소들을 통해 상기 칩-온-칩 모듈을 제2 칩-온-칩 모듈에 접속하는 단계를 더 포함하는, 칩-온-칩 부품 제조 방법.
  9. 제8항에 있어서, 상기 단계 a) 및 b)는,
    1) 웨이퍼에 웨이퍼 활성 영역을 제공하는 단계와,
    2) IC 활성 영역들을 가진 집적 회로(IC) 칩들을 상기 웨이퍼에 부착하는 단계로서, 상기 IC 활성 영역들은 상기 웨이퍼 활성 영역에 접속되는, 상기 IC 칩 부착 단계와,
    3) 칩-온-칩 부품 접속부들을 상기 웨이퍼 활성 영역에 부착하는 단계로서, 상기 칩-온-칩 부품 접속부들은 상기 IC 칩들과 적어도 동일한 높이를 가지는, 상기 칩-온-칩 부품 접속부 부착 단계와,
    4) 상기 웨이퍼, 상기 부착된 IC 칩들 및 상기 부착된 칩-온-칩 부품 접속부들 상에 컨포말 코팅(conformal coating)을 증착하는 단계와,
    5) 칩-온-칩 웨이퍼를 형성하도록 상기 코팅을 상기 칩-온-칩 부품 접속부들과 적어도 동일한 높이로 평탄화하는 단계와,
    6) 상기 칩-온-칩 모듈 및 상기 칩-온-칩 부품 접속부를 가진 칩-온-칩 부품을 형성하도록 소정의 위치들에서 상기 칩-온-칩 웨이퍼를 다이싱(dicing)하는 단계를 더 포함하는, 칩-온-칩 부품 제조 방법.
  10. 삭제
  11. 제8항에 있어서, 상기 적어도 두 개의 칩들은 상이한 기술로 이루어지는, 칩-온-칩 부품 제조 방법.
  12. 삭제
  13. 제8항에 있어서, 상기 외부 회로는 삽입 가능한 접속부인, 칩-온-칩 부품 제조 방법.
  14. 삭제
  15. 외부 부품과,
    전기적으로 상호 접속된 활성 영역들을 구비한 적어도 두 개의 독립적인 칩들을 가진 칩-온-칩 모듈로서, 상기 두 개의 칩들의 상기 활성 영역들은 서로 대면하는, 상기 칩-온-칩 모듈과,
    상기 칩들과 상기 외부 부품을 전기적으로 접속하는 상호 접속 기판으로서, 상기 상호 접속 기판은 상기 칩들의 상기 활성 영역들에 접속된 제1 세트의 접속 요소들과, 상기 외부 부품으로의 접속을 위한 제2 세트의 접속 요소들과, 도전성 라인들을 가진 기판을 포함하고, 상기 도전성 라인들은 상기 제1 세트의 접속 요소들을 상기 제2 세트의 접속 요소들에 접속하는, 상기 상호 접속 기판을 포함하는 칩-온-칩 패키지에 있어서,
    상기 제2 세트의 접속 요소들은 상기 칩-온-칩 모듈을 제2 칩-온-칩 모듈에 접속하기 위해, 상기 적어도 두 개의 칩들 중 하나의 제1 배면과 동일 평면 상에 있는 제1 세트의 접속부들과, 상기 적어도 두 개의 칩들의 다른 하나의 제2 배면과 동일 평면 상에 있는 제2 세트의 접속부들을 포함하는, 칩-온-칩 패키지.
  16. 삭제
  17. 제15항에 있어서, 상기 적어도 두 개의 칩들은 상이한 기술로 이루어지는, 칩-온-칩 패키지.
  18. 삭제
  19. 제15항에 있어서, 상기 외부 부품은 삽입 가능한 접속부를 가지는, 칩-온-칩 패키지.
  20. 삭제
  21. 제1항에 있어서, 복수의 상기 칩-온-칩 모듈들은 상호 적층 가능한, 장치.
  22. 제1항에 있어서, 상기 제1 세트의 접속부들은 납땜 볼들을 포함하는, 장치.
  23. 제8항에 있어서, 상기 단계 3d)의 상기 제2 세트의 접속 요소들은 납땜 볼들을 포함하는, 칩-온-칩 부품 제조 방법.
  24. 제8항에 있어서, 상기 단계 3d)의 상기 제3 세트의 접속 요소들은 와이어본드들(wirebonds)을 포함하는, 칩-온-칩 부품 제조 방법.
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