KR102592640B1 - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

반도체 패키지는 상부면 및 하부면을 가지고 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제1 반도체 칩들, 상기 제1 반도체 칩들의 칩 패드들을 상기 기판 패드에 전기적으로 연결시키는 제1 도전성 연결 부재들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 기판 패드에 전기적으로 연결시키는 제2 도전성 연결 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 디커플링 커패시터를 갖는 멀티칩 패키지 및 이의 제조 방법에 관한 것이다.
eMCP(Embedded Multi-Chip Package)와 같은 멀티칩 패키지에 있어서, 복수 개의 칩들의 다중 출력 드라이버들이 동시에 스위칭될 때 발생하는 파워 분배에서의 전압 강하, 즉, 동시 스위칭 노이즈(simultaneous switching noise, SSN)를 감소시키기 위하여 디커플링 커패시터(decoupling capacitor)가 탑재될 수 있다. 그러나, 기존의 벌크 형태의 커패시터를 반도체 패키지 내부에 실장할 경우, 상기 반도체 패키지의 전체 두께와 평면적을 증가시키고, 상기 커패시터에 연결된 배선들에 의해 인덕턴스를 증가시킴으로써 반도체 패키지의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 일 과제는 전체 크기를 감소시키고 반도체 패키지의 전기적 성능을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 상부면 및 하부면을 가지고 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제1 반도체 칩들, 상기 제1 반도체 칩들의 칩 패드들을 상기 기판 패드에 전기적으로 연결시키는 제1 도전성 연결 부재들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 기판 패드에 전기적으로 연결시키는 제2 도전성 연결 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 탑재된 제1 반도체 칩, 상기 패키지 기판 상에 상기 제1 반도체 칩과 이격 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제2 반도체 칩들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 패키지 기판의 기판 패드에 전기적으로 연결시키는 도전성 연결 부재를 포함한다.
예시적인 실시예들에 따른 반도체 패키지는 디커플링 커패시터를 갖는 커패시터 구조물 및 상기 커패시터 구조물 상에 지지되는 복수 개의 반도체 칩들을 포함할 수 있다. 상기 커패시터 구조물은 반도체 기판 및 상기 반도체 기판의 상부면에 반도체 제조 공정에 의해 형성된 디커플링 커패시터를 포함할 수 있다.
따라서, 상기 커패시터 구조물은 반도체 패키지 내에 실장되는 반도체 칩들의 크기와 두께를 고려하여 원하는 평면적과 두께를 제공할 수 있다. 또한, 상기 커패시터 구조물은 복수 개의 디커플링 커패시터들을 포함할 수 있고, 기 설정된 크기 내에서 반도체 패키지가 요구하는 커패시터 용량을 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 도 3의 커패시터 구조물의 다양한 실리콘 칩 커패시터들을 나타내는 단면도들이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 13은 도 12의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 15는 도 14의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 도 17의 반도체 패키지의 패키지 기판 상의 커패시터 구조물 및 제1 반도체 칩을 나타내는 단면도이다.
도 19는 도 18의 커패시터 구조물을 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 4 내지 도 6은 예시적인 실시예들에 따른 도 3의 커패시터 구조물의 다양한 실리콘 칩 커패시터들을 나타내는 단면도들이다.
도 1 내지 도 6을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 제1 반도체 칩(200), 디커플링 커패시터(320)를 갖는 커패시터 구조물(300), 복수 개의 제2 반도체 칩들(400), 복수 개의 제3 반도체 칩들(500), 복수 개의 제4 반도체 칩들(600), 및 밀봉 부재(700)를 포함할 수 있다. 또한, 반도체 패키지(100)는 제1 반도체 칩(200), 제2 반도체 칩들(400), 제3 반도체 칩들(500), 제4 반도체 칩들(600), 및 디커플링 커패시터(320)을 패키지 기판(110)에 전기적으로 연결시키기 위한 도전성 연결 부재들(230, 330, 430, 530, 630)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(110)의 상부면(112) 상에는 복수 개의 배선들(160, 162) 및 이에 연결된 기판 패드들(120)이 배치될 수 있다. 배선들(160, 162)은 패키지 기판(110)의 상부면(112) 상에서 연장할 수 있다. 상기 배선은 패키지 기판(110)의 상부면(112) 상에서 링 형상으로 연장할 수 있다. 기판 패드들(120)은 배선들(160, 162)의 단부들과 각각 연결될 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다. 배선들(160, 162)은 패키지 기판(110) 상에 실장되는 전자 부품들로 파워를 공급하기 위한 파워 넷으로서 파워 배선 또는 그라운드 배선을 포함할 수 있다. 기판 패드들(120)은 상기 파워 배선 또는 그라운드 배선에 연결되는 파워 패드 또는 그라운드 패드를 포함할 수 있다.
도면들에는 도시되지는 않았으나, 패키지 기판(110)은 상기 전자 부품들로 데이터 신호를 전달하기 위한 복수 개의 기판 신호 배선들 및 기판 신호 패드들을 더 포함할 수 있다. 또한, 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 기판 신호 패드들 및 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(110)의 상부면(112) 상에는 상기 배선들을 커버하며 기판 패드들(120)를 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 기판 패드(120)를 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110) 상에 탑재될 수 있다. 제1 반도체 칩(200)은 접착 부재(240)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제1 반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다.
제1 반도체 칩(200)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제1 반도체 칩(200)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 상기 칩 패드들을 비롯한 상기 칩 신호 패드들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드(202)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제1 도전성 연결 부재(230)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 반도체 칩(200)은 접착 부재(240)에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제1 도전성 연결 부재들(230)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
이와 다르게, 상기 제1 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 예를 들면, 상기 제1 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(110) 상에 실장될 수 있다. 이 경우에 있어서, 상기 제1 반도체 칩은 상기 칩 패드들이 형성된 상기 활성면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 제1 반도체 칩의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 상기 기판 패드들과 전기적으로 연결될 수 있다. 또한, 복수 개의 상기 제1 반도체 칩들이 패키지 기판(110) 상에 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)은 패키지 기판(110) 상에 제1 반도체 칩(200)과 이격 배치될 수 있다. 커패시터 구조물(300)은 접착 부재(340)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 커패시터 구조물(300)은 패키지 기판(110) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
커패시터 구조물(300)는 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 적어도 하나의 디커플링 커패시터(320)를 포함할 수 있다. 반도체 기판(310)은 접착 부재(340)에 의해 패키지 기판(110)의 상부면(112)에 부착될 수 있다.
커패시터 구조물(300)의 두께는 반도체 기판(310)의 두께의 의해 결정될 수 있다. 반도체 제조 공정에 의해 실리콘 웨이퍼 상에 디커플링 커패시터(320)를 형성한 후, 상기 웨이퍼의 후면을 연마 공정에 의해 제거하여, 반도체 기판(310)이 원하는 높이를 갖도록 할 수 있다. 예를 들면, 커패시터 구조물(300)은 약 10㎛ 내지 약 800㎛의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)의 두께는 제1 반도체 칩(200)의 두께와 실질적으로 동일하도록 결정될 수 있다. 따라서, 제1 반도체 칩(200)의 상부면과 커패시터 구조물(300)의 상부면은 동일 평면 상에 있을 수 있다.
커패시터 구조물(300)은 상부면 상에 형성된 커패시터 패드들(302)을 가질 수 있다. 커패시터 패드들(302)은 디커플링 커패시터(320)의 전력 단자 패드 또는 그라운드 단자 패드를 포함할 수 있다.
커패시터 구조물(300)는 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(330)는 디커플링 커패시터(320)의 커패시터 패드들(302), 즉, 전력 단자 패드와 그라운드 단자 패드를 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(330)는 본딩 와이어를 포함할 수 있다. 따라서, 커패시터 구조물(300)은 접착 부재(340)에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제2 도전성 연결 부재들(330)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
이와 다르게, 상기 제2 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 커패시터 구조물(300)을 관통하는 관통 전극들에 의해 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 상기 커패시터 구조물은 상기 커패시터 패드들이 형성된 면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 커패시터 구조물의 상기 커패시터 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 상기 기판 패드들과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)은 패키지 기판(110) 상에 탑재될 수 있다. 제2 반도체 칩들(400) 및 제3 반도체 칩들(500)은 패키지 기판(110) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)과 이격 배치될 수 있다. 제2 반도체 칩들(400)은 접착 부재를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제3 반도체 칩들(500)은 접착 부재를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제2 반도체 칩(400)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(402)을 가질 수 있다. 칩 패드들(402)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제2 반도체 칩(400)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(430)는 제2 반도체 칩(400)의 칩 패드(402)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(430)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 반도체 칩들(400)은 상기 접착 부재에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제3 도전성 연결 부재들(430)에 패키지 기판(110)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 제3 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
제3 반도체 칩(500)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(502)을 가질 수 있다. 칩 패드들(502)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제3 반도체 칩(500)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제3 반도체 칩(500)는 제4 도전성 연결 부재들(530)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제4 도전성 연결 부재(530)는 제3 반도체 칩(500)의 칩 패드(502)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제4 도전성 연결 부재(530)는 본딩 와이어를 포함할 수 있다. 따라서, 제3 반도체 칩들(500)은 상기 접착 부재에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제4 도전성 연결 부재들(530)에 패키지 기판(110)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 제4 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
제2 및 제3 반도체 칩들(400, 500)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제2 및 제3 반도체 칩들(400, 500)은 디램(DRAM)과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 제3 및 제4 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 복수 개의 제4 반도체 칩들(600)은 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400) 및 제3 반도체 칩들(500) 상에 적층될 수 있다. 제4 반도체 칩들(600)은 패키지 기판(110) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 제4 반도체 칩들(600a, 600b, 600c, 600d)은 접착 부재들(640a, 640b, 640c, 640d)를 이용하여 커패시터 구조물(300) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제4 반도체 칩(600)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(602)을 가질 수 있다. 칩 패드들(602)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제4 반도체 칩(600)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제4 반도체 칩(600)는 제4 도전성 연결 부재들(630)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제4 도전성 연결 부재(630)는 제4 반도체 칩(600)의 칩 패드(602)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제4 도전성 연결 부재(630)는 본딩 와이어를 포함할 수 있다. 따라서, 제4 반도체 칩들(460)은 상기 접착 부재에 의해 커패시터 구조물(300) 상에 적층되고 복수 개의 제4 도전성 연결 부재들(630)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
제4 반도체 칩들(600)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제4 반도체 칩들(600)은 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제4 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 3에 도시된 바와 같이, 커패시터 구조물(300)은 배선들(160, 162)을 통해 상기 제1 내지 제4 반도체 칩들 중 적어도 어느 하나에 연결되어 해당하는 전자 부품을 위한 디커플링 기능을 제공할 수 있다. 커패시터 구조물(300)의 커패시터 패드(302)는 제2 도전성 연결 부재(330)에 의해 기판 패드(120)와 전기적으로 연결되고, 기판 패드(120)는 상기 배선에 의해 상기 제1 내지 제4 반도체 칩들 중 적어도 어느 하나에 전기적으로 연결된 기판 패드(120)에 연결될 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)는 반도체 기판(310) 상에 복수 개의 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 각각은 전력 단자 패드와 그라운드 단자 패드로서의 커패시터 패드들(302)을 각각 구비할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)은 서로 전기적으로 분리 형성될 수 있다.
커패시터 구조물(300)의 평면적(상기 커패시터 구조물들의 개수), 상기 디커플링 커패시터들의 개수는 반도체 제조 공정 중에서 소잉 공정에 의해 결정될 수 있다. 상기 소잉 공정에 의해 개별적으로 분리된 커패시터 구조물(300)은 하나 또는 그 이상의 디커플링 커패시터들을 포함할 수 있다.
또한, 상기 디커플링 커패시터들 중에서 일부만이 패키지 기판(110)에 전기적으로 연결될 수 있다. 도 3에 도시된 바와 같이, 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 중에서 제1 및 제2 디커플링 커패시터들(320a, 320b)이 패키지 기판(110)의 기판 패드들(120)과 연결될 수 있다. 커패시터 구조물(300)의 커패시터 용량은 패키지 기판(110)의 기판 패드들(120)과 연결된 상기 디커플링 커패시터들의 개수에 의해 결정될 수 있다. 즉, 반도체 패키지(100)가 요구하는 커패시터 용량을 고려하여 패키지 기판(110)의 파워 넷에 연결되는 상기 디커플링 커패시터들을 선택할 수 있다.
예시적인 실시예들에 있어서, 디커플링 커패시터(320)는 반도체 기판(310) 상에 반도체 제조 공정에 의해 형성된 금속 산화막 반도체(MOS, metal oxide silicon)형 커패시터, 셀(cell)형 커패시터, 및 금속 배선(metal wiring)형 커패시터 중 적어도 어느 하나를 포함할 수 있다.
도 4에 도시된 바와 같이, 상기 금속 산화막 반도체형 커패시터는 반도체 기판 상에 적층된 실리콘 산화물로 이루어진 절연막 및 금속막을 포함하는 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 전공정(FEOL, front-end-of-line)을 수행하여 실리콘 웨이퍼 상에 금속 산화막 반도체(MOS) 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 금속 산화막 반도체(MOS)형 커패시터(320)를 포함할 수 있다.
상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 N형 반도체막(322) 및 P형 반도체막(326)을 순차적으로 형성할 수 있다. 이어서, N형 및 P형 반도체막들(322, 326)을 커버하는 절연막(312)을 형성할 수 있다. 절연막(312)은 실리콘 산화물을 포함할 수 있다. 이후, 절연막(312) 상에 N형 및 P형 반도체막들(322, 326)과 각각 전기적으로 연결되는 커패시터 패드들(302)을 형성할 수 있다.
따라서, 금속 산화막 반도체형 커패시터(320)는 반도체 기판(310)의 상부면에 순차적으로 형성된 하부 전극으로서의 N형 반도체막(322), 상부 전극으로서의 P형 반도체막(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
이와 다르게, 상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, N형 반도체막이 도핑된 반도체 기판의 상부면 상에 상기 N형 반도체층을 커버하는 절연막을 형성하고, 상기 절연막 상에 P형 폴리실리콘층을 형성할 수 있다. 이 경우에 있어서, 상기 금속 산화막 반도체형 커패시터는 하부 전극으로서의 상기 N형 반도체막 및 상부 전극으로서의 상기 P형 폴리실리콘층을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 셀형 커패시터는 반도체 기판 상에 메모리 셀의 셀 커패시터와 유사한 커패시터 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 전공정(FEOL, front-end-of-line)을 수행하여 실리콘 웨이퍼 상에 메모리 셀에 구비된 커패시터 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 셀형 커패시터(320)를 포함할 수 있다.
상기 셀형 커패시터의 제조 방법에 있어서, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 P형 반도체막(322) 및 P형 반도체막(322)을 커버하는 층간 절연막(312)을 형성할 수 있다. 이어서, 층간 절연막(312) 및 P형 반도체막(322)의 상부면에 관통홀을 형성한 후, 상기 관통홀 내에 유전막(324) 및 스토리지 노드(326)를 순차적으로 형성할 수 있다. 이어서, 층간 절연막(312) 상에 스토리지 노드(326)를 커버하는 상부 절연막(도시되지 않음)을 형성하고, 상기 상부 절연막 상에 P형 반도체막(322) 및 스토리지 노드(326)에 각각 전기적으로 연결되는 커패시터 패드들(도시되지 않음)을 형성할 수 있다.
따라서, 셀형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 P형 반도체막(322), 상부 전극으로서의 스토리지 노드(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
도 6에 도시된 바와 같이, 상기 금속 배선형 커패시터는 반도체 기판 상에 적층된 상부 배선층 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 후공정(BEOL, back-end-of-line)을 수행하여 실리콘 웨이퍼 상에 상부 배선층 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 금속 배선형 커패시터(320)를 포함할 수 있다.
상기 금속 배선형 커패시터의 제조 방법에 있어서, 반도체 기판(310)의 상부면 상에 상부 배선 공정을 수행하여 제1 배선(322), 유전막(324) 및 제2 배선(326)을 순차적으로 형성할 수 있다. 이어서, 제1 및 제2 배선들(322, 326)에 각각 전기적으로 연결되는 커패시터 패드들을 형성할 수 있다.
따라서, 금속 배선형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 제1 배선(322), 상부 전극으로서의 제2 배선(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(700)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(110)의 하부면(114) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(800)가 배치될 수 있다. 예를 들면, 외부 연결 부재(800)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 디커플링 커패시터(320)를 갖는 커패시터 구조물(300) 및 커패시터 구조물(300) 상에 지지되는 복수 개의 반도체 칩들(600)을 포함할 수 있다. 커패시터 구조물(300)은 반도체 제조 공정에 의해 형성되므로, 커패시터 구조물(300)은 반도체 패키지(100) 내에 실장되는 반도체 칩들의 크기와 두께를 고려하여 원하는 평면적과 두께를 제공할 수 있다. 또한, 커패시터 구조물(300)은 복수 개의 디커플링 커패시터들(320)을 포함할 수 있고, 기 설정된 크기 내에서 반도체 패키지(100)가 요구하는 커패시터 용량을 제공할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 7을 참조하면, 먼저, 반도체 기판 상에 반도체 제조 공정을 수행하여 복수 개의 칩 커패시터들(30)을 형성한 후, 소잉 공정에 의해 웨이퍼(W)를 절단하여 개별적인 커패시터 구조물(300)을 제공할 수 있다.
예시적인 실시예들에 있어서, 실리콘 웨이퍼(W) 상에 반도체 제조 공정을 수행하여 칩 커패시터들(30)을 형성한 후, 실리콘 웨이퍼(W)의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께를 갖도록 할 수 있다. 예를 들면, 상기 웨이퍼는 약 10㎛ 내지 약 800㎛의 두께를 갖도록 연마될 수 있다. 이어서, 소잉 공정에 의해 웨이퍼(W)를 절단하여 개별적인 커패시터 구조물(300)을 제공할 수 있다.
예를 들면, 칩 커패시터(30)는 금속 산화막 반도체(MOS, metal oxide silicon)형 커패시터, 셀(cell)형 커패시터, 및 금속 배선(metal wiring)형 커패시터 중 적어도 어느 하나를 포함할 수 있다.
상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, 도 4에 도시된 바와 같이, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 N형 반도체막(322) 및 P형 반도체막(326)을 순차적으로 형성할 수 있다. 이어서, N형 및 P형 반도체막들(322, 326)을 커버하는 절연막(312)을 형성할 수 있다. 절연막(312)은 실리콘 산화물을 포함할 수 있다. 이후, 절연막(312) 상에 N형 및 P형 반도체막들(322, 326)과 각각 전기적으로 연결되는 커패시터 패드들(302)을 형성할 수 있다.
따라서, 금속 산화막 반도체형 커패시터(320)는 반도체 기판(310)의 상부면에 순차적으로 형성된 하부 전극으로서의 N형 반도체막(322), 상부 전극으로서의 P형 반도체막(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
상기 셀형 커패시터의 제조 방법에 있어서, 도 5에 도시된 바와 같이, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 P형 반도체막(322) 및 P형 반도체막(322)을 커버하는 층간 절연막(312)을 형성할 수 있다. 이어서, 층간 절연막(312) 및 P형 반도체막(322)의 상부면에 관통홀을 형성한 후, 상기 관통홀 내에 유전막(324) 및 스토리지 노드(326)를 순차적으로 형성할 수 있다. 이어서, 층간 절연막(312) 상에 스토리지 노드(326)를 커버하는 상부 절연막(도시되지 않음)을 형성하고, 상기 상부 절연막 상에 P형 반도체막(322) 및 스토리지 노드(326)에 각각 전기적으로 연결되는 커패시터 패드들(도시되지 않음)을 형성할 수 있다.
따라서, 셀형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 P형 반도체막(322), 상부 전극으로서의 스토리지 노드(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
상기 금속 배선형 커패시터의 제조 방법에 있어서, 도 6에 도시된 바와 같이, 반도체 기판(310)의 상부면 상에 상부 배선 공정을 수행하여 제1 배선(322), 유전막(324) 및 제2 배선(326)을 순차적으로 형성할 수 있다. 이어서, 제1 및 제2 배선들(322, 326)에 각각 전기적으로 연결되는 커패시터 패드들을 형성할 수 있다.
따라서, 금속 배선형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 제1 배선(322), 상부 전극으로서의 제2 배선(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
예시적인 실시예들에 있어서, 칩 커패시터(30)는 하나 또는 복수 개의 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 커패시터들(320a, 320b, 320c, 320d)은 서로 동일한 정전용량을 가질 수 있다. 웨이퍼(W)를 소잉 공정에 의해 절단할 때, 개별적으로 분리된 하나 또는 복수 개의 칩 커패시터들(30)을 갖도록 할 수 있다.
예를 들면, 하나의 칩 커패시터(30)를 갖도록 웨이퍼(W)를 절단할 때, 개별적으로 분리된 커패시터 구조물은 4개의 커패시터들을 포함하고 제1 평면적을 가질 수 있다. 두 개의 칩 커패시터들(30)을 갖도록 웨이퍼(W)를 절단할 때, 개별적으로 분리된 커패시터 구조물은 8개의 커패시터들을 포함하고 제2 평면적을 가질 수 있다. 이 경우에 있어서, 상기 제2 평면적은 상기 제1 평면적의 2배일 수 있다.
따라서, 상기 연마 공정과 상기 소잉 공정에 의해, 개별적으로 분리된 상기 커패시터 구조물의 두께 및 평면적이 결정될 수 있다.
도 8을 참조하면, 반도체 기판(10) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)을 적층시킬 수 있다.
접착 부재(240)를 이용하여 반도체 기판(10)의 상부면(112) 상에 제1 반도체 칩(200)을 부착할 수 있다. 접착 부재(340)를 이용하여 반도체 기판(10)의 상부면(112) 상에 제1 반도체 칩(200)과 이격되도록 부착시킬 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들 및 커패시터 구조물(300)의 커패시터 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제1 반도체 칩(200)의 상기 칩 패드들은 제1 도전성 연결 부재들(230)에 의해 기판 패드들(120)에 연결될 수 있다. 커패시터 구조물(300)의 상기 커패시터 패드들은 제2 도전성 연결 부재들(330)에 의해 기판 패드들(120)에 연결될 수 있다.
도 8을 참조하면, 반도체 기판(10) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)과 이격되도록 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)을 적층시킬 수 있다.
접착 부재들을 이용하여 반도체 기판(10)의 상부면(112) 상에 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)을 부착할 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제2 반도체 칩들(400)의 칩 패드들 및 제3 반도체 칩들(500)의 칩 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제2 반도체 칩들(400)의 상기 칩 패드들은 제3 도전성 연결 부재들(430)에 의해 기판 패드들(120)에 연결될 수 있다. 제3 반도체 칩들(500)의 상기 칩 패드들은 제4 도전성 연결 부재들(530)에 의해 기판 패드들(120)에 연결될 수 있다.
도 10을 참조하면, 복수 개의 제4 반도체 칩들(600)을 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400) 및 제3 반도체 칩들(500) 상에 적층할 수 있다.
접착 부재들(640a, 640b, 640c, 640d)을 이용하여 커패시터 구조물(300) 상에 제4 반도체 칩들(600a, 600b, 600c, 600d)을 부착할 수 있다. 따라서, 제4 반도체 칩들(600a, 600b, 600c, 600d)은 패키지 기판(110) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 상기 제4 반도체 칩들은 순차적 또는 지그재그 방향으로 오프셋 정렬될 수 있다. 상기 제4 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 부재의 평면적보다 더 클 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제4 반도체 칩들(600a, 600b, 600c, 600d)의 칩 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제4 반도체 칩들(600a, 600b, 600c, 600d)의 상기 칩 패드들은 제5 도전성 연결 부재들(460)에 의해 기판 패드들(120)에 연결될 수 있다.
도 11을 참조하면, 패키지 기판(10) 상에 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 커버하는 몰딩 부재(700)을 형성할 수 있다. 이어서, 패키지 기판(10)의 하부면(114) 상의 외부 접속 패드들(130) 상에 외부 접속 부재들(800)을 형성한 후, 소잉 공정에 의해 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
예를 들면, 몰딩 공정에 의해 기판(10) 상에 몰딩 부재를 성형함으로써, 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 커버하는 몰딩 부재(800)을 형성할 수 있다. 몰딩 부재(800)는 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 13은 도 12의 반도체 패키지의 패키지 기판을 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물의 디커플링 커패시터들의 연결 관계를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12 및 도 13을 참조하면, 커패시터 구조물(300)은 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)의 커패시터 패드들(302)은 본딩 와이어들에 의해 패키지 기판(110)의 기판 패드들(120)과 전기적으로 연결될 수 있다.
구체적으로, 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제4 반도체 칩(600)과 전기적으로 연결될 수 있다. 따라서, 제1 디커플링 커패시터(320a)는 제4 반도체 칩(600)을 위한 디커플링 기능을 제공할 수 있다.
제2 디커플링 커패시터(320b)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 따라서, 제2 디커플링 커패시터(320b)는 제1 반도체 칩(200)을 위한 디커플링 기능을 제공할 수 있다.
제3 디커플링 커패시터(320c)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제3 반도체 칩(500)과 전기적으로 연결될 수 있다. 따라서, 제3 디커플링 커패시터(320c)는 제3 반도체 칩(500)을 위한 디커플링 기능을 제공할 수 있다.
제4 디커플링 커패시터(320d)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제2 반도체 칩(400)과 전기적으로 연결될 수 있다. 따라서, 제4 디커플링 커패시터(320d)는 제2 반도체 칩(400)을 위한 디커플링 기능을 제공할 수 있다.
커패시터 구조물(300)은 복수 개의 디커플링 커패시터들을 구비함으로써, 제한된 면적 내에서 복수 개의 반도체 칩들 각각에 대하여 디커플링 기능을 제공할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 15는 도 14의 반도체 패키지의 패키지 기판을 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물의 디커플링 커패시터들의 연결 관계를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14 및 도 15를 참조하면, 커패시터 구조물(300)은 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 중에서 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 본딩 와이어들에 의해 패키지 기판(110)의 기판 패드들(120)과 전기적으로 연결될 수 있다.
구체적으로, 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제4 반도체 칩(600)과 전기적으로 연결될 수 있다. 따라서, 제1 디커플링 커패시터(320a)는 제4 반도체 칩(600)을 위한 디커플링 기능을 제공할 수 있다.
나머지 제2 내지 제4 디커플링 커패시터들(320b, 320c, 320d)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결되지 않을 수 있다.
따라서, 커패시터 구조물(300)은 상부의 반도체 칩들을 지지하기 위한 넓은 지지 면적을 제공하면서, 반도체 패키지 내의 복수 개의 반도체 칩들 중 원하는 특정의 반도체 칩만을 위한 디커플링 기능을 제공할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 커패시터 구조물(300)은 도 1의 커패시터 구조물보다 2배의 평면적을 가질 수 있다. 커패시터 구조물(300)는 8개의 디커플링 커패시터들을 가질 수 있다. 커패시터 구조물(300)은 웨이퍼의 소잉 공정에 의해 두 개의 칩 커패시터들을 가지도록 절단함으로써 형성될 수 있다. 커패시터 구조물(300)의 평면적은 상기 소잉 공정에 의해 결정될 수 있다. 2배 넓은 면적은 갖는 커패시터 구조물(300)은 더 큰 면적의 반도체 칩을 지지하는 데 사용될 수 있다.
이에 따라, 커패시터 구조물(300)의 평면적을 조정함으로써, 더 넓은 지지 면적을 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 18은 도 17의 반도체 패키지의 패키지 기판 상의 커패시터 구조물 및 제1 반도체 칩을 나타내는 단면도이다. 도 19는 도 18의 커패시터 구조물을 나타내는 평면도이다. 상기 반도체 패키지는 복수 개의 커패시터 구조물들을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17 내지 도 19를 참조하면, 반도체 패키지(101)는 패키지 기판(110), 제1 반도체 칩(200), 제1 및 제2 커패시터 구조물들(300a, 300b), 복수 개의 제2 반도체 칩들(400), 및 밀봉 부재(700)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110) 상에 탑재될 수 있다. 제1 반도체 칩(200)은 접착 부재(240)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
제1 및 제2 커패시터 구조물들(300a, 300b)은 패키지 기판(110)의 상부면(112) 상에 순차적으로 적층될 수 있다. 제1 커패시터 구조물(300a)은 접착 부재(340)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착되고, 제2 커패시터 구조물(300b)은 접착 부재(340)를 이용하여 제1 커패시터 구조물(300a) 상에 접착될 수 있다.
제1 커패시터 구조물(300a)은 제1 반도체 기판(310a) 및 제1 반도체 기판(310)의 상부면에 형성된 제1 커패시터(320a)를 포함할 수 있다. 제2 커패시터 구조물(300b)은 제2 반도체 기판(310b) 및 제2 반도체 기판(310b)의 상부면에 형성된 제2 커패시터(320b)를 포함할 수 있다. 예를 들면, 제1 및 제2 커패시터 구조물들(300a, 300b)은 웨이퍼의 소잉 공정에 의해 개별적으로 분리된 서로 동일한 구조물들일 수 있다.
제1 커패시터 구조물(300a)의 두께(T1)는 제2 커패시터 구조물(300b)의 두께(T2)와 서로 동일하거나 다를 수 있다. 적층된 제1 및 제2 커패시터 구조물들(300a, 300b)의 높이(H1)는 제1 반도체 칩(200)의 높이(H2)와 동일하거나 다를 수 있다. 따라서, 복수 개의 커패시터 구조물들(300a, 300b)이 적층되어 원하는 높이를 갖는 지지 부재로서의 역할을 제공할 수 있다.
제1 커패시터 구조물(300a)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제1 커패시터 구조물(300a)의 제1 커패시터(320a)의 커패시터 패드들(302)은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결될 수 있다. 제2 커패시터 구조물(300b)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제2 커패시터 구조물(300b)의 제2 커패시터(320b)의 커패시터 패드들(302)은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다.
복수 개의 제2 반도체 칩들(400)은 제1 반도체 칩(200) 및 제1 및 제2 커패시터 구조물들(300a, 300b) 상에 적층될 수 있다. 제2 반도체 칩들(400)은 패키지 기판(110) 상에서 제1 및 제2 커패시터 구조물들(300a, 300b)에 의해 지지되어 탑재될 수 있다. 제2 반도체 칩들(400a, 400b, 400c, 400d)은 접착 부재들(440a, 440b, 440c, 440d)를 이용하여 커패시터 구조물(300) 상에 부착될 수 있다.
제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(430)는 제2 반도체 칩(400)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
밀봉 부재(500)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200) 및 제1 및 제2 커패시터 구조물들(300a, 300b) 및 제2 반도체 칩들(400)을 외부로부터 보호할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 커패시터 구조물의 위치를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 패키지(102)는 패키지 기판(110), 복수 개의 제1 반도체 칩들(200), 커패시터 구조물(300), 제2 반도체 칩(400), 복수 개의 제3 반도체 칩들(500) 및 밀봉 부재(600)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제1 반도체 칩들(200)은 제1 패키지 기판(110)의 상부면(112) 상에 적층될 수 있다. 제1 반도체 칩들(200a, 200b, 200c)은 접착 부재들을 이용하여 패키지 기판(110) 상에 부착될 수 있다. 제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
커패시터 구조물(300)은 복수 개의 제1 반도체 칩들(200) 중 최상층 반도체 칩(200c) 상에 적층될 수 있다. 커패시터 구조물(300)은 접착 부재(340)를 이용하여 최상층 반도체 칩(200c) 상에 부착될 수 있다. 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 포함할 수 있다.
커패시터 구조물(300)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 커패시터 구조물(300)의 커패시터 패드들은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결될 수 있다.
제2 반도체 칩(400)은 복수 개의 제1 반도체 칩들(200) 중 최상층 반도체 칩(200c) 상에 커패시터 구조물(300)과 이격되어 적층될 수 있다. 제2 반도체 칩(400)은 접착 부재(440)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제3 도전성 연결 부재(430)는 제2 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
커패시터 구조물(300)의 두께는 제2 반도체 칩(400)의 두께와 실질적으로 동일하도록 결정될 수 있다. 따라서, 제2 반도체 칩(400)의 상부면과 커패시터 구조물(300)의 상부면은 동일 평면 상에 있을 수 있다.
복수 개의 제3 반도체 칩들(500)은 커패시터 구조물(300) 및 제2 반도체 칩(400) 상에 적층될 수 있다. 제3 반도체 칩들(500)은 최상층 반도체 칩(200c) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 제3 반도체 칩들(500a, 500b, 500c)은 접착 부재들을 이용하여 커패시터 구조물(300) 상에 부착될 수 있다.
밀봉 부재(600)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩들(200), 커패시터 구조물(300), 제2 반도체 칩(400) 및 제3 반도체 칩들(500)을 외부로부터 보호할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 110: 패키지 기판 30: 칩 커패시터
100, 101, 102: 반도체 패키지 120: 기판 패드
130: 외부 접속 패드 140, 150: 절연막
160, 162: 배선 200, 400, 500, 600: 반도체 칩
202, 402, 502, 602: 칩 패드
230, 330, 430, 530, 630: 도전성 연결 부재
240, 340, 440, 540, 640: 접착 부재
300, 300a, 300b: 커패시터 구조물 302: 커패시터 패드
310, 310a, 310b: 반도체 기판 320, 320a, 320b: 커패시터
500, 600, 700: 밀봉 부재

Claims (10)

  1. 상부면 및 하부면을 가지고, 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판;
    상기 패키지 기판의 상부면 상에 배치되고, 반도체 기판 및 상기 반도체 기판의 상부면에 서로 분리 형성되며 커패시터 패드들을 각각 구비하는 복수 개의 디커플링 커패시터들을 포함하는 커패시터 구조물;
    상기 패키지 기판의 상부면 상에서 상기 커패시터 구조물과 이격 배치되는 제1 반도체 칩;
    상기 커패시터 구조물 및 상기 제1 반도체 칩 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제2 반도체 칩들;
    상기 제1 반도체 칩의 칩 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제1 도전성 연결 부재들;
    상기 제2 반도체 칩들의 칩 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제2 도전성 연결 부재들; 및
    상기 디커플링 커패시터들 각각의 상기 커패시터 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제3 도전성 연결 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 디커플링 커패시터는 상기 반도체 기판 상에 반도체 제조 공정에 의해 형성된 금속 산화막 반도체형 커패시터, 셀형 커패시터 및 금속 배선형 커패시터 중 적어도 어느 하나를 포함하는 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서, 상기 복수 개의 디커플링 커패시터들 중 일부만이 상기 패키지 기판에 전기적으로 연결되는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 커패시터 구조물은 10㎛ 내지 800㎛의 높이를 갖는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 커패시터 패드는 상기 커패시터 구조물의 상부면에 구비되는 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서, 상기 제2 반도체 칩의 칩 두께는 상기 커패시터 구조물의 두께와 동일한 반도체 패키지.
  10. 상부면 및 하부면을 가지고, 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판;
    상기 패키지 기판의 상부면 상에 배치되며 커패시터 패드들을 각각 구비하는 복수 개의 커패시터 구조물들;
    상기 패키지 기판의 상부면 상에서 상기 커패시터 구조물들과 이격 배치되는 제1 반도체 칩;
    상기 복수 개의 커패시터 구조물들 및 상기 제1 반도체 칩 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제2 반도체 칩들;
    상기 제1 반도체 칩의 칩 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제1 도전성 연결 부재들;
    상기 제2 반도체 칩들의 칩 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제2 도전성 연결 부재들; 및
    상기 커패시터 구조물들 각각의 상기 커패시터 패드들을 상기 기판 패드들에 전기적으로 연결시키는 본딩 와이어들을 포함하는 제3 도전성 연결 부재들을 포함하고,
    상기 복수 개의 커패시터 구조물들 각각은, 반도체 기판 및 상기 반도체 기판의 상부면에 형성되며 상기 커패시터 패드들을 구비하는 적어도 하나의 디커플링 커패시터를 포함하고,
    상기 복수 개의 커패시터 구조물들은 서로 적층되는 반도체 패키지.
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