KR101915869B1 - 열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법 - Google Patents

열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법 Download PDF

Info

Publication number
KR101915869B1
KR101915869B1 KR1020167023042A KR20167023042A KR101915869B1 KR 101915869 B1 KR101915869 B1 KR 101915869B1 KR 1020167023042 A KR1020167023042 A KR 1020167023042A KR 20167023042 A KR20167023042 A KR 20167023042A KR 101915869 B1 KR101915869 B1 KR 101915869B1
Authority
KR
South Korea
Prior art keywords
stack
interposer
semiconductor
package substrate
dies
Prior art date
Application number
KR1020167023042A
Other languages
English (en)
Other versions
KR20160113201A (ko
Inventor
마이클 쿠프만스
시지안 루오
데이비드 알. 헴브리
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20160113201A publication Critical patent/KR20160113201A/ko
Application granted granted Critical
Publication of KR101915869B1 publication Critical patent/KR101915869B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

열성능을 개선시킨 적층 반도체 다이 조립체와, 관련 시스템 및 방법이 여기서 개시된다. 일 실시예에서, 반도체 다이 조립체는 반도체 다이들의 스택과, 인클로저 내에서 반도체 다이들의 스택을 적어도 부분적으로 수용하는 열전도성 케이싱을 포함한다. 패키지 기판은 열전도성 케이싱를 갖고, 열전도성 케이싱과 반도체 다이들의 스택 사이에 인터포저가 배치된다. 인터포저의 주변부는 반도체 다이들의 스택 너머로 횡방향으로 연장되고, 주변부와 패키지 기판 사이에 삽입되는 복수의 전도 부재에 연결된다.

Description

열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법{STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH IMPROVED THERMAL PERFORMANCE AND ASSOCIATED SYSTEMS AND METHODS}
개시되는 실시예는 반도체 다이 조립체 및 이러한 조립체 내의 열 관리에 관한 것이다. 특히, 본 기술은 열전도성 케이싱 및 케이싱에 부착된 인터포저(interposer)를 가진 적층 반도체 디바이스에 관한 것이다.
메모리 칩, 마이크로프로세서 칩, 이미저 칩을 포함한, 패키징된 반도체 다이는 통상적으로, 플라스틱 보호 커버링으로 감싼, 기판 상에 장착된, 반도체 다이를 포함한다. 다이는 메모리 셀, 프로세서 회로, 및 이미저 디바이스와 같은, 기능적 특징부들과, 이러한 기능적 특징부에 전기적으로 연결된 본드 패드를 포함한다. 본드 패드는 다이를 더 높은 레벨의 회로에 연결시키도록 보호 커버링 외부의 단자들에 전기적으로 연결될 수 있다.
반도체 제조사들은 전자 디바이스의 공간적 제약 내에 끼워맞춰지도록 다이 패키지의 크기를 계속하여 감소시키면서도, 작동 파라미터에 부합하도록 각각의 패키지의 기능적 용량을 또한 증가시키고 있다. 패키지에 의해 덮이는 표면적(즉, 패키지의 "풋프린트")의 실질적 증가없이 반도체 패키지의 처리 능력을 증가시키기 위한 한가지 접근법은, 단일 패키지 내에서 복수의 반도체 다이를 서로 위에 수직으로 적층하는 것이다. 이러한 수직-적층 패키지 내 다이들은 관통-실리콘 비아(TSV)를 이용하여 인접 다이들의 본드 패드와 개별 다이들의 본드 패드를 전기적으로 연결함으로써 상호연결될 수 있다.
수직 적층 패키지에서, 발생되는 열은 소산시키기 어려워서, 개별 다이, 다이 간의 정션, 및 패키지 전체의 작동 온도를 증가시키게 된다. 이로 인해, 적층 다이가 여러 유형의 디바이스 내 최대 작동 온도(Tmax)보다 높은 온도에 달하게 한다.
삭제
도 1-5는 본 기술의 선택된 실시예에 따라 구성되는 반도체 다이 조립체의 단면도다.
도 6은 본 기술의 실시예에 따라 구성되는 반도체 다이 조립체를 포함하는 시스템의 개략적 도면이다.
개선된 열성능을 가진 적층 반도체 조립체 및 관련 시스템의 여러 실시예들에 대한 구체적 세부사항들이 아래에서 설명된다. "반도체 다이"라는 용어는 일반적으로, 집적 회로 또는 구성요소, 데이터 저장 요소, 프로세싱 구성요소, 및/또는 반도체 기판 상에서 제조되는 기타 특징부들을 가진 다이를 의미한다. 예를 들어, 반도체 다이는 집적 회로 메모리 및/또는 로직 회로를 포함할 수 있다. 당 업자는 이 기술이 추가 실시예를 가질 수 있음을, 그리고, 이 기술이 도 1-6을 참조하여 아래에서 설명되는 실시예의 세부사항 중 여러 가지없이도 실시될 수 있음을, 또한 이해할 것이다.
여기서 사용되듯이, "수직", "횡방향", "상측" 및 "하측"은 도면에 도시되는 배향의 시선에서 반도체 다이 조립체의 특징부들의 상대적 방향 또는 위치를 의미할 수 있다. 예를 들어, "상측" 또는 "최상측"은 다른 특징부에 비해 페이지의 상단에 더 가까이 위치하는 일 특징부를 의미할 수 있다. 그러나 이러한 용어들은 넓은 범위에서, 다른 배향을 가진 반도체 디바이스를 포함하는 것으로 간주되어야 한다.
도 1은 본 기술의 실시예에 따라 구성되는 반도체 다이 조립체(100)("조립체(100)")의 개략적 도면이다. 조립체(100)는 다이 스택(105)("다이 스택"(105))에 배열되는 복수의 반도체 다이(102)와, 열전도성 케이싱(110)과 다이 스택(105) 사이에 삽입되는 인터포저(120)에 부착되는 열전도성 케이싱("케이싱(110)")을 포함한다. 인터포저(120)는 적어도 하나의 축을 따라 다이 스택(105)의 풋프린트 또는 외측 주변부의 너머로 횡방향으로 연장되는 주변부(122)를 포함한다. 주변부(122)는 주변부(122)와 패키지 기판(130) 사이에 삽입되는, 솔더 범프(solder bump)(140)와 같은, 개별 전도 부재에 의해 패키지 기판(130)의 대응하는 본드 패드(132)에 연결되는 복수의 본드 패드(123)를 포함한다. 패키지 기판(130)은 예를 들어, 조립체(100)를 외부 회로(도시되지 않음)에 연결하는 전기 커넥터(133)(가령, 솔더 범프)를 가진 인터포저, 인쇄 회로 보드, 또는, 다른 적절한 기판을 포함할 수 있다.
도 1의 예시되는 실시예에서, 솔더 범프(140)는 금속 솔더 볼을 포함할 수 있다. 여러 실시예에서, 솔더 범프(140)는 다이 스택(105)의 수직 높이보다 크거나 동일한 수직 높이를 가질 수 있다. 예를 들어, 솔더 범프(140)는 다이 스택(105)의 수직 높이에 따라 약 200 μm 로부터 약 1 mm 이상까지 범위의 수직 높이를 가질 수 있다. 솔더 범프의 피치는 솔더 범프의 수직 높이에 기초하여 마찬가지로 변할 수 있다. 더욱이, 솔더 범프(140)가 예시되는 실시예에서 수직 높이보다 작은 피치를 가지는 것으로 도시되지만, 다른 실시예에서 피치가 수직 높이보다 크거나 동일할 수 있다.
케이싱(110)은 캡부(cap portion)(112)와, 캡부(112)에 부착된, 또는 일체형으로 형성된, 벽체부(wall portions)(113)를 포함한다. 캡부(112)는 제 1 계면 물질(115a)(가령, 접착제)에 의해 인터포저(120)의 후면 표면(121)에 부착될 수 있다. 벽체부(113)는 캡부(112)로부터 멀리 수직으로 연장되고, 제 2 계면 물질(115b)(가령, 접착제)에 의해 패키지 기판(130)의 주변부 또는 상측 표면(135)에 부착될 수 있다. 예시되는 실시예에서, 케이싱(110)은 인클로저(enclosure)(가령, 공동) 내에 다이 스택(105)을 적어도 부분적으로 수용한다. 다른 실시예에서, 케이싱(110)은 이와 다르게 구성되거나 생략될 수 있다. 예를 들어, 일 실시예에서, 벽체부(113)는 케이싱(110)으로부터 생략될 수 있다. 보호 커버링 제공에 추가하여, 케이싱(110)은 다이 스택(105)으로부터 멀리 열 에너지를 흡수하여 소산시키는 히트 스프레더(heat spreader)로 기능할 수 있다. 따라서 케이싱(110)은 니켈, 구리, 알루미늄, 높은 열전도성을 가진 세라믹 물질, 및/또는 다른 적절한 열전도성 물질(가령, 알루미늄 나이트라이드)과 같은, 열 전도성 물질로 제조될 수 있다.
일부 실시예에서, 제 1 계면 물질(115a) 및/또는 제 2 계면 물질(115b)은 (가령, 다이 표면과 히트 스프레더 간의) 표면 정션의 열전도도를 증가시키도록 설계된 "열 계면 물질"(thermal interface materials) 또는 "TIM"으로 당 분야에 알려진 것으로 제조될 수 있다. TIM은 전도성 물질(가령, 카본 나노-튜브, 솔더 물질, 다이아몬드-형 카본(DLC), 등)로, 그리고, 상변화 물질로, 도핑된 실리콘-계 구리스, 젤, 또는 접착제를 포함할 수 있다. 일부 실시예에서, 예를 들어, 열계면 물질은 약 3-4 W/m°K의 열전도도를 가진 미국, Arizona, Phoenix에 소재한 Shin-Etsu MicroSi, Inc. 사에서 제조한 X-23-7772-4 TIM 으로 제조될 수 있다. 다른 실시예에서, 제 1 계면 물질(115a) 및/또는 제 2 계면 물질(115b)은 다른 적절한 물질, 가령, 금속(가령, 구리) 및/또는 다른 적절한 열전도성 물질을 포함할 수 있다.
여러 실시예에서, 다이 스택(105)은 접착제, 다이 부착 물질(가령, 다이 부착 필름 또는 페이스트), 유전 스페이서, 또는 다른 적절한 물질과 같은 제 3 계면 물질(115c)에 의해 패키지 기판(130)에 부착될 수 있다. 일 실시예에서, 제 3 계면 물질(115c)은 스택(105) 아래의 패키지 기판(130)으로부터 다이 스택(105)을 전기적으로 분리시키는 유전 물질이다. 다른 실시예에서, 제 3 계면 물질(115c)은 제 1 계면 물질(115a) 및/또는 제 2 계면 물질(115b)용으로 사용되는 계면 물질(가령, TIM)을 포함할 수 있다. 다른 실시예에서, 제 3 계면 물질(115c)이 생략될 수 있다. 예를 들어, 일 실시예에서, 인터포저(120)는 다이 스택(105)과 패키지 기판(130)이 갭(가령, 에어 갭)에 의해 분리되도록, 패키지 기판(130) 위에 다이 스택(105)을 지닐 수 있다.
다이 스택(105)은 복수의 인터커텍트(106)(가령, 구리 필라, 솔더 범프, 및/또는 다른 전도성 특징부)에 의해 인터포저(120)에 그리고 서로에게 전기적으로 연결될 수 있다. 예를 들어, 인터커넥트(106)의 일부분이 인터포저(120)의 액티브 표면(124)에 위치한 대응하는 본드 패드(125)에 부착될 수 있다. 각각의 반도체 다이(102)는 대향 측부 상에서 인터커넥트(106)에 연결되는 복수의 관통-기판 인터커넥트(108)(가령, 관통-기판 비아, TSV, 등)를 포함할 수 있다. 인터커넥트 및 관통-기판 인터커넥트(106, 108)는 구리, 니켈, 알루미늄, 등과 같은, 다양한 유형의 전도성 물질(가령, 금속 물질)로부터 형성될 수 있다. 일부 실시예에서, 전도성 물질은 솔더(가령, SnAg-계 솔더), 전도체-충전 에폭시, 및/또는 다른 전기 전도 물질을 포함할 수 있다. 선택된 실시예에서, 예를 들어, 인터커넥트(106)는 구리 필라일 수 있고, 반면 다른 실시예에서, 인터커넥트(106)는 범프-온-나이트라이드 구조와 같은, 더 복잡한 구조를 포함할 수 있다. 다른 실시예에서, 인터커넥트(106)는 전도성 페이스트와 같은 다른 유형의 물질 또는 구조로 대체될 수 있다.
전기 통신에 추가하여, 인터커넥트(106) 및 관통-기판 인터커넥트(108)는 다이 스택(105)으로부터 멀리 케이싱(110)을 향해 열을 전달한다. 일부 실시예에서, 다이 스택(110)의 최외측 다이(104)의 관통-기판 인터커넥트(108)는 다이 스택(110)으로부터 패키지 기반(130)까지 열을 또한 전도할 수 있다. 예를 들어, 관통-기판 인터커넥트(108)는 제 3 계면 물질(115c)과 직접 접촉할 수 있다. 여러 실시예에서, 조립체(100)는 다이 스택(105)을 통한 열 전달을 더욱 돕도록, 반도체 다이(102)들 사이에서 틈 사이에 위치하는 복수의 열전도성 요소 또는 "더미 요소"(도시되지 않음)를 또한 포함할 수 있다. 이러한 더미 요소는 반도체 다이(102)의 다른 회로에 전기적으로 연결되지 않는다는 점을 제외하곤, 인터커넥트(106) 및/또는 관통-기판 인터커넥트(108)와 적어도 대체로 유사한 구조 및 조성일 수 있다.
인터커넥트(106)들을 전기적으로 분리시키기 위해, 및/또는, 반도체 다이(102)들 간의 기계적 연결을 향상시키기 위해, 다이 스택(105)의 반도체 다이(102)의 일부 또는 전부 사이에서 및/또는 그 주변에 언더필 물질(underfill material)(117)이 증착 또는 형성될 수 있다. 언더필 물질(117)은 비-전도성 에폭시 페이스트(가령, 일본, Niigata에 소재한 Namics Corporation 사에서 제조한 XS8448-171), 모세관 언더필(capillary underfill), 비전도성 필름, 몰딩된 언더필일 수 있고, 및/또는 다른 적절한 전기-절연 물질을 포함할 수 있다. 일부 실시예에서, 언더필 물질(117)은 다이 스택(105)을 통한 열 소산을 향상시키도록 그 열전도도에 기초하여 선택될 수 있다.
각각의 반도체 다이(102)는 실리콘, 실리콘-온-인설레이터, 화합물 반도체(가령, 갈륨 나이트라이드), 또는 다른 적절한 기판과 같이, 반도체 기판으로부터 형성될 수 있다. 반도체 기판은 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 다른 형태의 집적 회로 디바이스, 가령, 메모리, 프로세싱 회로, 이미징 구성요소, 및/또는 기타 반도체 디바이스와 같이, 다양한 회로 구성요소 또는 기능적 특징부들 중 임의의 것을 가진 반도체 다이로 절단 또는 싱귤레이션될 수 있다. 선택된 실시예에서, 조립체(100)는, 일부 반도체 다이(102)가 데이터 저장을 제공하고(가령, DRAM 다이) 반도체 다이(102) 중 적어도 일부가 HMC 내에 메모리 제어(가령, DRAM 제어)를 제공하도록, 하이브리드 메모리 큐브(HMC)로 구성될 수 있다. 일부 실시예에서, 반도체 다이(102)는 데이터 저장 및/또는 메모리 제어 구성요소와는 다른, 및/또는 이에 추가하여, 다른 회로 구성요소들을 포함할 수 있다. 더욱이, 도 1에 도시되는 다이 스택(105)이 5개의 다이를 포함하지만, 다른 실시예에서 스택(105)은 5개보다 적은 다이(가령, 3개의 다이) 또는 5개보다 많은 다이(가령, 8개의 다이, 10개의 다이, 12개의 다이, 등)를 포함할 수 있다. 예를 들어, 일 실시예에서, 다이 스택(105)은 5개의 다이보다는 9개의 다이를 포함할 수 있다.
인터포저(120)는 인쇄 회로 보드, 반도체 기판, 또는, 집적 회로 구성요소없이 형성되는 다른 적절한 기판을 포함할 수 있다. 예를 들어, 인터포저(120)는 결정질, 반-결정질, 및/또는 세라믹 기판 물질, 예를 들어, 실리콘, 폴리실리콘, 알루미늄 옥사이드(Al2O3), 사파이어, 및/또는 다른 적절한 물질로부터 형성되는 "블랭크" 기판을 포함할 수 있다. 본 실시예의 일 형태에서, 인터포저(120)는 조립체의 하부보다는 조립체(100)의 상부를 향해 배치되기 때문에 관통-기판 인터커넥트없이 형성될 수 있다. 예를 들어, 기본 반도체 다이 패키지는 패키지 기판과 반도체 다이 스택 사이에 배치되는 인터포저를 가진다. 이 배열은 패키지 기판을 반도체 다이 스택과 전기적으로 연결시키기 위해 인터포저가 관통-기판 인터커넥트를 갖는 것을 요한다. 이러한 배열은 관통-기판 인터커넥트의 종횡비 및 수직 높이를 감소시키도록 얇을 것을 인터포저에 또한 요구한다. 예를 들어, 종래의 인터포저(또는 인터포저 형성에 사용되는 기판)는 백그라인딩, 에칭, 및/또는 화학기계적 폴리싱(CMP)에 의해 크기가 얇아질 수 있다. 따라서, 조립체의 상부를 향해 위치하는 인터포저(120)를 가질 때 한가지 장점은, 인터포저(120)가 비교적 두꺼울 수 있고, 따라서, 다수의 제조 단계들을 제거할 수 있다는 점이다. 예를 들어, 관통-기판 인터커넥트 형성을 위한 기판 시닝(substrate thinning), 관통-구멍 에칭, 및 금속 증착 프로세스가 제거될 수 있다. 다른 장점은, 인터포저(120)의 두께 증가로 인해, 다이 스택(105)으로부터 멀리 횡방향으로 인터포저의 주변부(122)를 향해 열 전달이 촉진될 수 있다는 것이다.
도 2는 본 기술의 다른 실시예에 따라 구성되는 반도체 다이 조립체(200)("조립체(200)")의 단면도다. 조립체(200)는 조립체(100)의 특징부와 대체로 유사한 특징부들을 포함할 수 있다. 예를 들어, 조립체(200)는 케이싱(110) 내에 수용되는, 그리고, 반도체 다이 스택(205)("다이 스택(205")에 부착되는, 인터포저(120)를 포함한다. 도 2의 예시 실시예에서, 다이 스택(205)은 복수의 메모리 다이(202b) 사이에 삽입되는 로직 다이(202a)를 포함한다. 로직 다이(202a)는 예를 들어, 메모리 컨트롤러, 시리얼라이저/디시리얼라이저 회로(serializer/deserializer circuit), 및/또는 기타 집적 회로 구성요소들을 포함할 수 있다. 개별 메모리 다이(202b)는 예를 들어, 인터커넥트(106) 및/또는 관통-기판 인터커넥트(108)를 통해 로직 다이(202a)의 집적 회로 구성요소에 작동가능하게 연결되는 메모리 셀들의 어레이 또는 블록을 포함할 수 있다.
본 실시예의 일 형태에서, 로직 다이(202a)와 케이싱(110) 간의 인터포저(120)의 배열은, 작동 중 다이 스택(205)에 의해 생성되는 열의 양을 감소시킬 수 있다. 일반적으로, 로직 다이(가령, 로직 다이(202a))에 의해 생성되는 열은 메모리 다이(가령, 메모리 다이(202b))에 의해 집합적으로 생성되는 열보다 훨씬 클 수 있다. 예를 들어, HMC 조립체 내의 로직 다이는 작동 중 전체 전력의 80%를 소모할 수 있다. 종래의 반도체 다이 조립체에서, 로직 다이는 조립체 하부를 향해 인터포저와 함께 위치한다. 이와 같이, 로직 다이로부터의 열은 조립체의 케이싱으로 가는 도중에 메모리 다이를 통해 전달되고, 이는 조립체의 전체 온도를 증가시킨다. 온도가 최대 작동 온도(Tmax) 에 접근하거나 이를 넘어서면, 조립체의 작동 성능이 저하된다. 예를 들어, (가령, 로직 다이의) 프로세싱 속도가, 수용가능 온도에서 작동을 유지하기 위해 종종 감소될 필요가 있다. 일부 예에서, 예를 들어, 데이터 처리량은 조립체가 Tmax 에 또는 그 미만에 머물도록 최대 처리량 레벨의 1/4로 감소할 필요가 있다. 이에 반해, 본 기술의 여러 실시예에 따라 구성되는 HMC 및 기타 다이 조립체들은 메모리 다이(202b)를 통한 열 흐름을 감소시킬 수 있다. 특히, 인터포저(120)는 메모리 다이(202b)로부터 멀리 열 흐름을 지향시키기 위해 케이싱(110)에 가까이 로직 다이(202a)를 위치시킨다. 이에 따라, 로직 다이(202a) 및 메모리 다이(202b)가 Tmax 아래에서 작동할 수 있고, 따라서, 더 빠른 속도로, 그리고 더 큰 데이터 처리량으로 작동할 수 있다.
도 2의 예시 실시예에서, 로직 다이(202a)의 풋프린트는 적어도 일 축을 따라 놓인 개별 메모리 다이(202b)보다 크다. 본 실시예의 일 형태에서, 로직 다이(202a)의 소정의 집적 회로 구성요소는 로직 다이(202a)와 메모리 다이(202b) 사이의 정션(209)에 대한 주변부인 로직 다이(202a)의 외측부(201)를 향해 형성될 수 있다. 예를 들어, 더 높은 작동 온도를 가진 회로(가령, 시리얼라이저/디시리얼라이저 회로)가 외측부(201)를 향해 형성될 수 있다. 이러한 회로들이 외측부(201)를 향해 배치될 때, 정션(209)은 더 적은 열을 전달하고, 따라서 다이 스택(205)은 더 낮은 작동 온도에서 작동할 수 있다.
도 3은 본 기술의 다른 실시예에 따라 구성되는 반도체 다이 조립체(300)("조립체(300)")의 단면도다. 조립체(300)는 조립체(100)의 특징부와 대체로 유사한 특징부들을 포함할 수 있다. 예를 들어, 조립체(300)는 케이싱(110) 내에 수용되는, 그리고, 다이 스택(105)에 부착되는, 인터포저(120)를 포함한다. 도 3의 예시되는 실시예에서, 조립체(300)는 융기 본드 패드(323, 332) 사이에 배치되는 전도성 부재 또는 솔더 범프(440)를 포함한다. 여러 실시예에서, 본드 패드(323) 및/또는 본드 패드(332)의 높이는 다양한 크기 및/또는 피치의 솔더 범프를 수용하도록 구성될 수 있다. 추가적으로 또는 대안으로서, 본드 패드(323 및/또는 332)의 높이는 다이 스택(105)의 다양한 높이를 수용하도록 선택될 수 있다. 더욱이, 일부 실시예에서, 본드 패드(323, 332) 중 단 한 세트만이 융기될 수 있다.
도 3에 추가로 도시되는 바와 같이, 인터포저(120)는 본드 패드(323, 125) 사이에 전기적으로 연결되는 전도 트레이스, 본드 패드, 및/또는 기타 적절한 전도성 구조물의 재분배망(327)을 포함한다. 도시되는 바와 같이, 재분배망(327)은 본드 패드(323, 125) 사이에 연결되는 (개략적으로 도시되는) 하나 이상의 회로 요소(329)들을 포함할 수 있다. 여러 실시예에서, 회로 요소(329)는 커패시터, 저항기, 및/또는 기타 적절한 회로 요소들을 포함할 수 있다. 예를 들어, 회로 요소(329)는 전력 공급원(도시되지 않음)에 의해 다이 스택(105)에 제공되는 전압 또는 전력의 조건을 설정(conditioning)하도록 구성되는 다면적 금속 커패시터 및/또는 인덕터를 포함할 수 있다.
도 4는 본 기술의 다른 실시예에 따라 구성되는 반도체 다이 조립체(400)("조립체(400)")의 단면도다. 조립체(400)는 도 1의 조립체(100)의 특징부와 대체로 유사한 특징부들을 포함할 수 있다. 예를 들어, 조립체(400)는 패키지 기판(130)과 주변부(122) 사이에 삽입되는 전도성 구조물(440)에 연결되는 케이싱(110) 내에 수용되는 인터포저(120)를 포함한다. 도 4의 예시 실시예에서, 각각의 전도성 구조물(440)은 패키지 기판(130)의 본드 패드(132)와, 중간 지지부(445) 상의 대응 본드 패드(444) 간에 연결되는 제 1 솔더 범프(442a)를 포함할 수 있다. 중간 지지부(445)는 중간 지지부(445)의 대향 측부 상의 대응 본드 패드(446)에 본드 패드(444)를 전기적으로 연결하는 관통-기판 인터커넥트(448)를 포함할 수 있다. 본드 패드(446)는 결국, 제 2 솔더 범프(442b)에 의해 인터포저(120)의 본드 패드(123)에 연결될 수 있다.
본 실시예의 일 형태에서, 중간 지지부(145)는 솔더 범프(140)(도 1)의 높이에 비해 제 1 및 제 2 솔더 범프(442a, 442b)의 높이를 감소시킬 수 있다. 일부 실시예에서, 제 1 및 제 2 솔더 범프(442a, 442b)는 더 작을 수 있고, 전도성 구조물(440)은 솔더 범프의 높이를 더 감소시키도록 추가 레벨의 중간 지지부 및 솔더 범프를 포함할 수 있다. 예를 들어, 일부 실시예에서, 전도성 구조물은 중간 지지부 각각 사이에 배치되는 솔더 범프를 가진 2개 이상의 중간 지지부를 포함할 수 있다. 여러 실시예에서, 중간 지지부(445)는 다이 스택(105)의 둘레를 적어도 부분적으로 둘러싸는 단일 구조물(singular structure)을 포함할 수 있다. 예를 들어, 중간 지지부(445)는 다이 스택(105)을 수용하는 개구부를 가진, 패턴처리된 인터포저를 포함할 수 있다. 다른 실시예에서, 중간 지지부(445)는 금속 프레임을 포함할 수 있다. 다른 실시예에서, 중간 지지부(445)는 한 쌍의 범프 사이 또는 복수 쌍의 솔더 범프 사이에 개별 요소들을 포함할 수 있다.
도 5는 본 기술의 다른 실시예에 따라 구성되는 반도체 다이 조립체(500)("조립체(500)")의 단면도다. 조립체(500)는 도 1의 조립체(100)의 특징부와 대체로 유사한 특징부들을 포함할 수 있다. 예를 들어, 조립체(500)는 케이싱(110) 내에 수용되는, 그리고, 패키지 기판(530)에 부착되는, 인터포저(120)를 포함한다. 도 5의 예시되는 실시예에서, 패키지 기판(530)은 제 3 계면 물질(115c)에 의해 다이 스택(105)에 부착되는, 패키지 기판(530)의 상측 표면(135) 아래로 들어간 요홈 표면(539)을 가진 공동(537)을 포함한다. 인터포저(120)는 인터포저(120)의 본드 패드(523)와, 패키지 기판(530)의 대응하는 본드 패드(532) 사이에서 공동(537)의 외부에 위치하는 복수의 솔더 범프(540)에 연결된다. 여러 실시예에서, 솔더 범프(540)는 도 1의 솔더 범프(140)와 유사할 수 있으나, 더 작은 수직 높이 및/또는 피치를 가질 수 있다.
여러 실시예에서, 조립체(500)의 수직 프로파일(가령, 높이)은 도 1-4를 참조하여 앞서 각각 상세히 설명한 조립체(100-400)의 수직 프로파일보다 작다. 다양한 실시예에서, 조립체(500)의 수직 프로파일은 공동(537) 내에 다이 스택(105)의 수직 높이 및/또는 공동(537)의 깊이에 의해 부분적으로 영향받을 수 있다. 도 5에 도시되는 다이 스택(105)이 완전히 공동(537) 내에 배치되지만, 다른 실시예에서, (가령, 다이 스택(105)이 공동(537)의 깊이보다 큰 높이를 가질 때) 다이 스택(105)의 일부분이 공동(537)의 적어도 부분적으로 바깥으로 연장될 수 있다. 일 실시예에서, 로직 다이(도시되지 않음)는 공동(537) 외부에 놓일 수 있고, 반면 메모리 다이(도시되지 않음)는 공동(537) 내에 유지될 수 있다. 더욱이, 일부 실시예에서, 공동 외부의 솔더 범프(540)는 인터포저(120)와 다이 스택(105) 사이에 인터커넥트(106)의 일부분과 동일 높이를 가질 수 있고, 반면 다른 실시예에서, 솔더 범프(540)는 인터커넥트(106)의 이 부분과는 다른 높이(가령, 큰 높이)를 가질 수 있다.
도 1-5를 참조하여 앞서 설명한 적층 반도체 다이 조립체 중 어느 것도 더 크거나 및/또는 더 복잡한 많은 시스템들 중 하나에 통합될 수 있고, 그 대표 예가 도 6에 개략적으로 도시되는 시스템(670)이다. 시스템(670)은 반도체 다이 조립체(600), 전력원(672), 드라이버(674), 프로세서(676), 및/또는 기타 서브시스템 또는 구성요소(678)를 포함할 수 있다. 반도체 다이 조립체(600)는 앞서 설명한 적층 반도체 다이 조립체들의 특징부와 대체로 유사한 특징부들을 포함할 수 있고, 따라서, 열 소산을 향상시키는 다양한 특징부들을 포함할 수 있다. 결과적인 시스템(670)은 메모리 스토리지, 데이터 프로세싱, 및/또는 다른 적절한 기능과 같은 폭넓고 다양한 기능들 중 어느 것도 수행할 수 있다. 따라서, 대표 시스템(670)은 핸드-헬드 장치(가령, 이동 전화, 태블릿, 디지털 판독기, 및 디지털 오디오 플레이어), 컴퓨터, 및 가전제품(appliances)을 포함할 수 있다. 시스템(670)의 구성요소들은 단일 유닛에 하우징될 수 있고, 또는, (가령, 통신망을 통해) 상호연결된 복수의 유닛에 걸쳐 분산될 수 있다. 시스템(670)의 구성요소들은 원격 디바이스와, 다양하고 폭넓은 컴퓨터 판독가능 매체 중 어떤 것도 또한 포함할 수 있다.
전술 내용으로부터, 본 기술의 구체적 실시예들이 설명 용도로 여기서 설명되었으나, 개시문으로부터 벗어나지 않으면서 다양한 변형이 이루어질 수 있음을 이해하여야 한다. 예를 들어, 반도체 다이 조립체의 실시예들 중 많은 부분이 HMC와 관련하여 설명되었으나, 다른 실시예에서, 반도체 조립체는 다른 메모리 디바이스 또는 다른 유형의 적층 다이 조립체로 구성될 수 있다. 추가적으로, 예시 실시예에서 소정의 특징부 또는 구성요소들이 소정의 배열 또는 구조를 갖는 것으로 도시되었으나, 다른 배열 및 구조 역시 가능하다. 예를 들어, 도 1의 솔더 범프(140)는 다이 스택(105)의 양면 또는 다면보다 단일 면에 배치될 수 있다. 또한, 솔더 범프(140)는 예시 실시예에 도시되는 것에 비해 더 많거나 더 적은 수의 솔더 범프를 포함할 수 있다. 더욱이, 소정의 실시예에서, 도 2의 로직 다이(202a)는 메모리 다이(202b)와 인터포저(120) 사이보다 메모리 다이(202b)와 패키지 기판(130) 사이에 배치될 수 있다. 추가적으로, 특정 실시예의 범주에서 설명되는 새 기술의 소정의 형태들이, 또한, 다른 실시예에서 조합 또는 제거될 수 있다. 예를 들어, 도 5의 조립체(500)는 도 3의 재분배망(327)의 회로 요소(329)들을 포함할 수 있다. 더욱이, 새 기술의 소정의 실시예와 연관된 장점들이 해당 실시예들의 범주에서 설명되었으나, 다른 실시예 역시 이러한 장점을 나타낼 수 있고, 모든 실시예들이 본 기술의 범위 내에 놓이도록 이러한 장점을 반드시 나타낼 필요는 없다. 따라서, 개시문 및 관련 기술은 여기서 명시적으로 도시 또는 설명되지 않는 다른 실시예들을 포괄할 수 있다.

Claims (41)

  1. 반도체 다이 조립체에 있어서,
    수직 높이를 가지는 반도체 다이들의 스택과,
    캡부(cap portion)와 상기 캡부로부터 수직으로 연장되는 벽체부를 가지는 열전도성 케이싱과,
    상기 열전도성 케이싱과 상기 반도체 다이들의 스택 사이의 인터포저(interposer) - 상기 인터포저의 주변부가 상기 반도체 다이들의 스택 너머로 횡방향으로 연장되며, 상기 캡부는 상기 인터포저의 후면 표면에 부착됨 - 와,
    상기 열전도성 케이싱을 지닌 패키지 기판 - 상기 벽체부는 상기 패키지 기판의 외측 표면에 부착됨- 과,
    상기 패키지 기판과 상기 인터포저의 주변부 사이에 삽입되는 복수의 전도 부재를 포함하는 - 상기 전도 부재 각각은 상기 반도체 다이들의 스택의 상기 수직 높이보다 크거나 동일한 수직 높이를 가지는 솔더 범프를 가짐 - , 반도체 다이 조립체.
  2. 삭제
  3. 청구항 1에 있어서, 상기 반도체 다이들의 스택은,
    메모리 다이들의 스택과,
    메모리 다이들의 스택과 인터포저 사이에 배치되는 로직 다이를 포함하는, 반도체 다이 조립체.
  4. 청구항 1에 있어서, 상기 다이 조립체는, 패키지 기판과 반도체 다이들의 스택 사이에 삽입되는 계면 물질을 더 포함하는, 반도체 다이 조립체.
  5. 청구항 4에 있어서,
    상기 계면 물질은 전기 절연성이고,
    상기 반도체 다이들의 스택은, 내부를 관통하며 연장되는 복수의 관통-기판 인터커넥트를 가진 최외측 다이를 포함하며,
    상기 복수의 관통-기판 인터커넥트가 상기 계면 물질과 접촉하는, 반도체 다이 조립체.
  6. 청구항 1에 있어서, 상기 반도체 다이들의 스택은,
    제 1 풋프린트를 가진 메모리 다이들의 스택과,
    메모리 다이들의 스택의 적어도 일 축을 따라 제 1 풋프린트보다 큰 제 2 풋프린트를 가진 로직 다이를 더 포함하는, 반도체 다이 조립체.
  7. 청구항 6에 있어서, 상기 인터포저는 상기 로직 다이의 적어도 일 축을 따라 제 2 풋프린트보다 큰 제 3 풋프린트를 갖는, 반도체 다이 조립체.
  8. 청구항 6에 있어서, 개별 전도 부재들은 솔더 범프를 포함하는, 반도체 다이 조립체.
  9. 청구항 1에 있어서, 상기 인터포저는 반도체 다이들의 스택에 전도 부재를 전기적으로 연결하는 재분배망을 포함하고, 상기 재분배망은 반도체 다이들의 스택과 전도 부재들 중 적어도 하나 사이에 연결되는 회로 요소를 포함하는, 반도체 다이 조립체.
  10. 청구항 9에 있어서, 상기 회로 요소는 커패시터를 포함하는, 반도체 다이 조립체.
  11. 청구항 1에 있어서, 상기 패키지 기판은,
    상기 열전도성 케이싱에 부착되는 외측 표면과,
    상기 외측 표면에 비해 들어간 요홈 표면 - 상기 반도체 다이들의 스택이 상기 요홈 표면에 부착됨 - 을 포함하는, 반도체 다이 조립체.
  12. 반도체 다이 조립체에 있어서,
    열전도성 케이싱과,
    복수의 제 1 본드 패드들을 포함하고, 상기 열전도성 케이싱과 함께 인클로저를 형성하는 패키지 기판과,
    상기 인클로저 내에서 상기 열전도성 케이싱에 부착되는 인터포저 - 상기 인터포저는 상기 제 1 본드 패드들 중 대응하는 본드 패드들을 마주보며 갭(gap)에 의해 분리되는 복수의 제 2 본드 패드를 포함함 - 와,
    상기 인클로저 내에서 상기 패키지 기판과 상기 인터포저 사이에 배치되는 반도체 다이들의 스택 - 상기 반도체 다이들의 스택은 상기 인터포저에 인접한 외측 표면을 가지는 제 1 최외측 다이, 및 상기 패키지 기판에 인접한 외측 표면을 가지는 제 2 최외측 다이를 포함하며, 상기 제 1 최외측 다이의 외측 표면과 상기 제 2 최외측 다이의 외측 표면은 제 1 거리를 두고 서로에 대해 이격됨 - 과,
    복수의 전도 부재들 - 상기 전도 부재들 각각은 상기 제 1 본드 패드들 중 하나의 제 1 본드 패드 및 상기 제 2 본드 패드들 중 대응하는 하나의 제 2 본드 패드에 부착되며, 상기 전도 부재들 각각은 상기 제 1 거리보다 크거나 같은 갭을 가로지르는 제 2 거리로 연장됨 - 을 포함하는,
    반도체 다이 조립체.
  13. 삭제
  14. 청구항 12에 있어서, 개별 상기 전도 부재가 솔더 범프를 포함하는, 반도체 다이 조립체.
  15. 청구항 12에 있어서, 상기 복수의 전도 부재는,
    개별 제 1 본드 패드에 연결되는 개별 제 1 솔더 범프와,
    개별 제 2 본드 패드에 연결되는 개별 제 2 솔더 범프와,
    개별 제 1 솔더 범프와 개별 제 2 솔더 범프 사이에 배치되는 중간 지지부를 포함하는, 반도체 다이 조립체.
  16. 청구항 15에 있어서, 상기 중간 지지부는 반도체 물질을 포함하는, 반도체 다이 조립체.
  17. 반도체 다이 조립체에 있어서,
    공동을 가진 패키지 기판과,
    상기 공동 내에 적어도 부분적으로 배치되는 반도체 다이들의 스택과,
    상기 반도체 다이들의 스택에 부착되는 인터포저 - 상기 인터포저는 공동 외부에 위치하고, 상기 반도체 다이들의 스택 너머로 횡방향으로 연장되는 주변부를 포함함 - 와,
    상기 공동의 위에서 횡방향으로 연장되는 열전도성 케이싱 - 상기 열전도성 케이싱은 상기 패키지 기판에 부착되는 제 1 부분과, 상기 인터포저에 부착되는 제 2 부분을 포함함 - 과,
    상기 패키지 기판과 상기 인터포저의 주변부 사이에 삽입되는 복수의 솔더 범프들을 포함하는, 반도체 다이 조립체.
  18. 청구항 17에 있어서, 상기 솔더 범프들의 각각은 상기 반도체 다이들의 스택의 수직 높이보다 크거나 같은 수직 높이를 가지는, 반도체 다이 조립체.
  19. 청구항 17에 있어서, 상기 반도체 다이들의 스택은, 메모리 다이들의 스택과, 메모리 다이들의 스택과 인터포저 사이에 배치되는 로직 다이를 포함하는, 반도체 다이 조립체.
  20. 청구항 19에 있어서, 상기 로직 다이는 상기 공동의 외부에 놓이는, 반도체 다이 조립체.
  21. 반도체 다이 조립체 형성 방법에 있어서,
    인터포저에 반도체 다이들의 스택을 부착하는 단계와,
    상기 인터포저의 주변부의 액티브 표면과 패키지 기판 사이에 솔더 범프를 형성하는 단계와 - 상기 솔더 범프를 형성하는 단계는 상기 반도체 다이들의 스택의 수직 높이보다 크거나 같은 수직 높이를 가지도록 상기 솔더 범프를 형성하는 단계를 포함함 -,
    인클로저 내에 반도체 다이들의 스택과 인터포저를 적어도 부분적으로 수용하도록, 액티브 표면에 대향하는 인터포저의 후면 표면에 열전도성 케이싱을 부착하는 단계를 포함하는, 반도체 다이 조립체 형성 방법.
  22. 청구항 21에 있어서, 상기 방법은 패키지 기판에 열전도성 케이싱을 부착하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  23. 삭제
  24. 삭제
  25. 청구항 21에 있어서, 솔더 범프를 형성하는 단계는, 인터포저 상의 본드 패드에, 그리고, 패키지 기판 상의 대응하는 본드 패드에, 각각의 솔더 범프를 부착하는 단계를 포함하는, 반도체 다이 조립체 형성 방법.
  26. 청구항 21에 있어서, 솔더 범프를 형성하는 단계는, 인터포저 상의 본드 패드에 제 1 솔더 범프를 부착하는 단계를 포함하고, 상기 방법은,
    패키지 기판 상의 제 2 본드 패드에 제 2 솔더 범프를 부착하는 단계와,
    개별 제 1 솔더 범프 및 개별 제 2 솔더 범프 사이에 중간 지지부를 배치하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  27. 청구항 21에 있어서, 상기 반도체 다이들의 스택은, 로직 다이에 부착되는 메모리 다이들의 스택을 포함하고, 인터포저에 반도체 다이들의 스택을 부착하는 단계는, 메모리 다이들의 스택과 인터포저 사이에서 로직 다이를 인터포저에 부착하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  28. 청구항 27에 있어서, 상기 반도체 다이들의 스택에 솔더 범프를 전기적으로 연결하는 재분배망을 인터포저 상에 형성하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  29. 청구항 28에 있어서, 재분배망을 형성하는 단계는, 메모리 다이들의 스택과 인터포저 사이에 전기적으로 연결되는 회로 요소를 형성하는 단계를 포함하는, 반도체 다이 조립체 형성 방법.
  30. 청구항 29에 있어서, 상기 회로 요소는 커패시터를 포함하는, 반도체 다이 조립체 형성 방법.
  31. 반도체 다이 조립체 형성 방법에 있어서,
    패키지 기판의 공동 내에 반도체 다이들의 스택을 적어도 부분적으로 배치하는 단계와,
    상기 공동에 인접한 패키지 기판의 주변 표면과 반도체 다이들의 스택에 인터포저의 전면 표면을 부착하는 단계와,
    상기 공동 외부에 놓인 상기 인터포저의 일부분과 상기 패키지 기판 사이에 솔더 범프들을 형성하는 단계와,
    열전도성 케이싱이 상기 인터포저를 적어도 부분적으로 수용하도록 상기 열전도성 케이싱을 상기 인터포저의 후면 표면에 부착하는 단계를 포함하는, 반도체 다이 조립체 형성 방법.
  32. 삭제
  33. 청구항 31에 있어서, 패키지 기판에 열전도성 케이싱을 부착하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  34. 청구항 31에 있어서,
    반도체 다이들의 스택을 형성하도록 메모리 다이들의 스택에 로직 다이를 부착하는 단계와,
    공동을 가진 패키지 기판에 메모리 다이들의 스택을 부착하는 단계를 더 포함하는, 반도체 다이 조립체 형성 방법.
  35. 하이브리드 메모리 큐브(HMC)와 드라이버를 포함하는 반도체 시스템에 있어서, 상기 하이브리드 메모리 큐브는,
    패키지 기판과,
    인클로저를 형성하는 열전도성 케이싱과,
    상기 인클로저 내에서 상기 열전도성 케이싱에 부착되는 인터포저와,
    상기 인클로저 내의 반도체 다이들의 스택 - 상기 반도체 다이들의 스택은 메모리 다이들의 스택과, 메모리 다이들의 스택에 부착되는 적어도 하나의 로직 다이를 포함하고, 제 1 높이까지 상기 인터포저로부터 돌출됨 - 과,
    상기 인터포저와 패키지 기판 사이에 연결되는 복수의 솔더 범프 - 상기 복수의 솔더 범프는 반도체 다이들의 스택에 인접하여 위치하고, 상기 솔더 범프 각각은 상기 제 1 높이 이상인 제 2 높이까지 상기 인터포저로부터 돌출됨 - 를 포함하며,
    상기 드라이버는 패키지 기판을 통해 상기 HMC에 전기적으로 연결되는, 반도체 시스템.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 청구항 1에 있어서,
    상기 인터포저는 집적 회로 구성요소 없이 형성되는, 반도체 다이 조립체.
  40. 청구항 12에 있어서,
    상기 인터포저는 집적 회로 구성요소 없이 형성되는, 반도체 다이 조립체.
  41. 청구항 35에 있어서,
    상기 인터포저는 집적 회로 구성요소 없이 형성되는, 반도체 시스템.
KR1020167023042A 2014-03-31 2015-03-30 열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법 KR101915869B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/231,101 US9269700B2 (en) 2014-03-31 2014-03-31 Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US14/231,101 2014-03-31
PCT/US2015/023377 WO2015153481A1 (en) 2014-03-31 2015-03-30 Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods

Publications (2)

Publication Number Publication Date
KR20160113201A KR20160113201A (ko) 2016-09-28
KR101915869B1 true KR101915869B1 (ko) 2019-01-07

Family

ID=54191473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167023042A KR101915869B1 (ko) 2014-03-31 2015-03-30 열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법

Country Status (7)

Country Link
US (2) US9269700B2 (ko)
EP (1) EP3127151B1 (ko)
JP (1) JP6339222B2 (ko)
KR (1) KR101915869B1 (ko)
CN (1) CN106104796B (ko)
TW (1) TWI553785B (ko)
WO (1) WO2015153481A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026720B2 (en) * 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9195281B2 (en) 2013-12-31 2015-11-24 Ultravision Technologies, Llc System and method for a modular multi-panel display
US9269700B2 (en) 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US9607914B2 (en) * 2014-05-15 2017-03-28 Intel Corporation Molded composite enclosure for integrated circuit assembly
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
US9918407B2 (en) * 2016-08-02 2018-03-13 Qualcomm Incorporated Multi-layer heat dissipating device comprising heat storage capabilities, for an electronic device
US10068879B2 (en) * 2016-09-19 2018-09-04 General Electric Company Three-dimensional stacked integrated circuit devices and methods of assembling the same
KR102624199B1 (ko) 2016-11-17 2024-01-15 에스케이하이닉스 주식회사 관통 실리콘 비아 기술을 적용한 반도체 패키지
US9984984B1 (en) 2016-11-29 2018-05-29 Kyocera Corporation Semiconductor element mounting board
TWI628771B (zh) * 2016-11-29 2018-07-01 京瓷股份有限公司 半導體元件搭載基板
CN108122856B (zh) * 2016-11-29 2021-05-14 京瓷株式会社 半导体元件搭载基板
JP6727111B2 (ja) * 2016-12-20 2020-07-22 新光電気工業株式会社 半導体装置及びその製造方法
US10062634B2 (en) * 2016-12-21 2018-08-28 Micron Technology, Inc. Semiconductor die assembly having heat spreader that extends through underlying interposer and related technology
US11397687B2 (en) * 2017-01-25 2022-07-26 Samsung Electronics Co., Ltd. Flash-integrated high bandwidth memory appliance
US10410969B2 (en) * 2017-02-15 2019-09-10 Mediatek Inc. Semiconductor package assembly
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
WO2018190952A1 (en) * 2017-04-14 2018-10-18 Google Llc Integration of silicon photonics ic for high data rate
US10025047B1 (en) 2017-04-14 2018-07-17 Google Llc Integration of silicon photonics IC for high data rate
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10418255B2 (en) * 2017-12-01 2019-09-17 Micron Technology, Inc. Semiconductor device packages and related methods
US10797020B2 (en) * 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
US10453820B2 (en) 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US10692793B2 (en) * 2018-03-02 2020-06-23 Micron Technology, Inc. Electronic device with a package-level thermal regulator mechanism and associated systems, devices, and methods
GB2575038B (en) * 2018-06-25 2023-04-19 Lumentum Tech Uk Limited A Semiconductor Separation Device
KR102573760B1 (ko) * 2018-08-01 2023-09-04 삼성전자주식회사 반도체 패키지
US10892250B2 (en) * 2018-12-21 2021-01-12 Powertech Technology Inc. Stacked package structure with encapsulation and redistribution layer and fabricating method thereof
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11152330B2 (en) * 2019-04-16 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure and method for forming the same
US11728238B2 (en) * 2019-07-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with heat dissipation films and manufacturing method thereof
US11488936B2 (en) * 2019-12-18 2022-11-01 Xilinx, Inc. Stacked silicon package assembly having vertical thermal management
US20210320085A1 (en) * 2020-04-09 2021-10-14 Nanya Technology Corporation Semiconductor package
CN111883513A (zh) * 2020-06-19 2020-11-03 北京百度网讯科技有限公司 芯片封装结构及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156461A (ja) * 1998-06-26 2000-06-06 Internatl Business Mach Corp <Ibm> 高集積度チップ・オン・チップ実装
JP2000223645A (ja) * 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
US20120146207A1 (en) * 2010-12-08 2012-06-14 Industrial Technology Research Institute Stacked structure and stacked method for three-dimensional chip

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580611B1 (en) * 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
JP2004087700A (ja) * 2002-08-26 2004-03-18 Nec Semiconductors Kyushu Ltd 半導体装置およびその製造方法
TWI231977B (en) 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips package
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US7452743B2 (en) * 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
KR100855887B1 (ko) * 2008-02-25 2008-09-03 주식회사 메모리앤테스팅 스택형 반도체 패키지 및 그 스택 방법
DE102008048420A1 (de) * 2008-06-27 2010-01-28 Qimonda Ag Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
US8390035B2 (en) * 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8344512B2 (en) 2009-08-20 2013-01-01 International Business Machines Corporation Three-dimensional silicon interposer for low voltage low power systems
US8093714B2 (en) * 2009-12-10 2012-01-10 Semtech Corporation Chip assembly with chip-scale packaging
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US9385055B2 (en) * 2010-08-20 2016-07-05 Ati Technologies Ulc Stacked semiconductor chips with thermal management
US8472190B2 (en) * 2010-09-24 2013-06-25 Ati Technologies Ulc Stacked semiconductor chip device with thermal management
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
WO2013095544A1 (en) 2011-12-22 2013-06-27 Intel Corporation 3d integrated circuit package with window interposer
US9287240B2 (en) * 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
US9269700B2 (en) 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156461A (ja) * 1998-06-26 2000-06-06 Internatl Business Mach Corp <Ibm> 高集積度チップ・オン・チップ実装
JP2000223645A (ja) * 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
US20120146207A1 (en) * 2010-12-08 2012-06-14 Industrial Technology Research Institute Stacked structure and stacked method for three-dimensional chip

Also Published As

Publication number Publication date
TW201601259A (zh) 2016-01-01
TWI553785B (zh) 2016-10-11
US20150279828A1 (en) 2015-10-01
US9269700B2 (en) 2016-02-23
EP3127151A1 (en) 2017-02-08
EP3127151B1 (en) 2024-05-01
EP3127151A4 (en) 2017-10-04
CN106104796B (zh) 2019-01-04
CN106104796A (zh) 2016-11-09
JP6339222B2 (ja) 2018-06-06
JP2017510076A (ja) 2017-04-06
US10461059B2 (en) 2019-10-29
KR20160113201A (ko) 2016-09-28
US20160141270A1 (en) 2016-05-19
WO2015153481A1 (en) 2015-10-08

Similar Documents

Publication Publication Date Title
KR101915869B1 (ko) 열성능 개선형 적층 반도체 다이 조립체 및 관련 시스템 및 방법
US10978427B2 (en) Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US11715725B2 (en) Semiconductor device assemblies with electrically functional heat transfer structures
US20210225805A1 (en) Semiconductor device assemblies with molded support substrates
US9818625B2 (en) Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
US10153178B2 (en) Semiconductor die assemblies with heat sink and associated systems and methods
US9356009B2 (en) Interconnect structure with redundant electrical connectors and associated systems and methods
KR101996161B1 (ko) 언더필 컨테인먼트 공동을 갖는 반도체 디바이스 어셈블리

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant