JP6339222B2 - 改良された熱性能を有する積層半導体ダイアセンブリならびに関連するシステムおよび方法 - Google Patents

改良された熱性能を有する積層半導体ダイアセンブリならびに関連するシステムおよび方法 Download PDF

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アール． ヘンブリー，デイビッド
アール． ヘンブリー，デイビッド
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マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
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    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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Description

開示された実施形態は、半導体ダイアセンブリに関し、このようなアセンブリ内の熱を管理することに関する。より詳細には、本技術は、熱伝導性ケーシングおよびそのケーシングに直接取り付けられたインターポーザーを有する積層半導体デバイスアセンブリに関する。
メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージングされた半導体ダイは、基板上にマウントされてプラスチック保護カバー内に入れられた半導体ダイを典型的には含む。ダイは、メモリセル、プロセッサ回路およびイメージャデバイスなどの機能的フィーチャと、機能的フィーチャに電気的に接続されたボンドパッドを含む。ボンドパッドは、より高いレベルの回路にダイを接続することを可能にするために、保護カバーの外部の端子に電気的に接続することができる。
半導体製造者は、動作パラメータに見合うように各パッケージの機能的能力を増加させながらも、電子デバイスの空間的な制約内に適合するために、ダイパッケージの寸法を絶えず縮小している。パッケージによって被覆される表面面積（即ち、パッケージの“フットプリント”）を実質的に増加させることなく、半導体パッケージの処理能力を増加させるための一つのアプローチは、単一パッケージ内で互いの上に複数の半導体ダイを垂直方向に積層することである。このような垂直方向に積層されたパッケージ内のダイ同士は、スルーシリコンビア（ＴＳＶ）を使用して、隣接するダイのボンドパッドと個々のダイのボンドパッドを電気的に結合することによって、相互接続することができる。
垂直方向に積層されたパッケージにおいては、生成される熱は、放散することが難しく、個々のダイ、個々のダイ同士の間の接合、およびパッケージ全体の動作温度を上昇させる。これは、多くの種類のデバイス内で、積層されたダイを、その最大動作温度（Ｔｍａｘ）より高い温度に到達させ得る。
本技術の選択された実施形態により構成される半導体ダイアセンブリの断面図である。 本技術の選択された実施形態により構成される半導体ダイアセンブリの断面図である。 本技術の選択された実施形態により構成される半導体ダイアセンブリの断面図である。 本技術の選択された実施形態により構成される半導体ダイアセンブリの断面図である。 本技術の選択された実施形態により構成される半導体ダイアセンブリの断面図である。 本技術の実施形態により構成される半導体ダイアセンブリを含むシステムの概略図である。
改良された熱性能を有する積層された半導体ダイアセンブリならびに関連するシステムおよび方法の、幾つかの実施形態の具体的な詳細事項が、以下に記述される。“半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）”という語は、集積回路もしくは集積コンポーネント、データストレージ素子、処理コンポーネント、および／または半導体基板上に製造された他のフィーチャを有する、ダイのことを一般的に称するものである。例えは、半導体ダイは、集積回路メモリおよび／または論理回路を含むことができる。当業者は、本技術がさらなる実施形態を有してもよいことや、図１−図６を参照して以下に記述される実施形態の詳細事項のうちの幾つかがなくても本技術が実践されてもよいことをも理解するであろう。
本明細書で用いられるように、“垂直方向（ｖｅｒｔｉｃａｌ）”、“横方向（ｌａｔｅｒａｌ）”、“上方（ｕｐｐｅｒ）”、“下方（ｌｏｗｅｒ）”などの語は、図面内に図示される方向から判断した、半導体ダイアセンブリ内のフィーチャの相対的な方向または位置を指すことができる。例えば、“上方（ｕｐｐｅｒ）”または“最も上方（ｕｐｐｅｒｍｏｓｔ）”とは、別のフィーチャよりも、ページの上部に、より近接して配置されたフィーチャのことを指すことができる。しかしながら、これらの語は、他の方向の半導体デバイスを含むように、広く解釈されるべきである。
図１は、本技術の一実施形態により構成された半導体ダイアセンブリ１００（“アセンブリ１００”）の断面図である。アセンブリ１００は、積層１０５（“ダイ積層１０５”）状に配置された複数の半導体ダイ１０２と、熱伝導性ケーシング（“ケーシング１１０”）であって当該ケーシング１１０とダイ積層１０５との間に挟まれたインターポーザー１２０に取り付けられたものと、を含む。インターポーザー１２０は、少なくとも一つの軸に沿ってダイ積層１０５の外周またはフットプリントを超えて横方向に延びる周辺部分１２２を含む。周辺部分１２２は、周辺部分１２２とパッケージ基板１３０との間に挟まれたはんだバンプ１４０などの個々の導電性部材によってパッケージ基板１３０の対応するボンドパッド１３２に結合された、複数のボンドパッド１２３を含む。パッケージ基板１３０は、例えば、アセンブリ１００を外部回路（図示せず）に接続する電気コネクタ１３３（例えば、はんだバンプ）を有する、インターポーザー、プリント回路基板、または他の適切な基板を含むことができる。
図１の図示された実施形態においては、はんだバンプ１４０は、金属はんだボールを含むことができる。幾つかの実施形態においては、はんだバンプ１４０は、ダイ積層１０５の垂直方向の高さ以上の垂直方向の高さを有することができる。例えば、はんだバンプ１４０は、ダイ積層１０５の垂直方向の高さに応じて、約２００μｍから約１ｍｍまたはそれ以上までの範囲内の垂直方向の高さを有することができる。はんだバンプのピッチは、はんだバンプの垂直方向の高さに基づいて同様に変化することができる。さらに、はんだバンプ１４０は、その垂直方向の高さよりも小さいピッチを有するものとして、図示された実施形態に示されているが、他の実施形態においては、ピッチは、垂直方向の高さ以上とすることができる。
ケーシング１１０は、キャップ部分１１２と、キャップ部分１１２に取り付けられるか、またはキャップ部分１１２と一体的に形成される壁部分１１３とを含むことができる。キャップ部分１１２は、第一の界面材料１１５ａ（例えば、接着剤）によって、インターポーザー１２０の裏側の面１２１に取り付けることができる。壁部分１１３は、キャップ部分１１２から離れるように垂直方向に延び、第二の界面材料１１５ｂ（例えば、接着剤）によってパッケージ基板１３０の周辺または上部の表面１３５に接着している。図示された実施形態においては、ケーシング１１０は、ダイ積層１０５を、少なくとも部分的には筐体（例えば、空洞）の中に包囲する。他の実施形態においては、ケーシング１１０は、異なるように構成することができ、または省略することができる。例えば、一実施形態においては、壁部分１１３は、ケーシング１１０から省略することができる。保護カバーを提供するのに加えて、ケーシング１１０は、ダイ積層１０５から熱エネルギーを吸収し放散するヒートスプレッダとしても機能することができる。ケーシング１１０は、このように、ニッケル、銅、アルミニウム、高い熱伝導性を有するセラミック材料（例えば、窒化アルミニウム）、および／または他の適切な熱伝導性材料などの、熱伝導性材料から形成することができる。
幾つかの実施形態においては、第一の界面材料１１５ａおよび／または第二の界面材料１１５ｂは、“熱界面材料”または“ＴＩＭ”として本技術分野で知られている材料から形成することができ、熱界面材料は、表面接合部（例えば、ダイ表面とヒートスプレッダとの間）において熱コンダクタンスを増加させるように設計される。ＴＩＭは、相変化材料と同様に導電性材料（例えば、炭素ナノチューブ、はんだ材料、ダイアモンド状炭素（ＤＬＣ）など）をもドープした、シリコーン・ベースのグリース、ゲルまたは接着剤を含むことができる。幾つかの実施形態においては、例えば、熱界面材料は、アリゾナ州フェニックスのＳｈｉｎ−Ｅｔｓｕ ＭｉｃｒｏＳｉ，Ｉｎｃ．によって製造されたＸ−２３−７７７２−４ ＴＩＭから製造することができ、Ｘ−２３−７７７２−４ ＴＩＭは、約３−４Ｗ／ｍ°Ｋの熱伝導率を有する。他の実施形態においては、第一の界面材料１１５ａおよび／または第二の界面材料１１５ｂは、金属（例えば、銅）および／または他の適切な熱伝導性材料などの、他の適切な材料を含むことができる。
幾つかの実施形態においては、ダイ積層１０５は、接着剤、ダイ取付材料（例えば、ダイ取付用の膜またはペースト）、誘電体スペーサ、または他の適切な材料などの、第三の界面材料１１５ｃによって、パッケージ基板１３０に取り付けることができる。一実施形態においては、第三の界面材料１１５ｃは、積層１０５の下方のパッケージ基板１３０からダイ積層１０５を電気的に絶縁する誘電体材料である。別の実施形態においては、第三の界面材料１１５ｃは、第一の界面材料１１５ａおよび／または第二の界面材料１１５ｂ用に利用される界面材料（例えば、ＴＩＭ）を含むことができる。他の実施形態においては、第三の界面材料１１５ｃは省略することができる。例えば、一実施形態においては、インターポーザー１２０は、パッケージ基板１３０の上でダイ積層１０５を支持することができ、ダイ積層１０５およびパッケージ基板１３０が間隙（例えば、空隙）によって分離される。
ダイ積層１０５は、複数の相互接続１０６（例えば、銅ピラー、はんだバンプ、および／または他の導電性フィーチャ）によって、インターポーザー１２０にも、互いにも、電気的に結合することができる。例えば、相互接続１０６の一部は、インターポーザー１２０のアクティブ表面１２４に配置された、対応するボンドパッド１２５に取り付けることができる。半導体ダイ１０２の各々は、両面で相互接続１０６に結合される複数の基板貫通相互接続１０８（例えば、基板貫通ビア、ＴＳＶなど）を含むことができる。相互接続１０６および基板貫通相互接続１０８は、銅、ニッケル、アルミニウムなどの様々な種類の導電性材料（例えば、金属材料）から形成することができる。幾つかの実施形態においては、導電性材料は、はんだ（例えば、ＳｎＡｇベースのはんだ）、導体充填エポキシ、および／または他の導電性材料を含むことができる。選択された実施形態においては、例えば、相互接続１０６は、銅ピラーとすることができるが、他の実施形態においては、相互接続１０６は、バンプ・オン窒化物構造などの、より複雑な構造を含むことができる。他の実施形態においては、相互接続１０６は、導電性ペーストなどの、他の種類の材料または構造で置換することができる。
電気的なつながりに加えて、相互接続１０６および基板貫通相互接続１０８は、ダイ積層１０５からケーシング１１０に向かって熱をも伝達する。幾つかの実施形態においては、ダイ積層１０５の最外部のダイ１０４の基板貫通相互接続１０８もまた、ダイ積層１０５からパッケージ基板１３０へと熱を伝達することができる。例えば、基板貫通相互接続１０８は、第三の界面材料１１５ｃと直接接触することができる。幾つかの実施形態においては、アセンブリ１００は、半導体ダイ１０２同士の間の隙間に配置された、複数の熱伝導性素子または“ダミー素子”（図示せず）も含むことができ、ダイ積層１０５を通じた熱伝達を更に容易にする。このようなダミー素子は、半導体ダイ１０２の他の回路に電気的に結合されていないことを除いて、相互接続１０６および／または基板貫通相互接続１０８と構造および組成が少なくともほぼ類似することができる。
アンダーフィル材料１１７を、ダイ積層１０５の半導体ダイ１０２のうちの幾つかもしくはその全ての周囲および／またはその間に、堆積するか、あるいは他の方法で形成することができ、互いから相互接続１０６を電気的に絶縁するか、および／または半導体ダイ１０２の間の機械的接続を強化する。アンダーフィル材料１１７は、非導電性エポキシペースト（例えば、日本の新潟県のナミックス株式会社によって製造されたＸＳ８４４８−１７１）、キャピラリ・アンダーフィル、非導電性膜、成形アンダーフィルとすることができ、および／または他の適切な電気的に絶縁性の材料を含むことができる。幾つかの実施形態においては、アンダーフィル材料１１７は、ダイ積層１０５を通じた放熱を促進するために、その熱伝導率に基づいて選択することができる。
半導体ダイ１０２は、シリコン、シリコン・オン・インシュレータ、化合物半導体（例えば、窒化ガリウム）または他の適切な基板などの半導体基板から、各々形成することができる。半導体基板は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やら、スタティックランダムアクセスメモリ（ＳＲＡＭ）やら、フラッシュメモリやら、メモリ、処理回路、イメージングコンポーネントおよび／もしくは他の半導体デバイスを含む他の形式の集積回路デバイスやら、といった種々の回路コンポーネントまたは機能的フィーチャのうちの、任意のものを有する半導体ダイへと、切断または単一化することができる。選択された実施形態においては、アセンブリ１００は、半導体ダイ１０２のうちの幾つかがデータストレージ（例えば、ＤＲＡＭダイ）を提供し、半導体ダイ１０２のうちの少なくとも一つがＨＭＣ内のメモリ制御（例えば、ＤＲＡＭ制御）を提供するハイブリッドメモリキューブ（ＨＭＣ）として、構成することができる。幾つかの実施形態においては、半導体ダイ１０２は、データストレージおよび／またはメモリ制御のコンポーネントに加えて、かつ／あるいはそれ以外の、他の回路コンポーネントを含んでもよい。さらに、図１に図示されたダイ積層１０５は５個のダイを含むが、他の実施形態においては、積層１０５は、５個より少ないダイ（例えば、３個のダイ）または５個より多いダイ（例えば、８個のダイ、１０個のダイ、１２個のダイなど）を含むことができる。例えば、一実施形態においては、ダイ積層１０５は、５個のダイではなく、９個のダイを含むことができる。
インターポーザー１２０は、集積回路コンポーネントなしで形成される、プリント回路基板か半導体基板か他の適切な基板を、含むことができる。例えば、インターポーザー１２０は、シリコン、ポリシリコン、酸化アルミニウム（Ａｌ２Ｏ３）、サファイアおよび／または他の適切な材料などの、結晶性、半結晶性および／またはセラミック基板材料から形成された、“ブランク”基板を含むことができる。この実施形態の一態様においては、インターポーザー１２０は、基板貫通相互接続なしで形成することができる。なぜなら、それは、アセンブリの底部ではなく、アセンブリ１００の上部に面して配置されるからである。例えば、従来の半導体ダイパッケージは、パッケージ基板と半導体ダイ積層との間に配置されるインターポーザーを有する。この配置は、基板貫通相互接続を有するために、インターポーザーを必要とし、半導体ダイ積層とパッケージ基板を電気的に接続する。この配置は、基板貫通相互接続の垂直方向の高さおよびアスペクト比を減少させるために、インターポーザーを薄くすることも必要とする。例えば、従来のインターポーザー（またはインターポーザーを形成するために使用される基板）は、裏面研削、エッチングおよび／または化学機械研磨（ＣＭＰ）によって、所望のサイズまで薄くすることができる。したがって、アセンブリの上部に面して配置されるインターポーザー１２０を有する利点の一つは、インターポーザー１２０を比較的厚くすることができ、それによって、いくつもの製造ステップをなくすことができることである。例えば、基板貫通相互接続を形成するための、基板薄化プロセス、スルーホール・エッチング・プロセスおよび金属堆積プロセスは、排除することができる。別の利点は、インターポーザー１２０の厚さの増加によって、ダイ積層１０５からインターポーザーの周辺部分１２２に向かう、横方向の熱伝達を、容易にすることができることである。
図２は、本技術の別の実施形態により構成される半導体ダイアセンブリ２００（“アセンブリ２００”）の断面図である。アセンブリ２００は、アセンブリ１００の特徴にほぼ類似した特徴を含むことができる。例えば、アセンブリ２００は、ケーシング１１０内に包囲され、半導体ダイ積層２０５（“ダイ積層２０５“）に取り付けられた、インターポーザー１２０を含む。図２の図示された実施形態においては、ダイ積層２０５は、複数のメモリダイ２０２ｂの間に挟まれた論理ダイ２０２ａを含む。論理ダイ２０２ａは、例えば、メモリコントローラ、シリアライザ／デシリアライザ回路、および／または他の集積回路コンポーネントを含むことができる。個々のメモリダイ２０２ｂは、例えば、相互接続１０６および基板貫通相互接続１０８を介して論理ダイ２０２ａの集積回路コンポーネントに動作可能なように結合された、メモリセルのアレイまたはブロックを含むことができる。
この実施形態の一態様においては、論理ダイ２０２ａとケーシング１１０との間のインターポーザー１２０の配置は、動作中にダイ積層２０５によって生成される熱量を減少させることができる。概して、論理ダイ（例えば、論理ダイ２０２ａ）によって生成される熱は、メモリダイ（例えば、メモリダイ２０２ｂ）によって全体として生成される熱よりも顕著に大きく成り得る。例えば、ＨＭＣアセンブリ内の論理ダイは、動作中の全電力のうちの８０％を消費することがあり得る。従来の半導体ダイアセンブリにおいては、論理ダイは、アセンブリの底部に面したインターポーザーを伴って配置される。このように、論理ダイからの熱は、途中でメモリダイを通ってアセンブリのケーシングに伝わり、そのことが、アセンブリ全体の温度を上昇させる。温度が、最大動作温度（Ｔｍａｘ）に近付くか、または、それを超えて上昇すると、アセンブリの動作性能は低下する。例えば、（例えば、論理ダイの）処理速度は、許容可能な温度における動作を維持するために低下させる必要がたびたびある。幾つかの例においては、例えば、アセンブリが、Ｔｍａｘまたはそれ未満の温度のままであるように、データスループットを、最大スループットレベルの１／４に減少させる必要がある。対照的に、本技術の幾つかの実施形態により構成されるＨＭＣおよび他のダイアセンブリは、メモリダイ２０２ｂを通る熱の流れを減少させることができる。より詳細には、インターポーザー１２０は、熱の流れをメモリダイ２０２ｂから逸らすために、ケーシング１１０に近接して論理ダイ２０２ａを配置する。これは、今度は、論理ダイ２０２ａおよびメモリダイ２０２ｂがＴｍａｘ未満の温度で動作すること、それによって、より高速かつより高いデータスループットで動作することを、可能とすることができる。
図２に図示された実施形態においては、論理ダイ２０２ａのフットプリントは、少なくとも一つの軸に沿って個々のメモリダイ２０２ｂよりも大きい。この実施形態の一態様においては、論理ダイ２０２ａの或る集積回路コンポーネントを、論理ダイ２０２ａとメモリダイ２０２ｂとの間の接合２０９に対して周辺部にある、論理ダイ２０２ａの外側部分２０１に面して、形成することができる。例えば、より高い動作温度を有する回路（例えば、シリアライザ／デシリアライザ回路）を、外側部分２０１に面して形成することができる。これらの回路を外側部分２０１に面して配置してあると、接合２０９は、より少量の熱しか伝達せず、それによって、ダイ積層２０５は、より低い動作温度で動作することができる。
図３は、本技術の別の実施形態により構成された半導体ダイアセンブリ３００（“アセンブリ３００”）の断面図である。アセンブリ３００は、アセンブリ１００の特徴とほぼ類似する特徴を含むことができる。例えば、アセンブリ３００は、ケーシング１１０内に包囲され、ダイ積層１０５に取り付けられた、インターポーザー１２０を含む。図３に図示された実施形態においては、アセンブリ３００は、隆起したボンドパッド３２３と３３２との間に配置された、導電性部材またははんだバンプ４４０を含む。幾つかの実施形態においては、ボンドパッド３２３および／またはボンドパッド３３２の高さは、種々のサイズおよび／またはピッチのはんだバンプを収容するように構成することができる。さらに、またはその代わりに、ボンドパッド３２３および／または３３２の高さは、種々の高さのダイ積層１０５を収容するように選択することができる。さらに、幾つかの実施形態においては、ボンドパッド３２３および３３２のうちの一組のみが隆起しているのでもよい。
図３にさらに図示されるように、インターポーザー１２０は、ボンドパッド３２３と１２５との間に電気的に結合された、例えば導電性トレース、ボンドパッド、および／または他の適切な導電性構造などでできた、再配線網３２７を含む。図示されるように、再配線網３２７は、ボンドパッド３２３と１２５との間に結合された一つ以上の回路素子３２９（概略的に図示されている）を含むことができる。幾つかの実施形態においては、回路素子３２９は、キャパシタ、抵抗器、および／または他の適切な回路素子を含むことができる。例えば、回路素子３２９は、電源（図示せず）によってダイ積層１０５に供給される電圧または電力を調整するように構成された、大面積金属キャパシタおよび／またはインダクタを含むことができる。
図４は、本技術の別の実施形態により構成された半導体ダイアセンブリ４００（“アセンブリ４００”）の断面図である。アセンブリ４００は、図１のアセンブリ１００の特徴とほぼ類似の特徴を含むことができる。例えば、アセンブリ４００は、周辺部分１２２とパッケージ基板１３０との間に挟まれた導電性構造４４０に結合された、ケーシング１１０内に包囲されたインターポーザー１２０を含む。図４の図示された実施形態においては、導電性構造４４０の各々は、パッケージ基板１３０のボンドパッド１３２と、中間支持体４４５上の対応するボンドパッド４４４との間に結合された、第一のはんだバンプ４４２ａを含むことができる。中間支持体４４５は、ボンドパッド４４４を中間支持体４４５の反対側の対応するボンドパッド４４６に電気的に結合する、基板貫通相互接続４４８を含むことができる。ボンドパッド４４６は、今度は、第二のはんだバンプ４４２ｂによって、インターポーザー１２０のボンドパッド１２３に結合することができる。
この実施形態の一態様においては、中間支持体４４５によって、はんだバンプ１４０（図１）の高さと比べて第一および第二のはんだバンプ４４２ａ、４４２ｂの高さを減少させることができる。幾つかの実施形態においては、第一および第二のはんだバンプ４４２ａおよび４４２ｂは、より小さくすることができ、導電性構造４４０は、中間支持体とはんだバンプをさらに何段か含むことができ、はんだバンプの高さをさらに減少させる。例えば、幾つかの実施形態においては、導電性構造は、中間支持体の各々の間に配置されたはんだバンプを有する、二つ以上の中間支持体を含むことができる。幾つかの実施形態においては、中間支持体４４５は、少なくとも部分的にダイ積層１０５の外周を包囲する単一の構造を含むことができる。例えば、中間支持体４４５は、ダイ積層１０５を受ける開口を有する、パターン形成されたインターポーザーを含むことができる。別の実施形態においては、中間支持体４４５は、金属フレームを含むことができる。他の実施形態においては、中間支持体４４５は、一対のはんだバンプの間または複数対のはんだバンプの間にディスクリート素子を含むことができる。
図５は、本技術の別の実施形態により構成された半導体ダイアセンブリ５００（“アセンブリ５００”）の断面図である。アセンブリ５００は、図１のアセンブリ１００の特徴とほぼ類似の特徴を含むことができる。例えば、アセンブリ５００は、ケーシング１１０内に包囲され、パッケージ基板５３０に取り付けられた、インターポーザー１２０を含む。図５の図示された実施形態においては、パッケージ基板５３０は、パッケージ基板５３０の上部表面１３５よりも下にくぼんでおり第三の界面材料１１５ｃによってダイ積層１０５に取り付けられた凹み面５３９を有する、空洞５３７を含む。インターポーザー１２０は、インターポーザー１２０のボンドパッド５２３とパッケージ基板５３０の対応するボンドパッド５３２との間の、空洞５３７の外部に配置された複数のはんだバンプ５４０に、結合される。幾つかの実施形態においては、はんだバンプ５４０は、図１のはんだバンプ１４０に類似することができるが、垂直方向の高さおよび／またはピッチがより小さくなり得る。
幾つかの実施形態においては、アセンブリ５００の垂直方向の外形（例えば、高さ）は、図１−図４を参照して其々詳細に上述したアセンブリ１００−４００の垂直方向の外形よりも小さい。種々の実施形態においては、アセンブリ５００の垂直方向の外形を、空洞５３７の深さおよび／または空洞５３７内のダイ積層１０５の垂直方向の高さによって、ある程度は決めることができる。図５に図示されるダイ積層１０５は、完全に空洞５３７内に配置されているが、他の実施形態においては、（例えば、ダイ積層１０５が空洞５３７の深さよりも大きい高さを有するとき）ダイ積層１０５のうちの一部が、空洞５３７の外部に少なくとも部分的には延びることがあり得る。一実施形態においては、論理ダイ（図示せず）を空洞５３７の外部で支持することができるが、メモリダイ（図示せず）は空洞５３７の中にあるままにすることができる。さらに、幾つかの実施形態においては、空洞の外部のはんだバンプ５４０は、相互接続１０６のうちインターポーザー１２０とダイ積層１０５との間の部分と同一の高さを有することができるが、他の実施形態においては、はんだバンプ５４０は、相互接続１０６のこの部分とは異なる高さ（例えば、より高い高さ）を有することができる。
図１−図５を参照して上述された、積層された半導体ダイアセンブリのいずれも、無数のより大きいおよび／またはより複雑なシステムのうちの任意のシステムに組み込むことができ、その代表例は、図６に概略的に図示されたシステム６７０である。システム６７０は、半導体ダイアセンブリ６００、電源６７２、ドライバ６７４、プロセッサ６７６、および／または他のサブシステムもしくはコンポーネント６７８を含むことができる。半導体ダイアセンブリ６００は、上述された積層された半導体ダイアセンブリの特徴とほぼ類似の特徴を含むことができ、したがって、放熱を促進する種々の特徴を含むことができる。結果としてできるシステム６７０は、メモリストレージ、データ処理、および／または他の適切な機能などの広範囲の機能のうちの任意の機能を実行することができる。したがって、代表的システム６７０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、デジタル音声プレイヤー）、コンピュータおよび家電製品を含むことができるが、これらには限定されない。システム６７０のコンポーネントは、単一のユニット内に収容されてもよいし、または（例えば、通信ネットワークを通じて）複数の相互接続されたユニットにわたって分散されてもよい。システム６７０のコンポーネントは、遠隔デバイス、および広範囲のコンピュータ可読媒体のうちの任意のものをも含むことができる。
前述したことからは、本技術の特定の実施形態が例示として本明細書に記述されてきたこと、しかし、本開示から逸脱することなく種々の改変が行われてもよいことが、よく理解されるだろう。例えば、半導体ダイアセンブリの多くの実施形態がＨＭＣに関連して記述されているが、他の実施形態においては、半導体ダイアセンブリは、他のメモリデバイスまたは他の種類の積層されたダイアセンブリとして構成することができる。さらに、図示された実施形態においては、ある特徴またはコンポーネントがある配置または構成を有するものとして図示されてきたが、他の配置および構成も可能である。例えば、図１のはんだバンプ１４０を、両側または複数の側面にではなく、ダイ積層１０５の単一の側面に配置することができる。また、はんだバンプ１４０は、図示された実施形態に示されているのよりも、多数または少数のはんだバンプを含むことができる。さらに、ある実施形態においては、図２の論理ダイ２０２ａは、メモリダイ２０２ｂとインターポーザー１２０との間ではなく、メモリダイ２０２ｂとパッケージ基板１３０との間に配置することができる。さらに、特定の実施形態の文脈に記述される新しい技術のある側面は、他の実施形態において組み合わされてもよいし、排除されてもよい。例えば、図５のアセンブリ５００は、図３の再配線網３２７の回路素子３２９を含むことができる。さらに、新しい技術のある実施形態に関連する利点は、その実施形態の文脈において記述されてきたが、他の実施形態もこのような利点を示してもよく、また、必ずしも全ての実施形態が本技術の範囲内に該当するためにこのような利点を示すのだとは限らない。したがって、本開示および関連した技術は、本明細書に明示的には図示も記述もされていない他の実施形態を、包含することができる。

Claims (30)

  1. 第一の面及び前記第一の面の反対側となる第二の面を有する論理ダイと、
    前記論理ダイの前記第一の面に配置されるメモリダイの積層と、
    第三の面及び前記第三の面の反対側となる第四の面を有し、前記第三の面が前記論理ダイの前記第二の面に配置されるインターポーザーであって、前記インターポーザーの前記第三の面における周辺部分が、横方向に前記メモリダイの積層を超えて延びる、インターポーザーと、
    前記インターポーザーの前記第四の面に配置される熱伝導性ケーシングと、
    前記熱伝導性ケーシングを支持するパッケージ基板と、
    前記パッケージ基板と前記インターポーザーの前記第三の面における前記周辺部分との間に挟まれた複数の導電性部材と、
    を含む、
    半導体ダイアセンブリ。
  2. 前記熱伝導性ケーシングは、
    前記インターポーザーの前記第四の面に取り付けられたキャップ部分と、
    前記キャップ部分と前記パッケージ基板との間に垂直方向に延びる壁部分と、
    を含み、
    前記壁部分は、前記パッケージ基板の外縁部の表面に取り付けられる、
    請求項１に記載のダイアセンブリ。
  3. 前記メモリダイの積層は、各々がメモリセルのアレイを含むものであって、前記論理ダイは、前記メモリセルのアレイを制御するメモリコントローラを含む、
    請求項１に記載のダイアセンブリ。
  4. 前記ダイアセンブリは、前記パッケージ基板と前記メモリダイの積層との間に挟まれた界面材料をさらに含む、
    請求項１に記載のダイアセンブリ。
  5. 前記界面材料は電気的に絶縁性であり、
    前記メモリダイの積層は、自身を通って延びる複数の基板貫通相互接続を有する最外部メモリダイを含み、
    前記複数の基板貫通相互接続は、前記界面材料と接触する、
    請求項４に記載のダイアセンブリ。
  6. 前記論理ダイのフットプリントは前記メモリダイの積層のフットプリントよりも大きい、
    請求項１に記載のダイアセンブリ。
  7. 前記インターポーザーのフットプリントは前記論理ダイのフットプリントよりも大きい、
    請求項６に記載のダイアセンブリ。
  8. 前記個々の導電性部材は、はんだバンプを含む、
    請求項６に記載のダイアセンブリ。
  9. 前記インターポーザーは、前記論理ダイに前記導電性部材を電気的に結合する再配線網を含み、前記再配線網は、前記導電性部材のうちの少なくとも一つと前記論理ダイとの間に結合された回路素子を含む、
    請求項１に記載のダイアセンブリ。
  10. 前記回路素子はキャパシタを含む、
    請求項９に記載のダイアセンブリ。
  11. 前記パッケージ基板は、
    前記熱伝導性ケーシングに取り付けられた外縁部の表面と、
    前記外縁部の表面よりもくぼんだ凹み面と、
    を含み、
    前記メモリダイの積層は、前記凹み面に取り付けられる、
    請求項１に記載のダイアセンブリ。
  12. 熱伝導性ケーシングと、
    パッケージ基板であって、前記パッケージ基板と前記熱伝導性ケーシングが相伴って筐体の形を画定する、パッケージ基板と、
    前記筐体内にある、前記熱伝導性ケーシングに第一の面が取り付けられたインターポーザーと、
    前記筐体内で前記第一の面の反対側となる前記インターポーザーの第二の面に第三の面が配置された論理ダイと、
    前記筐体内で前記第三の面の反対側となる前記論理ダイの第四の面に配置されたメモリダイの積層と、
    を含む、
    半導体ダイアセンブリ。
  13. 前記インターポーザーは、複数の第一のボンドパッドを含み、
    前記パッケージ基板は、複数の第二のボンドパッドを含み、
    前記半導体ダイアセンブリは、複数の導電性部材をさらに含み、
    個々の導電性部材は、個々の第一のボンドパッドと、個々の第二のボンドパッドとの間に配置される、
    請求項１２に記載のダイアセンブリ。
  14. 前記個々の導電性部材は、はんだバンプを含む、
    請求項１３に記載のダイアセンブリ。
  15. 前記複数の導電性部材は、
    前記個々の第一のボンドパッドに結合された個々の第一のはんだバンプと、
    前記個々の第二のボンドパッドに結合された個々の第二のはんだバンプと、
    前記個々の第一のはんだバンプと、前記個々の第二のはんだバンプとの間に配置された中間支持体と、
    を含む、
    請求項１３に記載のダイアセンブリ。
  16. 前記中間支持体は、半導体材料を含む、
    請求項１５に記載のダイアセンブリ。
  17. 空洞を有するパッケージ基板と、
    少なくとも部分的には前記空洞内に配置された半導体ダイの積層であって、第一の面及び前記第一の面の反対側となる第二の面を有する論理ダイと、前記論理ダイの前記第一の面に配置されるメモリダイの積層と、を含む前記半導体ダイの積層と、
    前記論理ダイの前記第二の面に取り付けられたインターポーザーであって、前記インターポーザーは、前記空洞の外部にある、インターポーザーと、
    前記空洞の上方で横方向に延びる熱伝導性ケーシングであって、前記熱伝導性ケーシングは、前記パッケージ基板に取り付けられた第一の部分と、前記インターポーザーに取り付けられた第二の部分とを含む、熱伝導性ケーシングと、
    を含む、
    半導体ダイアセンブリ。
  18. 前記インターポーザーの周辺部分は、横方向に前記半導体ダイの積層を超えて延び、前記半導体ダイアセンブリは、前記パッケージ基板と前記インターポーザーの前記周辺部分との間に挟まれた複数のはんだバンプをさらに含む、
    請求項１７に記載のダイアセンブリ。
  19. 前記メモリダイの積層は、各々がメモリセルのアレイを含むものであって、前記論理ダイは、前記メモリセルのアレイを制御するメモリコントローラを含む、
    請求項１７に記載のダイアセンブリ。
  20. 前記論理ダイは、前記空洞の外部で前記パッケージ基板に取り付けられる、
    請求項１９に記載のダイアセンブリ。
  21. 半導体ダイアセンブリを形成する方法であって、
    論理ダイの第一の面にメモリダイの積層を取り付けることと、
    前記第一の面の反対側となる前記論理ダイの第二の面にインターポーザーを取り付けることと、
    前記インターポーザーの周辺部分において、パッケージ基板とアクティブ表面との間にはんだバンプを形成することと、
    前記インターポーザーおよび前記メモリダイの積層を少なくとも部分的には筐体内に包囲するように、前記アクティブ表面に対向する前記インターポーザーの裏側の面に、熱伝導性ケーシングを取り付けることと、
    を含む、
    方法。
  22. 前記方法は、前記パッケージ基板に前記熱伝導性ケーシングを取り付けることをさらに含む、
    請求項２１に記載の方法。
  23. 前記方法は、前記はんだバンプが前記メモリダイの積層と前記熱伝導性ケーシングとの間において垂直方向に延びるように、前記パッケージ基板に前記メモリダイの積層を取り付けることをさらに含む、
    請求項２１に記載の方法。
  24. 前記はんだバンプを形成することは、およそ前記メモリダイの積層の垂直方向の高さ以上の垂直方向の高さを有するはんだバンプを形成することを含む、
    請求項２３に記載の方法。
  25. 前記はんだバンプを形成することは、前記インターポーザー上のボンドパッドと前記パッケージ基板上の対応するボンドパッドに、前記はんだバンプの各々を取り付けることを含む、
    請求項２１に記載の方法。
  26. 前記はんだバンプを形成することは、前記インターポーザー上の第一のボンドパッドに第一のはんだバンプを取り付けることを含み、前記方法は、
    前記パッケージ基板上の第二のボンドパッドに第二のはんだバンプを取り付けることと、
    個々の第一のはんだバンプと個々の第二のはんだバンプとの間に中間支持体を配置することと、
    をさらに含む、
    請求項２１に記載の方法。
  27. 前記論理ダイに前記はんだバンプを電気的に結合する、前記インターポーザー上の再配線網を形成することをさらに含む、
    請求項２１に記載の方法。
  28. 前記再配線網を形成することは、前記論理ダイと前記インターポーザーとの間に電気的に結合された回路素子を形成することを含む、
    請求項２７に記載の方法。
  29. 前記回路素子はキャパシタを含む、
    請求項２８に記載の方法。
  30. ハイブリッドメモリキューブ（ＨＭＣ）であって、
    パッケージ基板と、
    筐体の形を画定する熱伝導性ケーシングと、
    前記筐体内にある、前記熱伝導性ケーシングに第一の面が取り付けられたインターポーザーと、
    前記筐体内の半導体ダイの積層であって、前記半導体ダイの積層は、前記第一の面の反対側となる前記インターポーザーの第二の面に第三の面が取り付けられた論理ダイと、前記第三の面の反対側となる前記論理ダイの第四の面に取り付けられたメモリダイの積層とを含む、半導体ダイの積層と、
    前記インターポーザーと前記パッケージ基板との間に結合された複数のはんだバンプであって、前記複数のはんだバンプは、前記半導体ダイの積層に隣接する、複数のはんだバンプと、
    を含むＨＭＣと、
    前記パッケージ基板を介して前記ＨＭＣに電気的に結合されたドライバと、
    を含む、
    半導体システム。
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