KR100855887B1 - 스택형 반도체 패키지 및 그 스택 방법 - Google Patents

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Abstract

본 발명은 스택형 반도체 패키지 및 그 스택 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 LGA(Land Grid Array) 또는 BGA(Ball Grid Array) 형태의 반도체 패키지를 수직 방향으로 스택하는데 있다. 이를 위해 본 발명은 적어도 하나의 제1반도체 다이와, 제1반도체 다이가 탑재되는 동시에, 제1반도체 다이가 전기적으로 연결되는 제1서브스트레이트와, 제1반도체 다이를 감싸고, 제1서브스트레이트의 상부에 성형되는 제1인캡슐란트를 포함하는 제1반도체 패키지와, 적어도 하나의 제2반도체 다이와, 제2반도체 다이가 탑재되는 동시에, 제2반도체 다이가 전기적으로 연결되는 제2서브스트레이트와, 제2반도체 다이를 감싸고, 제2서브스트레이트의 상부에 성형되는 제2인캡슐란트를 포함하는 제2반도체 패키지와, 제1,2반도체 패키지가 수직 방향으로 스택되도록, 제1,2반도체 패키지 사이에 위치된 동시에, 제1,2서브스트레이트를 상호간 전기적으로 연결하는 인터포저를 포함하는 스택형 반도체 패키지 및 그 스택 방법을 개시한다.
스택, 반도체 패키지, 인터포저, 솔더볼, 경성 회로기판

Description

스택형 반도체 패키지 및 그 스택 방법{STACKABLE SEMICONDUCTOR PACKAGE AND STACK METHOD THEREOF}
본 발명은 스택형 반도체 패키지 및 그 스택 방법에 관한 것이다.
일반적으로 반도체 패키지 분야에서 스택이라 함은 크게 칩 스택(chip stack)과 패키지 스택(package stack)으로 분류할 수 있다. 칩 스택은 다수의 반도체 칩을 수직 방향으로 스택함을 의미하고, 패키지 스택은 다수의 패키지를 수직 방향으로 스택함을 의미한다.
이러한 칩 또는 패키지 스택은 두께 방향의 부피 밀도를 높임으로써 패키지 면적에 비해 고기능화 및 고집적화된 반도체 패키지를 얻을 수 있어 최근 그 활용이 급증하고 있다. 예를 들면, 플래시(flash), SRAM, DRAM, 베이스밴드(base band), 믹스드 시그널(mixed signal), 아날로그(analog) 및 로직(logic) 소자 등 다양한 소자들을 수직 방향으로 스택함으로써, 시스템 인테그레이션(system integration)을 크게 개선할 수 있고, 또한 휴대용 전자·통신 제품의 크기, 무게, 가격 등을 더욱 낮출 수 있게 된다.
한편, 반도체 패키지의 경우 서브스트레이트(substrate)로서 대표적으로 리 드프레임(lead frame), 경성회로기판(rigid circuit board) 및 연성회로기판(flexible circuit board) 등이 이용되고 있다. 상기 리드프레임은 통상 다수의 리드(lead)가 인캡슐란트(encapsulant)의 측부를 따라 외부로 돌출 및 하향 절곡됨으로써, 수직 방향의 스택이 가능하다. 일례로, TSOP(Thin Small Outline Package) 패키지의 경우 인캡슐란트의 측부로 돌출 및 하향된 리드를 상부 또는 하부에 위치한 다른 패키지의 리드와 솔더(solder)를 이용하여 전기적으로 연결함으로써, 복수의 반도체 패키지를 수직 방향으로 스택할 수 있다.
그런데, 상기 경성 또는 연성의 회로기판은 통상 다수의 랜드(land) 또는 솔더볼(solder ball)이 바닥면에 랜드 그리드 어레이(land grid array) 또는 볼 그리드 어레이(ball grid array)되어 있음으로써, 복수의 반도체 패키지를 수직 방향으로 스택하기에 곤란한 구조를 갖는다. 즉, 회로기판을 이용한 반도체 패키지의 경우 인캡슐란트의 상부에 다른 패키지의 회로기판이 위치되거나 또는 회로기판의 하부에 다른 패키지의 인캡슐란트가 위치됨으로써, 수직 방향으로 반도체 패키지의 랜드 또는 솔더볼을 전기적으로 연결시키기 어렵고, 따라서 스택도 어렵다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 LGA(Land Grid Array) 또는 BGA(Ball Grid Array) 형태의 반도체 패키지를 수직 방향으로 스택할 수 있는 스택형 반도체 패키지 및 그 스택 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 스택형 반도체 패키지는 적어도 하나의 반도체 다이와, 상기 반도체 다이가 탑재되는 동시에, 상기 반도체 다이가 전기적으로 연결되는 서브스트레이트와, 상기 반도체 다이를 감싸며, 상기 서브스트레이트의 상부에 성형되는 인캡슐란트를 포함하고, 상기 서브스트레이트는 상기 인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 연장부가 구비되며, 상기 연장부에는 상면 또는 하면에 패키지 스택을 위해 상호간 전기적으로 연결된 동시에 외부로 노출되도록 상부 도전 패드 및 하부 도전 패드가 각각 형성된 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 스택형 반도체 패키지는 적어도 하나의 제1반도체 다이와, 상기 제1반도체 다이가 탑재되는 동시에, 상기 제1반도체 다이가 전기적으로 연결되는 제1서브스트레이트와, 상기 제1반도체 다이를 감싸고, 상기 제1서브스트레이트의 상부에 성형된 제1인캡슐란트를 포함하는 제1반도체 패키지; 적어도 하나의 제2반도체 다이와, 상기 제2반도체 다이가 탑재되 는 동시에, 상기 제2반도체 다이가 전기적으로 연결되는 제2서브스트레이트와, 상기 제2반도체 다이를 감싸고, 상기 제2서브스트레이트의 상부에 성형된 제2인캡슐란트를 포함하는 제2반도체 패키지; 및, 상기 제1,2반도체 패키지가 수직 방향으로 스택되도록, 상기 제1,2반도체 패키지 사이에 위치된 동시에, 상기 제1,2서브스트레이트를 상호간 전기적으로 연결하는 인터포저를 포함한다.
상기 제1서브스트레이트는 상기 제1인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제1연장부가 구비되며, 상기 제1연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제1도전 패드 및 하부 제1도전 패드가 형성될 수 있다.
상기 제2서브스트레이트는 상기 제2인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제2연장부가 구비되며, 상기 제2연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제2도전 패드 및 하부 제2도전 패드가 형성될 수 있다.
상기 인터포저는 절연층; 상기 절연층의 하면에 형성되어 상기 제1반도체 패키지의 제1서브스트레이트와 전기적으로 연결되는 하부 도전 패드; 상기 하부 도전 패드와 대향되는 상기 절연층의 상면에 형성되어 상기 제2반도체 패키지의 제2서브스트레이트와 전기적으로 연결되는 상부 도전 패드를 포함하고, 상기 하부 도전 패드 및 상기 상부 도전 패드는 상호간 전기적으로 연결될 수 있다.
상기 인터포저는 하부 솔더볼에 의해 상기 제1서브스트레이트에 전기적으로 연결되고, 상부 솔더볼에 의해 상기 제2서브스트레이트에 전기적으로 연결될 수 있 다.
상기 인터포저는 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 1~4개로 형성될 수 있다.
상기 인터포저는 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 ㅡ, ㄱ, ㄷ 또는 ㅁ 형태중 어느 한 형태로 형성될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 스택형 반도체 패키지의 스택 방법은 제1서브스트레이트에 적어도 하나의 제1반도체 다이를 탑재하는 동시에 전기적으로 연결하고, 상기 제1반도체 다이를 제1인캡슐란트로 인캡슐레이션하여 제1반도체 패키지를 준비하는 제1반도체 패키지 준비 단계; 제2서브스트레이트에 적어도 하나의 제2반도체 다이를 탑재하는 동시에 전기적으로 연결하고, 상기 제2반도체 다이를 제2인캡슐란트로 인캡슐레이션하여 제2반도체 패키지를 준비하는 제2반도체 패키지 준비 단계; 하면에 하부 도전 패드 및 하부 솔더볼이 형성되고, 상면에 상부 도전 패드 및 상부 솔더볼이 형성된 인터포저를 준비하는 인터포저 준비 단계; 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에 상기 인터포저를 위치시키되, 상기 하부 솔더볼은 제1서브스트레이트에 접촉되도록 하고, 상기 상부 솔더볼은 제2서브스트레이트에 접촉되도록 하는 위치 정렬 단계; 상기 제1반도체 패키지, 제2반도체 패키지 및 인터포저를 180~300℃의 온도를 갖는 퍼니스에 투입하여 상기 하부 솔더볼은 용융되어 제1서브스트레이트에 전기적으로 연결되도록 하고, 상기 상부 솔더볼은 용융되어 제2서브스트레이트에 전기적으로 연결되도록 하는 리플로우 단계; 및, 상기 제1반도체 패키지, 제2반도체 패키지 및 인터포 저를 상온으로 냉각시켜 상기 하부 솔더볼 및 상기 상부 솔더볼이 경화되도록 하는 냉각 단계를 포함한다.
상기 제1반도체 패키지 준비 단계에서는 상기 제1서브스트레이트가 상기 제1인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제1연장부가 구비되며, 상기 제1연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제1도전 패드 및 하부 제1도전 패드가 형성될 수 있다.
상기 제2반도체 패키지 준비 단계에서는 상기 제2서브스트레이트가 상기 제2인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제2연장부가 구비되며, 상기 제2연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제2도전 패드 및 하부 제2도전 패드가 형성될 수 있다.
상기 인터포저 준비 단계에서는 상기 인터포저가 절연층; 상기 절연층의 하면에 형성되어 상기 제1반도체 패키지의 제1서브스트레이트와 전기적으로 연결되는 하부 도전 패드; 상기 하부 도전 패드와 대향되는 상기 절연층의 상면에 형성되어 상기 제2반도체 패키지의 제2서브스트레이트와 전기적으로 연결되는 상부 도전 패드를 포함하고, 상기 하부 도전 패드 및 상기 상부 도전 패드는 상호간 전기적으로 연결될 수 있다.
상기 인터포저 준비 단계에서는 상기 인터포저가 상기 하부 도전 패드에 하부 솔더볼이 부착되고, 상기 상부 도전 패드에 상부 솔더볼이 부착될 수 있다.
상기 인터포저 준비 단계에서는 상기 인터포저가 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 1~4개로 형성될 수 있다.
상기 인터포저 준비 단계에서는 상기 인터포저가 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 ㅡ, ㄱ, ㄷ 또는 ㅁ 형태중 어느 한 형태로 형성될 수 있다.
상술한 바와 같이 하여, 본 발명은 LGA 또는 BGA 형태의 반도체 패키지중에서 인캡슐란트 외측으로 수평하게 연장된 연장부를 더 형성하여, 다수의 반도체 패키지를 스택할 수 있는 기본 구조를 제공한다. 또한, 반도체 패키지를 수직 방향으로 스택해 놓은 상태에서 전기적 도전 경로가 형성된 인터포저를 이용하여 상부 및 하부의 반도체 패키지를 전기적으로 연결함으로써, 수직 방향으로 스택된 동시에 전기적으로 연결된 반도체 패키지를 구현하게 된다. 즉, 본 발명은 서브스트레이트의 연장부 및 인터포저를 이용함으로써, 기존에는 불가능하였던 LGA 또는 BGA 형태의 반도체 패키지를 용이하게 스택할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a, 도 1b 및 도 1c는 본 발명의 일실시예에 따른 스택형 반도체 패키지중에서 제1반도체 패키지를 도시한 사시도, 평면도 및 저면도이다. 도 2는 본 발명 의 일실시예에 따른 스택형 반도체 패키지중에서 제1반도체 패키지를 도시한 종단면도이다.
도시된 바와 같이 본 발명에 따른 스택형 반도체 패키지중에서 제1반도체 패키지(100)는 제1반도체 다이(die)(110), 제1서브스트레이트 (substrate)(120), 제1도전성 와이어(wire)(130) 및 제1인캡슐란트(encapsulant)(140)를 포함한다.
상기 제1반도체 다이(110)는 전자회로가 집적된 실리콘 또는 게르마늄 등의 반도체이며, 일면에 전기적 신호를 입력 또는 출력하는 다수의 제1본드 패드(111)가 형성되어 있다. 여기서, 상기 제1반도체 다이(110)는 다수개가 구비되어 수직 방향으로 스택될 수 있다. 물론, 제1반도체 다이(110)와 반도체 다이(110) 사이에는 접착제 또는 스페이서(113)가 개재되어 제1반도체 다이(110)를 고정시키는 동시에 도전성 와이어(130)의 손상을 방지하도록 되어 있다. 도면에는 비록 네개의 제1반도체 다이(110)가 스택된 것을 도시하였으나, 이는 네개 이하 또는 네개 이상도 가능하다. 물론, 제1반도체 다이(110)는 스택되지 않을 수도 있다. 또한, 집적회로가 형성된 반도체 다이 뿐만 아니라 그 주변에 캐패시터, 인덕터 또는 저항과 같은 각종 수동 소자도 위치할 수 있다.
상기 제1서브스트레이트(120)는 제1절연층(121)을 중심으로 상면에 다수의 상부 제1도전 패드(122)가 형성되고, 하면에 다수의 하부 제1도전 패드(123)가 형성되어 있다. 여기서, 상기 하부 제1도전 패드(123)는 격자 형태로 어레이(array)될 수 있다. 즉, 상기 하부 제1도전 패드(123)는 LGA(Land Grid Array) 형태로 외부 장치에 직접 실장될 수 있다. 또한, 상기 상부 제1도전 패드(122)와 하부 제1도 전 패드(123)는 상호간 도전성 비아(conductive via, 도시되지 않음)를 통하여 전기적으로 연결될 수 있다. 여기서, 상기 제1서브스트레이트(120)중에서 제1인캡슐란트(140)의 외측 영역으로 연장된 부분은 제1연장부(124)로 정의한다. 이러한 제1연장부(124)에는 상면에 상부 제1도전 패드(125)가 형성되고, 하면에 하부 제1도전 패드(126)가 형성될 수 있다. 물론, 상기 제1연장부(124)의 상부 제1도전 패드(125) 및 하부 제1도전 패드(126)는 도전성 비아(도시되지 않음)에 의해 상호간 전기적으로 연결될 수 있다. 더욱이, 상기 제1연장부(124)에 형성된 하부 제1도전 패드(126)는 도시되지 않은 배선패턴(또는 회로패턴)을 통하여 제1인캡슐란트(140)와 대응되는 하부 영역에 형성된 하부 제1도전 패드(123)와 전기적으로 연결될 수 있다. 이와 같이, 제1연장부(124)에 형성된 하부 제1도전 패드(126)와 제1인캡슐란트(140)에 대응되는 하부 영역의 하부 제1도전 패드(123)를 전기적으로 연결하는 이유는, 패키지 스택시 제1인캡슐란트(140)와 대응되는 하부 제1도전 패드(123)를 통한 전기적 신호가 모두 제1연장부(124)와 대응되는 하부 제1도전 패드(126)로 전송되도록 하기 위함이다. 더불어, 이러한 제1서브스트레이트(120)는 연성 회로기판(flexible circuit board), 경성 회로기판(rigid circuit board) 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 상기 제1서브스트레이트(120)의 종류를 한정하는 것은 아니다. 물론, 상기 제1반도체 다이(110)는 접착제 등을 통하여 상기 제1서브스트레이트(120)의 상면에 접착될 수 있다.
상기 제1도전성 와이어(130)는 제1반도체 다이(110)의 제1본드 패드(111)와 제1서브스트레이트(120)의 상부 제1도전 패드(122)를 전기적으로 연결하는 역할을 한다. 따라서, 제1반도체 다이(110)의 전기적 신호는 제1본드 패드(111), 제1도전성 와이어(130), 상부 제1도전 패드(122), 하부 제1도전 패드(123)를 통해 외부 장치로 전달될 수 있다. 물론, 패키지 스택시에는 제1반도체 다이(110)의 전기적 신호가 제1연장부(124)에 형성된 하부 제1도전 패드(126)로 흐르게 된다. 더불어, 외부 장치로부터의 전기적 신호는 상기의 역순으로 제1반도체 다이(110)에 전달될 수 있다. 한편, 상기 제1반도체 다이(110)와 상기 제1서브스트레이트(120)의 전기적 연결 부재는 상기 도전성 와이어 외에도 도전성 범프(conductive bump)가 가능하다. 즉, 플립칩 접속(flip chip connect) 또는 C4 접속(controlled-collapse chip connection)으로 알려진 방식을 통해 상기 제1반도체 다이(110)가 제1서브스트레이트(120)에 전기적으로 연결될 수 있으며, 본 발명에서 상기 제1반도체 다이(110)와 상기 제1서브스트레이트(120) 사이의 전기적 연결 방식을 한정하는 것은 아니다. 물론, 이러한 플립칩 접속 또는 C4 접속 방식이 이용된 경우, 제1반도체 다이(110)와 제1서브스트레이트(120) 사이에는 언더필(underfill)이 개재될 수 있다.
상기 제1인캡슐란트(140)는 상기 제1서브스트레이트(120) 위의 제1반도체 다이(110), 제1도전성 와이어(130) 및 상기 제1도전성 와이어(130)가 전기적으로 연결되는 상부 제1도전 패드(122)를 외부 환경으로부터 보호할 수 있도록 인캡슐레이션한다. 즉, 상기 제1인캡슐란트(140)는 상기 제1서브스트레이트(120)의 상부에 성형 또는 형성된다. 이러한 제1인캡슐란트(140)는 통상의 에폭시 몰딩 컴파운드, 플라스틱 수지 또는 그 등가물이 가능하며, 여기서 상기 제1인캡슐란트(140)의 재질을 한정하는 것은 아니다. 또한, 상기 제1인캡슐란트(140)는 상기 제1서브스트레이 트(120)중에서 제1연장부(124)를 덮지 않는다. 즉, 상기 제1연장부(124)는 상기 제1인캡슐란트(140)의 외측으로 수평하게 일정 길이 돌출 및 연장된 형태를 하고, 또한 그 표면에 형성된 상부 제1도전 패드(125) 및 하부 제1도전 패드(126)는 상기 제1인캡슐란트(140)의 외측으로 노출된다. 따라서, 상기 제1연장부(124)는 다수의 패키지 스택이 가능한 기본 구조를 제공하게 된다.
이와 같이 하여 본 발명에 따른 스택형 반도체 패키지중에서 제1반도체 패키지(100)는 다수의 하부 제1도전 패드(123)에 의해 LGA 형태로 외부 장치에 직접 실장될 수 있을 뿐만 아니라, 제1인캡슐란트(140)의 외측으로 수평하게 제1연장부(124)가 더 형성됨으로써, 패키지 스택이 가능한 기본 구조를 제공한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 스택형 반도체 패키지를 도시한 종단면도 및 분해 사시도이다.
도시된 바와 같이 본 발명에 따른 스택형 반도체 패키지(1000)는 제1반도체 패키지(100), 제2반도체 패키지(200) 및 이들을 전기적으로 연결하는 인터포저(interposer)(300)를 포함한다.
여기서, 상기 제2반도체 패키지(200)는 제1반도체 패키지(100)의 상부에 위치된 것으로 정의한다. 즉, 상기 제1반도체 패키지(100) 위에 제2반도체 패키지(200)가 수직 방향으로 스택된 것으로 가정한다.
또한, 상기 제2반도체 패키지(200)는 실질적으로 상기 제1반도체 패키지(100)와 동일한 구성을 할 수 있다. 따라서, 상기 제2반도체 패키지(200)에 대한 상세한 설명은 생략한다. 다만, 본 발명의 이해를 위해 제2반도체 패키지(200)는 제2본드 패드(211)를 갖는 제2반도체 다이(210)와, 제2절연층(221), 상부 제2도전 패드(222), 하부 제2도전 패드(223), 제2연장부(224)로 이루어진 제2서브스트레이트(220)와, 제2도전성 와이어(230)와, 제2인캡슐란트(240)로 이루어진 것으로 정의한다. 물론, 제2연장부(224)에는 상부에 상부 제2도전 패드(225)가 형성되고, 하부에 하부 제2도전 패드(226)가 형성되어 있다. 더불어, 상기 제2반도체 패키지(200)는 설명의 편의상 제1반도체 패키지(100)와 동일한 구조로 가정하여 설명하지만, 실질적으로 상기 제2반도체 패키지(200)는 상기 제1반도체 패키지(100)와 다른 구조도 가능하다.
상기 인터포저(300)는 절연층(310), 상부 도전 패드(320), 상부 솔더볼(330), 하부 도전 패드(340) 및 하부 솔더볼(350)을 포함한다. 상기 인터포저(300)는 패키지 스택 및 전기적 연결을 위한 본 발명의 핵심 구성이므로 이를 좀더 상세히 설명한다.
상기 절연층(310)은 대략 판상으로 형성되어 있다. 더불어, 상기 절연층(310)은 제1서브스트레이트(120)의 제1절연층(121) 또는 제2서브스트레이트(220)의 제2절연층(221)과 실질적으로 동일한 재질일 수 있다. 일례로 상기 절연층(310)은 폴리이미드(polyimide) 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 상부 도전 패드(320)는 상기 절연층(310)의 상면에 형성되어 있다. 여기서, 상기 상부 도전 패드(320)는 제1,2서브스트레이트(120,220) 및 그 제1,2연장 부(124,224)에 형성된 상부 제1,2도전 패드(122,125,222,225)와 동일한 재질일 수 있다. 일례로 상기 상부 도전 패드(320)는 동박(銅薄) 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 상부 솔더볼(330)은 상기 상부 도전 패드(320)에 전기적 및 기계적으로 접속되어 있다. 이러한 상부 솔더볼(330)은 납(Pb)/주석(Sn), 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 상부 도전 패드(320)에는 솔더볼 대신 솔더 페이스트(solder paste)가 형성될 수도 있다.
상기 하부 도전 패드(340)는 상기 절연층(310)의 하면에 형성되어 있다. 여기서, 상기 하부 도전 패드(340)는 제1,2서브스트레이트(120,220) 및 그 제1,2연장부(124,224)에 형성된 하부 제1,2도전 패드(123,126,223,226)와 동일한 재질일 수 있다. 일례로 상기 하부 도전 패드(340)는 동박 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 하부 솔더볼(350)은 상기 하부 도전 패드(340)에 전기적으로 접속되어 있다. 이러한 하부 솔더볼(350)은 납/주석, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 하부 도전 패드(340)에는 솔더볼 대신 솔더 페이스트가 형성될 수도 있다.
더불어, 상기 상부 도전 패드(320)와 상기 하부 도전 패드(340)는 상호간 전기적으로 연결되어 있다. 따라서 상기 상부 솔더볼(330) 및 하부 솔더볼(350)은 전 기적으로 상호간 연결된 상태를 유지한다.
또한, 상기 인터포저(300)는 서로 일정 거리 이격된 동시에 직사각 판 형태(ㅡ 형태)로서, 상기 제1반도체 패키지(100)중 제1인캡슐란트(140)의 양측부에 각각 형성될 수 있다. 즉, 상기 인터포저(300)는 상기 제1반도체 패키지(100)중 제1서브스트레이트(120)에 형성된 각 제1연장부(124)의 상부에 위치될 수 있다. 다르게 표현하면, 상기 인터포저(300)는 상기 제1서브스트레이트(120)의 제1연장부(124)와, 상기 제2서브스트레이트(220)의 제2연장부(224) 사이에 각각 개재될 수 있다.
또한, 상기 인터포저(300)는 상부 솔더볼(330)이 제2반도체 패키지(200)중 제2서브스트레이트(220)에 형성된 하부 제2도전 패드(226)에 전기적으로 접속되고, 하부 솔더볼(350)이 제1반도체 패키지(100)중 제1서브스트레이트(120)에 형성된 상부 제1도전 패드(125)에 전기적으로 접속될 수 있다.
이와 같이하여 상기 인터포저(300)는 제1반도체 패키지(100)와 제2반도체 패키지(200)를 수직 방향으로 스택할 뿐만 아니라, 제1반도체 패키지(100)와 제2반도체 패키지(200)를 상호간 전기적으로 연결한다. 더불어, 도면에서는 비록 두 개의 반도체 패키지가 수직 방향으로 스택된 것을 도시하고 있으나, 두개 이상의 반도체 패키지 스택도 가능하며, 본 발명에서 스택되는 반도체 패키지의 개수를 한정하는 것은 아니다. 물론, 스택되는 반도체 패키지의 개수가 증가할수록 필요한 인터포저의 개수도 증가한다.
한편, 상기 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이에는 일정 간극(間隙)이 형성될 수 있다. 즉, 제1반도체 패키지(100)의 제1인캡슐란트(140)와 제2반도체 패키지(200)의 제2서브스트레이트(220) 사이에는 일정 간극이 형성됨으로써, 상기 간극을 따라 공기가 원할히 흐르고, 이에 따라 방열 효율이 향상될 수 있다. 물론, 상기 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이의 기계적 결합력을 향상시키기 위해서는 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이에 접착층(도시되지 않음)이 더 개재될 수도 있다. 즉, 제1반도체 패키지(100)의 제1인캡슐란트(140)와 제2반도체 패키지(200)의 제2서브스트레이트(220) 사이에는 접착층이 더 개재됨으로써, 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이의 기계적 결합력을 향상시킬 수도 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 종단면도 및 분해 사시도이다.
도시된 바와 같이 본 발명의 다른 실시예에 따른 스택형 반도체 패키지(2000)는 상술한 반도체 패키지(1000)와 유사한 구조를 한다. 따라서, 동일한 구성 요소에는 동일한 도면 부호를 부여하고, 차이점을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 반도체 패키지(2000)는 제1,2반도체 패키지(100,200)중 제1,2서브스트레이트(120,220)에 각각 구비되는 제1,2연장부(124,224)가 한개씩만 존재할 수 있다. 즉, 제1반도체 패키지(100)중에서 제1인캡슐란트(140)의 외측으로 수평하게 연장된 제1연장부(124) 및 제2반도체 패키지(200)중에서 제2인캡슐란트(240)의 외측으로 수평하게 연장된 제2연장부(224)가 각각 한개씩 존재할 수 있다. 따라서, 인터포저(300)는 상기 제1연장부(124)와 제2연장부(224) 사이에 직사각 판 형태(ㅡ 형태)로 한개가 위치한다.
한편, 이때 제1반도체 패키지(100)와 제2반도체 패키지(200)를 기계적으로 연결시키는 부재는 하나의 인터포저(300)뿐이다. 따라서, 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이의 기계적 결합력이 약할 수 있다. 이를 보강하기 위해, 상기 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이에는 접착층(400)이 더 개재될 수 있다. 즉, 제1반도체 패키지(100)의 제1인캡슐란트(140)와 제2반도체 패키지(200)의 제2서브스트레이트(220) 사이에는 접착층(400)이 더 개재됨으로써, 제1반도체 패키지(100)와 제2반도체 패키지(200) 사이의 기계적 결합력을 향상시킬 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도시된 바와 같이 본 발명의 다른 실시예에 따른 스택형 반도체 패키지(3000)는 상술한 반도체 패키지(1000)와 유사한 구조를 한다. 따라서, 동일한 구성 요소에는 동일한 도면 부호를 부여하고, 차이점을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 반도체 패키지(3000)는 제1,2반도체 패키지(100,200)중 제1,2서브스트레이트(120,220)에 각각 구비되는 제1,2연장부(124,224)가 세개 존재할 수 있다. 즉, 제1반도체 패키지(100)중에서 제1인캡슐란트(140)의 외측으로 수평하게 연장된 제1연장부(124) 및 제2반도체 패키지(200) 중에서 제2인캡슐란트(240)의 외측으로 수평하게 연장된 제2연장부(224)가 각각 세개씩 존재한다. 따라서, 인터포저(300)는 상기 제1연장부(124)와 제2연장부(224) 사이에 대략 "ㄷ" 형태로 존재할 수 있다. 물론, 도면에서는 상기 인터포저(300)가 일체형으로 도시되어 있으나, 이러한 인터포저(300)는 세개로 분할된 형태도 가능하며, 본 발명에서 이를 한정하는 것은 아니다.
도 6은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도시된 바와 같이 본 발명의 다른 실시예에 따른 스택형 반도체 패키지(4000)는 상술한 반도체 패키지(1000)와 유사한 구조를 한다. 따라서, 동일한 구성 요소에는 동일한 도면 부호를 부여하고, 차이점을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 반도체 패키지(4000)는 제1,2반도체 패키지(100,200)중 제1,2서브스트레이트(120,220)에 각각 구비되는 제1,2연장부(124,224)가 네개 존재할 수 있다. 즉, 제1반도체 패키지(100)중에서 제1인캡슐란트(140)의 외측으로 수평하게 연장된 제1연장부(124) 및 제2반도체 패키지(200)중에서 제2인캡슐란트(240)의 외측으로 수평하게 연장된 제2연장부(224)가 각각 네개씩 존재한다. 따라서, 인터포저(300)는 상기 제1연장부(124)와 제2연장부(224) 사이에 대략 "ㅁ" 형태로 존재할 수 있다. 물론, 도면에서는 상기 인터포저(300)가 일체형으로 도시되어 있으나, 이러한 인터포저(300)는 네개로 분할된 형태도 가능하며, 본 발명에서 이를 한정하는 것은 아니다.
도 7은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도시된 바와 같이 본 발명의 다른 실시예에 따른 스택형 반도체 패키지(5000)는 상술한 반도체 패키지(1000)와 유사한 구조를 한다. 따라서, 동일한 구성 요소에는 동일한 도면 부호를 부여하고, 차이점을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 반도체 패키지(5000)는 제1,2반도체 패키지(100,200)중 제1,2서브스트레이트(120,220)에 각각 구비되는 제1,2연장부(124,224)가 대략 "ㄴ" 형태로 위치될 수 있다. 즉, 제1반도체 패키지(100)중에서 제1인캡슐란트(140)의 외측으로 수평하게 연장된 제1연장부(124) 및 제2반도체 패키지(200)중에서 제2인캡슐란트(240)의 외측으로 수평하게 연장된 제2연장부(224)가 각각 대략 "ㄴ" 형태로 위치될 수 있다. 따라서, 인터포저(300)는 상기 제1연장부(124)와 제2연장부(224) 사이에 대략 "ㄴ" 형태로 존재할 수 있다. 물론, 도면에서는 상기 인터포저(300)가 일체형으로 도시되어 있으나, 이러한 인터포저(300)는 두개로 분할된 형태도 가능하며, 본 발명에서 이를 한정하는 것은 아니다.
도 8은 본 발명에 따른 스택형 반도체 패키지의 스택 방법을 도시한 순서도이다. 여기서는 도 3a 및 도 3b에 도시된 스택형 반도체 패키지(1000)의 스택 방법을 일례로 설명하지만, 나머지 스택형 반도체 패키지(2000~5000)의 스택 방법도 거 의 동일하므로 이에 대한 설명은 생략한다.
도 8에 도시된 바와 같이 본 발명에 따른 스택형 반도체 패키지의 스택 방법은 제1반도체 패키지 준비 단계(S1)와, 제2반도체 패키지 준비 단계(S2)와, 인터포저 준비 단계(S3)와, 위치 정렬 단계(S4)와, 리플로우 단계(S5)와, 냉각 단계(S6)를 포함한다. 이러한 본 발명에 따른 스택 방법은 아래에서 더욱 상세히 설명하기로 한다.
도 9a 내지 도 9e는 본 발명에 따른 스택형 반도체 패키지의 스택 방법을 순차적으로 도시한 단면도이다.
도 9a에 도시된 바와 같이, 상기 제1반도체 패키지 준비 단계에서는 제1서브스트레이트(120)에 접착제로 제1반도체 다이(110)를 접착하고, 상기 제1반도체 다이(110)와 상기 제1서브스트레이트(120)를 제1도전성 와이어(130)를 이용하여 전기적으로 연결하며, 상기 제1반도체 다이(110) 및 제1도전성 와이어(130)를 제1인캡슐란트(140)로 인캡슐레이션하여 제1반도체 패키지(100)를 완성 및 준비한다. 물론, 여기서 상기 제1도전성 와이어(130) 대신 도전성 범프를 이용하여 제1반도체 다이(110)와 제1서브스트레이트(120)를 전기적으로 접속할 수도 있다. 또한, 제1서브스트레이트(120)중에서 제1인캡슐란트(140)의 외측으로는 일정 길이의 제1연장부(124)가 형성되도록 한다. 물론, 상기 제1연장부(124)에는 상부 제1도전 패드(125) 및 하부 제1도전 패드(126)가 형성되는데, 이들은 도전성 비아에 의해 상호 연결되도록 한다.
도 9b에 도시된 바와 같이, 상기 제2반도체 패키지 준비 단계에서는 제2서브스트레이트(220)에 접착제로 제2반도체 다이(210)를 접착하고, 상기 제2반도체 다이(210)와 상기 제2서브스트레이트(220)를 제2도전성 와이어(230)를 이용하여 전기적으로 연결하며, 상기 제2반도체 다이(210) 및 제2도전성 와이어(230)를 제2인캡슐란트(240)로 인캡슐레이션하여 제2반도체 패키지(200)를 준비한다. 물론, 여기서 상기 제2도전성 와이어(230) 대신 도전성 범프를 이용하여 제2반도체 다이(210)와 제2서브스트레이트(220)를 전기적으로 접속할 수도 있다. 또한, 제2서브스트레이트(220)중에서 제2인캡슐란트(240)의 외측으로는 일정 길이의 제2연장부(224)가 형성되도록 한다. 물론, 상기 제2연장부(224)에는 상부 제2도전 패드(225) 및 하부 제2도전 패드(226)가 형성되는데, 이들은 도전성 비아에 의해 상호 연결되도록 한다.
도 9c에 도시된 바와 같이, 상기 인터포저 준비 단계에서는 상면에 상부 도전 패드(320) 및 상부 솔더볼(330)이 형성되고, 하면에 하부 도전 패드(340) 및 하부 솔더볼(350)이 형성된 인터포저(300)를 준비한다.
여기서, 상기 인터포저(300)는 상기 제1서브스트레이트(120)와 상기 제2서브스트레이트(220) 사이에서 1개 내지 4개로 형성될 수 있으나, 이러한 개수로 본 발명을 한정하는 것은 아니다. 또한, 상기 인터포저(300)는 상기 제1서브스트레이트(120)와 상기 제2서브스트레이트(220) 사이에서 ㅡ, ㄱ, ㄷ 또는 ㅁ 형태중 어느 한 형태로 형성될 수 있으나, 이러한 형태로 본 발명을 한정하는 것도 아니다.
도 9d에 도시된 바와 같이, 상기 위치 정렬 단계에서는 상기 제1서브스트레 이트(120)와 상기 제2서브스트레이트(220) 사이에 상기 인터포저(300)를 위치시키되, 상기 상부 솔더볼(330)은 제2서브스트레이트(220)에 접촉되도록 하고, 상기 하부 솔더볼(350)은 제1서브스트레이트(120)에 접촉되도록 한다. 좀더 구체적으로 인터포저(300)의 상부 솔더볼(330)은 제2서브스트레이트(220)중에서 제2연장부(224)에 구비된 하부 제2도전 패드(226)에 임시로 접촉되도록 하고, 인터포저(300)의 하부 솔더볼(350)을 제1서브스트레이트(120)중에서 제1연장부(124)에 구비된 상부 제1도전 패드(125)에 임시로 접촉되도록 한다. 물론, 이러한 임시 접촉이 좀더 안정적으로 유지되도록 하기 위해 점도가 높은 플럭스(flux) 또는 솔더 페이스트 등을 솔더볼과 도전 패드 사이에 더 개재할 수도 있다.
도 9e에 도시된 바와 같이, 상기 리플로우 단계에서는 상기 제1반도체 패키지(100), 제2반도체 패키지(200) 및 인터포저(300)를 180~300 ℃의 온도를 갖는 퍼니스(furnace)에 투입하여 상기 상부 솔더볼(330)은 용융되어 제2서브스트레이트(220)에 전기적으로 연결되도록 하고, 상기 하부 솔더볼(350)은 용융되어 제1서브스트레이트(120)에 전기적으로 연결되도록 한다. 즉, 상부 솔더볼(330)은 용융되어 제2서브스트레이트(220) 중에서 제2연장부(224)에 구비된 하부 제2도전 패드(226)에 전기적 및 기계적으로 연결되도록 하고, 하부 솔더볼(350)은 용융되어 제1서브스트레이트(120) 중에서 제1연장부(124)에 구비된 상부 제1도전 패드(125)에 전기적 및 기계적으로 연결되도록 한다. 여기서, 만약 전단계에서 임시 접촉을 위해 플럭스를 이용하였다면, 이러한 플럭스는 고온에서 모두 휘발되어 제거된다.
상기 냉각 단계에서는 상기 제1반도체 패키지(100), 제2반도체 패키지(200) 및 인터포저(300)를 상온으로 서서히 냉각시켜 상기 상부 솔더볼(330) 및 상기 하부 솔더볼(350)이 경화되도록 한다. 즉, 상부 솔더볼(330) 및 하부 솔더볼(350)이 딱딱하게 경화되어, 제1서브스트레이트(120)와 제2서브스트레이트(220)를 상호간 안정적으로 기계적 및 전기적으로 접속되도록 한다.
이상에서 설명한 것은 본 발명에 따른 스택형 반도체 패키지 및 그 스택 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a, 도 1b 및 도 1c는 본 발명의 일실시예에 따른 스택형 반도체 패키지중에서 제1반도체 패키지를 도시한 사시도, 평면도 및 저면도이다.
도 2는 본 발명의 일실시예에 따른 스택형 반도체 패키지중에서 제1반도체 패키지를 도시한 종단면도이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 스택형 반도체 패키지를 도시한 종단면도 및 분해 사시도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 종단면도 및 분해 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 분해 사시도이다.
도 8은 본 발명에 따른 스택형 반도체 패키지의 스택 방법을 도시한 순서도이다.
도 9a 내지 도 9d는 본 발명에 따른 스택형 반도체 패키지의 스택 방법을 순차적으로 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1000,2000,3000,4000,5000; 반도체 패키지
100; 제1반도체 패키지 110; 제1반도체 다이
111; 제1본드 패드 113; 스페이서
120; 제1서브스트레이트 121; 제1절연층
122,125; 상부 제1도전 패드
123,126; 하부 제1도전 패드 124; 제1연장부
130; 제1도전성 와이어 140; 제1인캡슐란트
200; 제2반도체 패키지 210; 제2반도체 다이
211; 제2본드 패드 213; 스페이서
220; 제2서브스트레이트 221; 제2절연층
222,225; 상부 제2도전 패드 223,226; 하부 제2도전 패드
224; 제2연장부 230; 제2도전성 와이어
240; 제2인캡슐란트 300; 인터포저
310; 절연층 320; 상부 도전 패드
330; 상부 솔더볼 340; 하부 도전 패드
350; 하부 솔더볼 400; 접착층

Claims (15)

  1. 삭제
  2. 적어도 하나의 제1반도체 다이와, 상기 제1반도체 다이가 탑재되는 동시에, 상기 제1반도체 다이가 전기적으로 연결되는 제1서브스트레이트와, 상기 제1반도체 다이를 감싸며, 상기 제1서브스트레이트의 상부에 성형되는 제1인캡슐란트를 포함하는 제1반도체 패키지; 적어도 하나의 제2반도체 다이와, 상기 제2반도체 다이가 탑재되는 동시에, 상기 제2반도체 다이가 전기적으로 연결되는 제2서브스트레이트와, 상기 제2반도체 다이를 감싸며, 상기 제2서브스트레이트의 상부에 성형되는 제2인캡슐란트를 포함하는 제2반도체 패키지; 및, 상기 제1,2반도체 패키지가 수직 방향으로 스택되도록, 상기 제1,2반도체 패키지 사이에 위치된 동시에, 상기 제1,2서브스트레이트를 상호간 전기적으로 연결하는 인터포저를 포함하고,
    상기 인터포저는
    절연층;
    상기 절연층의 하면에 형성되어 상기 제1반도체 패키지의 제1서브스트레이트와 전기적으로 연결되는 하부 도전 패드;
    상기 하부 도전 패드와 대향되는 상기 절연층의 상면에 형성되어 상기 제2반도체 패키지의 제2서브스트레이트와 전기적으로 연결되는 상부 도전 패드를 포함하며,
    상기 하부 도전 패드 및 상기 상부 도전 패드는 상호간 전기적으로 연결된 것을 특징으로 하는 스택형 반도체 패키지.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 인터포저의 하부 도전 패드는 하부 솔더볼에 의해 상기 제1서브스트레이트에 전기적으로 연결되고, 상기 인터포저의 상부 도전 패드는 상부 솔더볼에 의해 상기 제2서브스트레이트에 전기적으로 연결된 것을 특징으로 하는 스택형 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 인터포저는 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에 서 1~4개로 형성된 것을 특징으로 하는 스택형 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 인터포저는 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 ㅡ, ㄱ, ㄷ 또는 ㅁ 형태중 어느 한 형태로 형성된 것을 특징으로 하는 스택형 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 제1서브스트레이트는 상기 제1인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제1연장부가 구비되며, 상기 제1연장부의 대응되는 상면 및 하면에 상기 인터포저의 하부 도전 패드와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제1도전 패드 및 하부 제1도전 패드가 형성된 것을 특징으로 하는 스택형 반도체 패키지.
  8. 제 2 항에 있어서,
    상기 제2서브스트레이트는 상기 제2인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제2연장부가 구비되며, 상기 제2연장부의 대응되는 상면 및 하면에 상기 인터포저의 상부 도전 패드와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제2도전 패드 및 하부 제2도전 패드가 형성된 것을 특징으로 하는 스택형 반도체 패키지.
  9. 제1서브스트레이트에 적어도 하나의 제1반도체 다이를 탑재하는 동시에 전기 적으로 연결하고, 상기 제1반도체 다이를 제1인캡슐란트로 인캡슐레이션하여 제1반도체 패키지를 준비하는 제1반도체 패키지 준비 단계;
    제2서브스트레이트에 적어도 하나의 제2반도체 다이를 탑재하는 동시에 전기적으로 연결하고, 상기 제2반도체 다이를 제2인캡슐란트로 인캡슐레이션하여 제2반도체 패키지를 준비하는 제2반도체 패키지 준비 단계;
    하면에 하부 도전 패드 및 하부 솔더볼이 형성되고, 상면에 상부 도전 패드 및 상부 솔더볼이 형성된 인터포저를 준비하는 인터포저 준비 단계;
    상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에 상기 인터포저를 위치시키되, 상기 하부 솔더볼은 제1서브스트레이트에 접촉되도록 하고, 상기 상부 솔더볼은 제2서브스트레이트에 접촉되도록 하는 위치 정렬 단계;
    상기 제1반도체 패키지, 제2반도체 패키지 및 인터포저를 180~300 ℃의 온도를 갖는 퍼니스에 투입하여 상기 하부 솔더볼은 용융되어 제1서브스트레이트에 전기적으로 연결되도록 하고, 상기 상부 솔더볼은 용융되어 제2서브스트레이트에 전기적으로 연결되도록 하는 리플로우 단계; 및,
    상기 제1반도체 패키지, 제2반도체 패키지 및 인터포저를 상온으로 냉각시켜 상기 하부 솔더볼 및 상기 상부 솔더볼이 경화되도록 하는 냉각 단계를 포함하여 이루어진 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  10. 제 9 항에 있어서,
    상기 인터포저 준비 단계에서는
    상기 인터포저가
    절연층;
    상기 절연층의 하면에 형성되어 상기 제1반도체 패키지의 제1서브스트레이트와 전기적으로 연결되는 하부 도전 패드;
    상기 하부 도전 패드와 대향되는 상기 절연층의 상면에 형성되어 상기 제2반도체 패키지의 제2서브스트레이트와 전기적으로 연결되는 상부 도전 패드를 포함하고,
    상기 하부 도전 패드 및 상기 상부 도전 패드는 상호간 전기적으로 연결된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  11. 제 10 항에 있어서,
    상기 인터포저 준비 단계에서는
    상기 인터포저가
    상기 하부 도전 패드에 하부 솔더볼이 부착되고, 상기 상부 도전 패드에 상부 솔더볼이 부착된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  12. 제 9 항에 있어서,
    상기 인터포저 준비 단계에서는
    상기 인터포저가 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 1~4개로 형성된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  13. 제 9 항에 있어서,
    상기 인터포저 준비 단계에서는
    상기 인터포저가 상기 제1서브스트레이트와 상기 제2서브스트레이트 사이에서 ㅡ, ㄱ, ㄷ 또는 ㅁ 형태중 어느 한 형태로 형성된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  14. 제 9 항에 있어서,
    상기 제1반도체 패키지 준비 단계에서는
    상기 제1서브스트레이트가 상기 제1인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제1연장부가 구비되며, 상기 제1연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제1도전 패드 및 하부 제1도전 패드가 형성된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
  15. 제 9 항에 있어서,
    상기 제2반도체 패키지 준비 단계에서는
    상기 제2서브스트레이트가 상기 제2인캡슐란트의 바깥 둘레로 연장된 적어도 하나의 제2연장부가 구비되며, 상기 제2연장부의 대응되는 상면 및 하면에 상기 인터포저와 전기적으로 연결되는 동시에, 상호간 전기적으로 연결된 상부 제2도전 패 드 및 하부 제2도전 패드가 형성된 것을 특징으로 하는 스택형 반도체 패키지의 스택 방법.
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