KR20180049936A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents
반도체 패키지 및 반도체 패키지의 제조 방법 Download PDFInfo
- Publication number
- KR20180049936A KR20180049936A KR1020160146471A KR20160146471A KR20180049936A KR 20180049936 A KR20180049936 A KR 20180049936A KR 1020160146471 A KR1020160146471 A KR 1020160146471A KR 20160146471 A KR20160146471 A KR 20160146471A KR 20180049936 A KR20180049936 A KR 20180049936A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- substrate
- capacitor
- package
- chip
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 346
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 281
- 239000000758 substrate Substances 0.000 claims abstract description 239
- 229910044991 metal oxide Inorganic materials 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 description 27
- 239000000853 adhesive Substances 0.000 description 23
- 230000001070 adhesive effect Effects 0.000 description 23
- 230000006870 function Effects 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000010410 layer Substances 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 13
- 239000000470 constituent Substances 0.000 description 10
- 238000007789 sealing Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 238000000465 moulding Methods 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 5
- 238000007517 polishing process Methods 0.000 description 5
- 230000003252 repetitive effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002313 adhesive film Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000002791 soaking Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009331 sowing Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32265—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48105—Connecting bonding areas at different heights
- H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48105—Connecting bonding areas at different heights
- H01L2224/48108—Connecting bonding areas at different heights the connector not being orthogonal to a side surface of the semiconductor or solid-state body, e.g. fanned-out connectors, radial layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
- H01L2224/49176—Wire connectors having the same loop shape and height
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
- H01L27/0811—MIS diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
반도체 패키지는 상부면 및 하부면을 가지고 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제1 반도체 칩들, 상기 제1 반도체 칩들의 칩 패드들을 상기 기판 패드에 전기적으로 연결시키는 제1 도전성 연결 부재들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 기판 패드에 전기적으로 연결시키는 제2 도전성 연결 부재를 포함한다.
Description
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 디커플링 커패시터를 갖는 멀티칩 패키지 및 이의 제조 방법에 관한 것이다.
eMCP(Embedded Multi-Chip Package)와 같은 멀티칩 패키지에 있어서, 복수 개의 칩들의 다중 출력 드라이버들이 동시에 스위칭될 때 발생하는 파워 분배에서의 전압 강하, 즉, 동시 스위칭 노이즈(simultaneous switching noise, SSN)를 감소시키기 위하여 디커플링 커패시터(decoupling capacitor)가 탑재될 수 있다. 그러나, 기존의 벌크 형태의 커패시터를 반도체 패키지 내부에 실장할 경우, 상기 반도체 패키지의 전체 두께와 평면적을 증가시키고, 상기 커패시터에 연결된 배선들에 의해 인덕턴스를 증가시킴으로써 반도체 패키지의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 일 과제는 전체 크기를 감소시키고 반도체 패키지의 전기적 성능을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 상부면 및 하부면을 가지고 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판, 상기 패키지 기판의 상부면 상에 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제1 반도체 칩들, 상기 제1 반도체 칩들의 칩 패드들을 상기 기판 패드에 전기적으로 연결시키는 제1 도전성 연결 부재들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 기판 패드에 전기적으로 연결시키는 제2 도전성 연결 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 탑재된 제1 반도체 칩, 상기 패키지 기판 상에 상기 제1 반도체 칩과 이격 배치되고 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물, 상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제2 반도체 칩들, 및 상기 디커플링 커패시터의 커패시터 패드를 상기 패키지 기판의 기판 패드에 전기적으로 연결시키는 도전성 연결 부재를 포함한다.
예시적인 실시예들에 따른 반도체 패키지는 디커플링 커패시터를 갖는 커패시터 구조물 및 상기 커패시터 구조물 상에 지지되는 복수 개의 반도체 칩들을 포함할 수 있다. 상기 커패시터 구조물은 반도체 기판 및 상기 반도체 기판의 상부면에 반도체 제조 공정에 의해 형성된 디커플링 커패시터를 포함할 수 있다.
따라서, 상기 커패시터 구조물은 반도체 패키지 내에 실장되는 반도체 칩들의 크기와 두께를 고려하여 원하는 평면적과 두께를 제공할 수 있다. 또한, 상기 커패시터 구조물은 복수 개의 디커플링 커패시터들을 포함할 수 있고, 기 설정된 크기 내에서 반도체 패키지가 요구하는 커패시터 용량을 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 도 3의 커패시터 구조물의 다양한 실리콘 칩 커패시터들을 나타내는 단면도들이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 13은 도 12의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 15는 도 14의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 도 17의 반도체 패키지의 패키지 기판 상의 커패시터 구조물 및 제1 반도체 칩을 나타내는 단면도이다.
도 19는 도 18의 커패시터 구조물을 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 도 3의 커패시터 구조물의 다양한 실리콘 칩 커패시터들을 나타내는 단면도들이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 13은 도 12의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다.
도 15는 도 14의 반도체 패키지의 패키지 기판을 나타내는 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 도 17의 반도체 패키지의 패키지 기판 상의 커패시터 구조물 및 제1 반도체 칩을 나타내는 단면도이다.
도 19는 도 18의 커패시터 구조물을 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 4 내지 도 6은 예시적인 실시예들에 따른 도 3의 커패시터 구조물의 다양한 실리콘 칩 커패시터들을 나타내는 단면도들이다.
도 1 내지 도 6을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 제1 반도체 칩(200), 디커플링 커패시터(320)를 갖는 커패시터 구조물(300), 복수 개의 제2 반도체 칩들(400), 복수 개의 제3 반도체 칩들(500), 복수 개의 제4 반도체 칩들(600), 및 밀봉 부재(700)를 포함할 수 있다. 또한, 반도체 패키지(100)는 제1 반도체 칩(200), 제2 반도체 칩들(400), 제3 반도체 칩들(500), 제4 반도체 칩들(600), 및 디커플링 커패시터(320)을 패키지 기판(110)에 전기적으로 연결시키기 위한 도전성 연결 부재들(230, 330, 430, 530, 630)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(110)의 상부면(112) 상에는 복수 개의 배선들(160, 162) 및 이에 연결된 기판 패드들(120)이 배치될 수 있다. 배선들(160, 162)은 패키지 기판(110)의 상부면(112) 상에서 연장할 수 있다. 상기 배선은 패키지 기판(110)의 상부면(112) 상에서 링 형상으로 연장할 수 있다. 기판 패드들(120)은 배선들(160, 162)의 단부들과 각각 연결될 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다. 배선들(160, 162)은 패키지 기판(110) 상에 실장되는 전자 부품들로 파워를 공급하기 위한 파워 넷으로서 파워 배선 또는 그라운드 배선을 포함할 수 있다. 기판 패드들(120)은 상기 파워 배선 또는 그라운드 배선에 연결되는 파워 패드 또는 그라운드 패드를 포함할 수 있다.
도면들에는 도시되지는 않았으나, 패키지 기판(110)은 상기 전자 부품들로 데이터 신호를 전달하기 위한 복수 개의 기판 신호 배선들 및 기판 신호 패드들을 더 포함할 수 있다. 또한, 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 기판 신호 패드들 및 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(110)의 상부면(112) 상에는 상기 배선들을 커버하며 기판 패드들(120)를 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 기판 패드(120)를 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110) 상에 탑재될 수 있다. 제1 반도체 칩(200)은 접착 부재(240)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제1 반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다.
제1 반도체 칩(200)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제1 반도체 칩(200)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 상기 칩 패드들을 비롯한 상기 칩 신호 패드들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드(202)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제1 도전성 연결 부재(230)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 반도체 칩(200)은 접착 부재(240)에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제1 도전성 연결 부재들(230)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
이와 다르게, 상기 제1 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 예를 들면, 상기 제1 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(110) 상에 실장될 수 있다. 이 경우에 있어서, 상기 제1 반도체 칩은 상기 칩 패드들이 형성된 상기 활성면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 제1 반도체 칩의 상기 칩 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 상기 기판 패드들과 전기적으로 연결될 수 있다. 또한, 복수 개의 상기 제1 반도체 칩들이 패키지 기판(110) 상에 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)은 패키지 기판(110) 상에 제1 반도체 칩(200)과 이격 배치될 수 있다. 커패시터 구조물(300)은 접착 부재(340)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 커패시터 구조물(300)은 패키지 기판(110) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
커패시터 구조물(300)는 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 적어도 하나의 디커플링 커패시터(320)를 포함할 수 있다. 반도체 기판(310)은 접착 부재(340)에 의해 패키지 기판(110)의 상부면(112)에 부착될 수 있다.
커패시터 구조물(300)의 두께는 반도체 기판(310)의 두께의 의해 결정될 수 있다. 반도체 제조 공정에 의해 실리콘 웨이퍼 상에 디커플링 커패시터(320)를 형성한 후, 상기 웨이퍼의 후면을 연마 공정에 의해 제거하여, 반도체 기판(310)이 원하는 높이를 갖도록 할 수 있다. 예를 들면, 커패시터 구조물(300)은 약 10㎛ 내지 약 800㎛의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)의 두께는 제1 반도체 칩(200)의 두께와 실질적으로 동일하도록 결정될 수 있다. 따라서, 제1 반도체 칩(200)의 상부면과 커패시터 구조물(300)의 상부면은 동일 평면 상에 있을 수 있다.
커패시터 구조물(300)은 상부면 상에 형성된 커패시터 패드들(302)을 가질 수 있다. 커패시터 패드들(302)은 디커플링 커패시터(320)의 전력 단자 패드 또는 그라운드 단자 패드를 포함할 수 있다.
커패시터 구조물(300)는 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(330)는 디커플링 커패시터(320)의 커패시터 패드들(302), 즉, 전력 단자 패드와 그라운드 단자 패드를 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(330)는 본딩 와이어를 포함할 수 있다. 따라서, 커패시터 구조물(300)은 접착 부재(340)에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제2 도전성 연결 부재들(330)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
이와 다르게, 상기 제2 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다. 커패시터 구조물(300)을 관통하는 관통 전극들에 의해 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다. 예를 들면, 상기 커패시터 구조물은 상기 커패시터 패드들이 형성된 면이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 실장될 수 있다. 상기 커패시터 구조물의 상기 커패시터 패드들은 도전성 범프들, 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 상기 기판 패드들과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)은 패키지 기판(110) 상에 탑재될 수 있다. 제2 반도체 칩들(400) 및 제3 반도체 칩들(500)은 패키지 기판(110) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)과 이격 배치될 수 있다. 제2 반도체 칩들(400)은 접착 부재를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제3 반도체 칩들(500)은 접착 부재를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제2 반도체 칩(400)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(402)을 가질 수 있다. 칩 패드들(402)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제2 반도체 칩(400)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(430)는 제2 반도체 칩(400)의 칩 패드(402)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제3 도전성 연결 부재(430)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 반도체 칩들(400)은 상기 접착 부재에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제3 도전성 연결 부재들(430)에 패키지 기판(110)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 제3 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
제3 반도체 칩(500)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(502)을 가질 수 있다. 칩 패드들(502)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제3 반도체 칩(500)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제3 반도체 칩(500)는 제4 도전성 연결 부재들(530)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제4 도전성 연결 부재(530)는 제3 반도체 칩(500)의 칩 패드(502)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제4 도전성 연결 부재(530)는 본딩 와이어를 포함할 수 있다. 따라서, 제3 반도체 칩들(500)은 상기 접착 부재에 의해 패키지 기판(110) 상에 적층되고 복수 개의 제4 도전성 연결 부재들(530)에 패키지 기판(110)에 전기적으로 연결될 수 있다. 이와 다르게, 상기 제4 도전성 연결 부재는 솔더 범프, 관통 전극, 솔더 볼, 도전성 페이스트 등을 포함할 수 있다.
제2 및 제3 반도체 칩들(400, 500)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제2 및 제3 반도체 칩들(400, 500)은 디램(DRAM)과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 제3 및 제4 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 복수 개의 제4 반도체 칩들(600)은 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400) 및 제3 반도체 칩들(500) 상에 적층될 수 있다. 제4 반도체 칩들(600)은 패키지 기판(110) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 제4 반도체 칩들(600a, 600b, 600c, 600d)은 접착 부재들(640a, 640b, 640c, 640d)를 이용하여 커패시터 구조물(300) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제4 반도체 칩(600)은 상면, 즉, 활성면(active surface) 상에 형성된 칩 패드들(602)을 가질 수 있다. 칩 패드들(602)은 전력 핀 기능을 수행하는 입출력 단자 또는 그라운드 핀 기능을 수행하는 입출력 단자를 포함할 수 있다. 도면들에는 도시되지는 않았으나, 제4 반도체 칩(600)은 데이터 핀 기능을 수행하는 복수 개의 입출력 단자들로서의 칩 신호 패드들을 더 포함할 수 있다.
제4 반도체 칩(600)는 제4 도전성 연결 부재들(630)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제4 도전성 연결 부재(630)는 제4 반도체 칩(600)의 칩 패드(602)를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다. 예를 들면, 제4 도전성 연결 부재(630)는 본딩 와이어를 포함할 수 있다. 따라서, 제4 반도체 칩들(460)은 상기 접착 부재에 의해 커패시터 구조물(300) 상에 적층되고 복수 개의 제4 도전성 연결 부재들(630)에 패키지 기판(110)에 전기적으로 연결될 수 있다.
제4 반도체 칩들(600)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제4 반도체 칩들(600)은 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제4 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 3에 도시된 바와 같이, 커패시터 구조물(300)은 배선들(160, 162)을 통해 상기 제1 내지 제4 반도체 칩들 중 적어도 어느 하나에 연결되어 해당하는 전자 부품을 위한 디커플링 기능을 제공할 수 있다. 커패시터 구조물(300)의 커패시터 패드(302)는 제2 도전성 연결 부재(330)에 의해 기판 패드(120)와 전기적으로 연결되고, 기판 패드(120)는 상기 배선에 의해 상기 제1 내지 제4 반도체 칩들 중 적어도 어느 하나에 전기적으로 연결된 기판 패드(120)에 연결될 수 있다.
예시적인 실시예들에 있어서, 커패시터 구조물(300)는 반도체 기판(310) 상에 복수 개의 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 각각은 전력 단자 패드와 그라운드 단자 패드로서의 커패시터 패드들(302)을 각각 구비할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)은 서로 전기적으로 분리 형성될 수 있다.
커패시터 구조물(300)의 평면적(상기 커패시터 구조물들의 개수), 상기 디커플링 커패시터들의 개수는 반도체 제조 공정 중에서 소잉 공정에 의해 결정될 수 있다. 상기 소잉 공정에 의해 개별적으로 분리된 커패시터 구조물(300)은 하나 또는 그 이상의 디커플링 커패시터들을 포함할 수 있다.
또한, 상기 디커플링 커패시터들 중에서 일부만이 패키지 기판(110)에 전기적으로 연결될 수 있다. 도 3에 도시된 바와 같이, 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 중에서 제1 및 제2 디커플링 커패시터들(320a, 320b)이 패키지 기판(110)의 기판 패드들(120)과 연결될 수 있다. 커패시터 구조물(300)의 커패시터 용량은 패키지 기판(110)의 기판 패드들(120)과 연결된 상기 디커플링 커패시터들의 개수에 의해 결정될 수 있다. 즉, 반도체 패키지(100)가 요구하는 커패시터 용량을 고려하여 패키지 기판(110)의 파워 넷에 연결되는 상기 디커플링 커패시터들을 선택할 수 있다.
예시적인 실시예들에 있어서, 디커플링 커패시터(320)는 반도체 기판(310) 상에 반도체 제조 공정에 의해 형성된 금속 산화막 반도체(MOS, metal oxide silicon)형 커패시터, 셀(cell)형 커패시터, 및 금속 배선(metal wiring)형 커패시터 중 적어도 어느 하나를 포함할 수 있다.
도 4에 도시된 바와 같이, 상기 금속 산화막 반도체형 커패시터는 반도체 기판 상에 적층된 실리콘 산화물로 이루어진 절연막 및 금속막을 포함하는 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 전공정(FEOL, front-end-of-line)을 수행하여 실리콘 웨이퍼 상에 금속 산화막 반도체(MOS) 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 금속 산화막 반도체(MOS)형 커패시터(320)를 포함할 수 있다.
상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 N형 반도체막(322) 및 P형 반도체막(326)을 순차적으로 형성할 수 있다. 이어서, N형 및 P형 반도체막들(322, 326)을 커버하는 절연막(312)을 형성할 수 있다. 절연막(312)은 실리콘 산화물을 포함할 수 있다. 이후, 절연막(312) 상에 N형 및 P형 반도체막들(322, 326)과 각각 전기적으로 연결되는 커패시터 패드들(302)을 형성할 수 있다.
따라서, 금속 산화막 반도체형 커패시터(320)는 반도체 기판(310)의 상부면에 순차적으로 형성된 하부 전극으로서의 N형 반도체막(322), 상부 전극으로서의 P형 반도체막(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
이와 다르게, 상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, N형 반도체막이 도핑된 반도체 기판의 상부면 상에 상기 N형 반도체층을 커버하는 절연막을 형성하고, 상기 절연막 상에 P형 폴리실리콘층을 형성할 수 있다. 이 경우에 있어서, 상기 금속 산화막 반도체형 커패시터는 하부 전극으로서의 상기 N형 반도체막 및 상부 전극으로서의 상기 P형 폴리실리콘층을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 셀형 커패시터는 반도체 기판 상에 메모리 셀의 셀 커패시터와 유사한 커패시터 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 전공정(FEOL, front-end-of-line)을 수행하여 실리콘 웨이퍼 상에 메모리 셀에 구비된 커패시터 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 셀형 커패시터(320)를 포함할 수 있다.
상기 셀형 커패시터의 제조 방법에 있어서, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 P형 반도체막(322) 및 P형 반도체막(322)을 커버하는 층간 절연막(312)을 형성할 수 있다. 이어서, 층간 절연막(312) 및 P형 반도체막(322)의 상부면에 관통홀을 형성한 후, 상기 관통홀 내에 유전막(324) 및 스토리지 노드(326)를 순차적으로 형성할 수 있다. 이어서, 층간 절연막(312) 상에 스토리지 노드(326)를 커버하는 상부 절연막(도시되지 않음)을 형성하고, 상기 상부 절연막 상에 P형 반도체막(322) 및 스토리지 노드(326)에 각각 전기적으로 연결되는 커패시터 패드들(도시되지 않음)을 형성할 수 있다.
따라서, 셀형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 P형 반도체막(322), 상부 전극으로서의 스토리지 노드(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
도 6에 도시된 바와 같이, 상기 금속 배선형 커패시터는 반도체 기판 상에 적층된 상부 배선층 구조를 가질 수 있다.
예를 들면, 반도체 제조 공정 중 후공정(BEOL, back-end-of-line)을 수행하여 실리콘 웨이퍼 상에 상부 배선층 구조를 갖는 디커플링 커패시터(320)를 형성한 후, 상기 실리콘 웨이퍼의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께(T)를 갖도록 할 수 있다. 이어서, 상기 실리콘 웨이퍼를 소잉 공정에 의해 절단하여 개별적인 커패시터 구조물(300)로 사용할 수 있다. 따라서, 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 금속 배선형 커패시터(320)를 포함할 수 있다.
상기 금속 배선형 커패시터의 제조 방법에 있어서, 반도체 기판(310)의 상부면 상에 상부 배선 공정을 수행하여 제1 배선(322), 유전막(324) 및 제2 배선(326)을 순차적으로 형성할 수 있다. 이어서, 제1 및 제2 배선들(322, 326)에 각각 전기적으로 연결되는 커패시터 패드들을 형성할 수 있다.
따라서, 금속 배선형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 제1 배선(322), 상부 전극으로서의 제2 배선(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(700)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(110)의 하부면(114) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(800)가 배치될 수 있다. 예를 들면, 외부 연결 부재(800)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 디커플링 커패시터(320)를 갖는 커패시터 구조물(300) 및 커패시터 구조물(300) 상에 지지되는 복수 개의 반도체 칩들(600)을 포함할 수 있다. 커패시터 구조물(300)은 반도체 제조 공정에 의해 형성되므로, 커패시터 구조물(300)은 반도체 패키지(100) 내에 실장되는 반도체 칩들의 크기와 두께를 고려하여 원하는 평면적과 두께를 제공할 수 있다. 또한, 커패시터 구조물(300)은 복수 개의 디커플링 커패시터들(320)을 포함할 수 있고, 기 설정된 크기 내에서 반도체 패키지(100)가 요구하는 커패시터 용량을 제공할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 7을 참조하면, 먼저, 반도체 기판 상에 반도체 제조 공정을 수행하여 복수 개의 칩 커패시터들(30)을 형성한 후, 소잉 공정에 의해 웨이퍼(W)를 절단하여 개별적인 커패시터 구조물(300)을 제공할 수 있다.
예시적인 실시예들에 있어서, 실리콘 웨이퍼(W) 상에 반도체 제조 공정을 수행하여 칩 커패시터들(30)을 형성한 후, 실리콘 웨이퍼(W)의 후면을 연마 공정에 의해 제거하여, 상기 웨이퍼가 원하는 두께를 갖도록 할 수 있다. 예를 들면, 상기 웨이퍼는 약 10㎛ 내지 약 800㎛의 두께를 갖도록 연마될 수 있다. 이어서, 소잉 공정에 의해 웨이퍼(W)를 절단하여 개별적인 커패시터 구조물(300)을 제공할 수 있다.
예를 들면, 칩 커패시터(30)는 금속 산화막 반도체(MOS, metal oxide silicon)형 커패시터, 셀(cell)형 커패시터, 및 금속 배선(metal wiring)형 커패시터 중 적어도 어느 하나를 포함할 수 있다.
상기 금속 산화막 반도체형 커패시터의 제조 방법에 있어서, 도 4에 도시된 바와 같이, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 N형 반도체막(322) 및 P형 반도체막(326)을 순차적으로 형성할 수 있다. 이어서, N형 및 P형 반도체막들(322, 326)을 커버하는 절연막(312)을 형성할 수 있다. 절연막(312)은 실리콘 산화물을 포함할 수 있다. 이후, 절연막(312) 상에 N형 및 P형 반도체막들(322, 326)과 각각 전기적으로 연결되는 커패시터 패드들(302)을 형성할 수 있다.
따라서, 금속 산화막 반도체형 커패시터(320)는 반도체 기판(310)의 상부면에 순차적으로 형성된 하부 전극으로서의 N형 반도체막(322), 상부 전극으로서의 P형 반도체막(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
상기 셀형 커패시터의 제조 방법에 있어서, 도 5에 도시된 바와 같이, 먼저, 반도체 기판(310)의 상부면 상에 이온 주입 공정에 의해 P형 반도체막(322) 및 P형 반도체막(322)을 커버하는 층간 절연막(312)을 형성할 수 있다. 이어서, 층간 절연막(312) 및 P형 반도체막(322)의 상부면에 관통홀을 형성한 후, 상기 관통홀 내에 유전막(324) 및 스토리지 노드(326)를 순차적으로 형성할 수 있다. 이어서, 층간 절연막(312) 상에 스토리지 노드(326)를 커버하는 상부 절연막(도시되지 않음)을 형성하고, 상기 상부 절연막 상에 P형 반도체막(322) 및 스토리지 노드(326)에 각각 전기적으로 연결되는 커패시터 패드들(도시되지 않음)을 형성할 수 있다.
따라서, 셀형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 P형 반도체막(322), 상부 전극으로서의 스토리지 노드(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
상기 금속 배선형 커패시터의 제조 방법에 있어서, 도 6에 도시된 바와 같이, 반도체 기판(310)의 상부면 상에 상부 배선 공정을 수행하여 제1 배선(322), 유전막(324) 및 제2 배선(326)을 순차적으로 형성할 수 있다. 이어서, 제1 및 제2 배선들(322, 326)에 각각 전기적으로 연결되는 커패시터 패드들을 형성할 수 있다.
따라서, 금속 배선형 커패시터(320)는 반도체 기판(310)의 상부면에 형성된 하부 전극으로서의 제1 배선(322), 상부 전극으로서의 제2 배선(326) 및 이들 사이의 유전막(324)을 포함할 수 있다.
예시적인 실시예들에 있어서, 칩 커패시터(30)는 하나 또는 복수 개의 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 커패시터들(320a, 320b, 320c, 320d)은 서로 동일한 정전용량을 가질 수 있다. 웨이퍼(W)를 소잉 공정에 의해 절단할 때, 개별적으로 분리된 하나 또는 복수 개의 칩 커패시터들(30)을 갖도록 할 수 있다.
예를 들면, 하나의 칩 커패시터(30)를 갖도록 웨이퍼(W)를 절단할 때, 개별적으로 분리된 커패시터 구조물은 4개의 커패시터들을 포함하고 제1 평면적을 가질 수 있다. 두 개의 칩 커패시터들(30)을 갖도록 웨이퍼(W)를 절단할 때, 개별적으로 분리된 커패시터 구조물은 8개의 커패시터들을 포함하고 제2 평면적을 가질 수 있다. 이 경우에 있어서, 상기 제2 평면적은 상기 제1 평면적의 2배일 수 있다.
따라서, 상기 연마 공정과 상기 소잉 공정에 의해, 개별적으로 분리된 상기 커패시터 구조물의 두께 및 평면적이 결정될 수 있다.
도 8을 참조하면, 반도체 기판(10) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)을 적층시킬 수 있다.
접착 부재(240)를 이용하여 반도체 기판(10)의 상부면(112) 상에 제1 반도체 칩(200)을 부착할 수 있다. 접착 부재(340)를 이용하여 반도체 기판(10)의 상부면(112) 상에 제1 반도체 칩(200)과 이격되도록 부착시킬 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들 및 커패시터 구조물(300)의 커패시터 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제1 반도체 칩(200)의 상기 칩 패드들은 제1 도전성 연결 부재들(230)에 의해 기판 패드들(120)에 연결될 수 있다. 커패시터 구조물(300)의 상기 커패시터 패드들은 제2 도전성 연결 부재들(330)에 의해 기판 패드들(120)에 연결될 수 있다.
도 8을 참조하면, 반도체 기판(10) 상에 제1 반도체 칩(200) 및 커패시터 구조물(300)과 이격되도록 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)을 적층시킬 수 있다.
접착 부재들을 이용하여 반도체 기판(10)의 상부면(112) 상에 복수 개의 제2 반도체 칩들(400) 및 복수 개의 제3 반도체 칩들(500)을 부착할 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제2 반도체 칩들(400)의 칩 패드들 및 제3 반도체 칩들(500)의 칩 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제2 반도체 칩들(400)의 상기 칩 패드들은 제3 도전성 연결 부재들(430)에 의해 기판 패드들(120)에 연결될 수 있다. 제3 반도체 칩들(500)의 상기 칩 패드들은 제4 도전성 연결 부재들(530)에 의해 기판 패드들(120)에 연결될 수 있다.
도 10을 참조하면, 복수 개의 제4 반도체 칩들(600)을 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400) 및 제3 반도체 칩들(500) 상에 적층할 수 있다.
접착 부재들(640a, 640b, 640c, 640d)을 이용하여 커패시터 구조물(300) 상에 제4 반도체 칩들(600a, 600b, 600c, 600d)을 부착할 수 있다. 따라서, 제4 반도체 칩들(600a, 600b, 600c, 600d)은 패키지 기판(110) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 상기 제4 반도체 칩들은 순차적 또는 지그재그 방향으로 오프셋 정렬될 수 있다. 상기 제4 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 부재의 평면적보다 더 클 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제4 반도체 칩들(600a, 600b, 600c, 600d)의 칩 패드들을 반도체 기판(10)의 상부면(112) 상의 기판 패드들(120)에 연결시킬 수 있다. 제4 반도체 칩들(600a, 600b, 600c, 600d)의 상기 칩 패드들은 제5 도전성 연결 부재들(460)에 의해 기판 패드들(120)에 연결될 수 있다.
도 11을 참조하면, 패키지 기판(10) 상에 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 커버하는 몰딩 부재(700)을 형성할 수 있다. 이어서, 패키지 기판(10)의 하부면(114) 상의 외부 접속 패드들(130) 상에 외부 접속 부재들(800)을 형성한 후, 소잉 공정에 의해 기판(10)을 절단하여 개별적인 반도체 패키지를 제공할 수 있다.
예를 들면, 몰딩 공정에 의해 기판(10) 상에 몰딩 부재를 성형함으로써, 제1 반도체 칩(200), 커패시터 구조물(300), 제2 반도체 칩들(400), 제3 반도체 칩들(500) 및 제4 반도체 칩들(600)을 커버하는 몰딩 부재(800)을 형성할 수 있다. 몰딩 부재(800)는 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 13은 도 12의 반도체 패키지의 패키지 기판을 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물의 디커플링 커패시터들의 연결 관계를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12 및 도 13을 참조하면, 커패시터 구조물(300)은 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)의 커패시터 패드들(302)은 본딩 와이어들에 의해 패키지 기판(110)의 기판 패드들(120)과 전기적으로 연결될 수 있다.
구체적으로, 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제4 반도체 칩(600)과 전기적으로 연결될 수 있다. 따라서, 제1 디커플링 커패시터(320a)는 제4 반도체 칩(600)을 위한 디커플링 기능을 제공할 수 있다.
제2 디커플링 커패시터(320b)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 따라서, 제2 디커플링 커패시터(320b)는 제1 반도체 칩(200)을 위한 디커플링 기능을 제공할 수 있다.
제3 디커플링 커패시터(320c)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제3 반도체 칩(500)과 전기적으로 연결될 수 있다. 따라서, 제3 디커플링 커패시터(320c)는 제3 반도체 칩(500)을 위한 디커플링 기능을 제공할 수 있다.
제4 디커플링 커패시터(320d)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제2 반도체 칩(400)과 전기적으로 연결될 수 있다. 따라서, 제4 디커플링 커패시터(320d)는 제2 반도체 칩(400)을 위한 디커플링 기능을 제공할 수 있다.
커패시터 구조물(300)은 복수 개의 디커플링 커패시터들을 구비함으로써, 제한된 면적 내에서 복수 개의 반도체 칩들 각각에 대하여 디커플링 기능을 제공할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지의 커패시터 구조물을 나타내는 평면도이다. 도 15는 도 14의 반도체 패키지의 패키지 기판을 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물의 디커플링 커패시터들의 연결 관계를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14 및 도 15를 참조하면, 커패시터 구조물(300)은 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d)을 포함할 수 있다. 제1 내지 제4 디커플링 커패시터들(320a, 320b, 320c, 320d) 중에서 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 본딩 와이어들에 의해 패키지 기판(110)의 기판 패드들(120)과 전기적으로 연결될 수 있다.
구체적으로, 제1 디커플링 커패시터(320a)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120) 및 배선들(160, 162)을 통해 제4 반도체 칩(600)과 전기적으로 연결될 수 있다. 따라서, 제1 디커플링 커패시터(320a)는 제4 반도체 칩(600)을 위한 디커플링 기능을 제공할 수 있다.
나머지 제2 내지 제4 디커플링 커패시터들(320b, 320c, 320d)의 커패시터 패드들(302)은 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결되지 않을 수 있다.
따라서, 커패시터 구조물(300)은 상부의 반도체 칩들을 지지하기 위한 넓은 지지 면적을 제공하면서, 반도체 패키지 내의 복수 개의 반도체 칩들 중 원하는 특정의 반도체 칩만을 위한 디커플링 기능을 제공할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 커패시터 구조물을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 커패시터 구조물(300)은 도 1의 커패시터 구조물보다 2배의 평면적을 가질 수 있다. 커패시터 구조물(300)는 8개의 디커플링 커패시터들을 가질 수 있다. 커패시터 구조물(300)은 웨이퍼의 소잉 공정에 의해 두 개의 칩 커패시터들을 가지도록 절단함으로써 형성될 수 있다. 커패시터 구조물(300)의 평면적은 상기 소잉 공정에 의해 결정될 수 있다. 2배 넓은 면적은 갖는 커패시터 구조물(300)은 더 큰 면적의 반도체 칩을 지지하는 데 사용될 수 있다.
이에 따라, 커패시터 구조물(300)의 평면적을 조정함으로써, 더 넓은 지지 면적을 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 18은 도 17의 반도체 패키지의 패키지 기판 상의 커패시터 구조물 및 제1 반도체 칩을 나타내는 단면도이다. 도 19는 도 18의 커패시터 구조물을 나타내는 평면도이다. 상기 반도체 패키지는 복수 개의 커패시터 구조물들을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17 내지 도 19를 참조하면, 반도체 패키지(101)는 패키지 기판(110), 제1 반도체 칩(200), 제1 및 제2 커패시터 구조물들(300a, 300b), 복수 개의 제2 반도체 칩들(400), 및 밀봉 부재(700)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110) 상에 탑재될 수 있다. 제1 반도체 칩(200)은 접착 부재(240)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
제1 및 제2 커패시터 구조물들(300a, 300b)은 패키지 기판(110)의 상부면(112) 상에 순차적으로 적층될 수 있다. 제1 커패시터 구조물(300a)은 접착 부재(340)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착되고, 제2 커패시터 구조물(300b)은 접착 부재(340)를 이용하여 제1 커패시터 구조물(300a) 상에 접착될 수 있다.
제1 커패시터 구조물(300a)은 제1 반도체 기판(310a) 및 제1 반도체 기판(310)의 상부면에 형성된 제1 커패시터(320a)를 포함할 수 있다. 제2 커패시터 구조물(300b)은 제2 반도체 기판(310b) 및 제2 반도체 기판(310b)의 상부면에 형성된 제2 커패시터(320b)를 포함할 수 있다. 예를 들면, 제1 및 제2 커패시터 구조물들(300a, 300b)은 웨이퍼의 소잉 공정에 의해 개별적으로 분리된 서로 동일한 구조물들일 수 있다.
제1 커패시터 구조물(300a)의 두께(T1)는 제2 커패시터 구조물(300b)의 두께(T2)와 서로 동일하거나 다를 수 있다. 적층된 제1 및 제2 커패시터 구조물들(300a, 300b)의 높이(H1)는 제1 반도체 칩(200)의 높이(H2)와 동일하거나 다를 수 있다. 따라서, 복수 개의 커패시터 구조물들(300a, 300b)이 적층되어 원하는 높이를 갖는 지지 부재로서의 역할을 제공할 수 있다.
제1 커패시터 구조물(300a)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제1 커패시터 구조물(300a)의 제1 커패시터(320a)의 커패시터 패드들(302)은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결될 수 있다. 제2 커패시터 구조물(300b)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제2 커패시터 구조물(300b)의 제2 커패시터(320b)의 커패시터 패드들(302)은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결할 수 있다.
복수 개의 제2 반도체 칩들(400)은 제1 반도체 칩(200) 및 제1 및 제2 커패시터 구조물들(300a, 300b) 상에 적층될 수 있다. 제2 반도체 칩들(400)은 패키지 기판(110) 상에서 제1 및 제2 커패시터 구조물들(300a, 300b)에 의해 지지되어 탑재될 수 있다. 제2 반도체 칩들(400a, 400b, 400c, 400d)은 접착 부재들(440a, 440b, 440c, 440d)를 이용하여 커패시터 구조물(300) 상에 부착될 수 있다.
제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제3 도전성 연결 부재(430)는 제2 반도체 칩(400)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
밀봉 부재(500)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩(200) 및 제1 및 제2 커패시터 구조물들(300a, 300b) 및 제2 반도체 칩들(400)을 외부로부터 보호할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 커패시터 구조물의 위치를 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 패키지(102)는 패키지 기판(110), 복수 개의 제1 반도체 칩들(200), 커패시터 구조물(300), 제2 반도체 칩(400), 복수 개의 제3 반도체 칩들(500) 및 밀봉 부재(600)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제1 반도체 칩들(200)은 제1 패키지 기판(110)의 상부면(112) 상에 적층될 수 있다. 제1 반도체 칩들(200a, 200b, 200c)은 접착 부재들을 이용하여 패키지 기판(110) 상에 부착될 수 있다. 제1 반도체 칩(200)는 제1 도전성 연결 부재들(230)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(230)는 제1 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
커패시터 구조물(300)은 복수 개의 제1 반도체 칩들(200) 중 최상층 반도체 칩(200c) 상에 적층될 수 있다. 커패시터 구조물(300)은 접착 부재(340)를 이용하여 최상층 반도체 칩(200c) 상에 부착될 수 있다. 커패시터 구조물(300)은 반도체 기판(310) 및 반도체 기판(310)의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 포함할 수 있다.
커패시터 구조물(300)은 제2 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 커패시터 구조물(300)의 커패시터 패드들은 제2 도전성 연결 부재(330)에 의해 패키지 기판(110)의 기판 패드들(120)에 전기적으로 연결될 수 있다.
제2 반도체 칩(400)은 복수 개의 제1 반도체 칩들(200) 중 최상층 반도체 칩(200c) 상에 커패시터 구조물(300)과 이격되어 적층될 수 있다. 제2 반도체 칩(400)은 접착 부재(440)를 이용하여 패키지 기판(110)의 상부면(112) 상에 부착될 수 있다. 제2 반도체 칩(400)는 제3 도전성 연결 부재들(430)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 제3 도전성 연결 부재(430)는 제2 반도체 칩(200)의 칩 패드를 패키지 기판(110)의 기판 패드(120)에 전기적으로 연결할 수 있다.
커패시터 구조물(300)의 두께는 제2 반도체 칩(400)의 두께와 실질적으로 동일하도록 결정될 수 있다. 따라서, 제2 반도체 칩(400)의 상부면과 커패시터 구조물(300)의 상부면은 동일 평면 상에 있을 수 있다.
복수 개의 제3 반도체 칩들(500)은 커패시터 구조물(300) 및 제2 반도체 칩(400) 상에 적층될 수 있다. 제3 반도체 칩들(500)은 최상층 반도체 칩(200c) 상에서 커패시터 구조물(300)에 의해 지지되어 탑재될 수 있다. 제3 반도체 칩들(500a, 500b, 500c)은 접착 부재들을 이용하여 커패시터 구조물(300) 상에 부착될 수 있다.
밀봉 부재(600)는 패키지 기판(110) 상에 형성되어 제1 반도체 칩들(200), 커패시터 구조물(300), 제2 반도체 칩(400) 및 제3 반도체 칩들(500)을 외부로부터 보호할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 110: 패키지 기판
30: 칩 커패시터
100, 101, 102: 반도체 패키지 120: 기판 패드
130: 외부 접속 패드 140, 150: 절연막
160, 162: 배선 200, 400, 500, 600: 반도체 칩
202, 402, 502, 602: 칩 패드
230, 330, 430, 530, 630: 도전성 연결 부재
240, 340, 440, 540, 640: 접착 부재
300, 300a, 300b: 커패시터 구조물 302: 커패시터 패드
310, 310a, 310b: 반도체 기판 320, 320a, 320b: 커패시터
500, 600, 700: 밀봉 부재
100, 101, 102: 반도체 패키지 120: 기판 패드
130: 외부 접속 패드 140, 150: 절연막
160, 162: 배선 200, 400, 500, 600: 반도체 칩
202, 402, 502, 602: 칩 패드
230, 330, 430, 530, 630: 도전성 연결 부재
240, 340, 440, 540, 640: 접착 부재
300, 300a, 300b: 커패시터 구조물 302: 커패시터 패드
310, 310a, 310b: 반도체 기판 320, 320a, 320b: 커패시터
500, 600, 700: 밀봉 부재
Claims (10)
- 상부면 및 하부면을 가지고, 상기 상부면에 복수 개의 기판 패드들이 형성된 패키지 기판;
상기 패키지 기판의 상부면 상에 배치되고, 반도체 기판 및 상기 반도체 기판의 상부면에 형성된 적어도 하나의 디커플링 커패시터를 구비하는 커패시터 구조물;
상기 커패시터 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제1 반도체 칩들;
상기 제1 반도체 칩들의 칩 패드들을 상기 기판 패드에 전기적으로 연결시키는 제1 도전성 연결 부재들; 및
상기 디커플링 커패시터의 커패시터 패드를 상기 기판 패드에 전기적으로 연결시키는 제2 도전성 연결 부재를 포함하는 반도체 패키지. - 제 1 항에 있어서, 상기 디커플링 커패시터는 상기 반도체 기판 상에 반도체 제조 공정에 의해 형성된 금속 산화막 반도체형 커패시터, 셀형 커패시터 및 금속 배선형 커패시터 중 적어도 어느 하나를 포함하는 반도체 패키지.
- 제 1 항에 있어서, 상기 디커플링 커패시터는 복수 개가 상기 반도체 기판 상에서 서로 분리 형성되고, 상기 디커플링 커패시터들 각각은 상기 커패시터 패드를 구비하는 반도체 패키지.
- 제 3 항에 있어서, 상기 복수 개의 디커플링 커패시터들 중 일부만이 상기 패키지 기판에 전기적으로 연결되는 반도체 패키지.
- 제 1 항에 있어서, 상기 커패시터 구조물은 10㎛ 내지 800㎛의 높이를 갖는 반도체 패키지.
- 제 1 항에 있어서, 상기 커패시터 패드는 상기 커패시터 구조물의 상부면에 구비되는 반도체 패키지.
- 제 1 항에 있어서, 상기 제1 및 제2 도전성 연결 부재들은 본딩 와이어를 포함하는 반도체 패키지.
- 제 1 항에 있어서, 상기 패키지 기판의 상부면 상에서 상기 커패시터 구조물과 이격 배치되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
- 제 8 항에 있어서, 상기 제2 반도체 칩의 칩 두께는 상기 커패시터 구조물의 두께와 동일한 반도체 패키지.
- 제 1 항에 있어서, 상기 커패시터 구조물은 복수 개가 서로 적층되는 반도체 패키지.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160146471A KR102592640B1 (ko) | 2016-11-04 | 2016-11-04 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
US15/787,434 US10381334B2 (en) | 2016-11-04 | 2017-10-18 | Semiconductor package and method of manufacturing the semiconductor package |
CN201711075004.6A CN108022916B (zh) | 2016-11-04 | 2017-11-03 | 半导体封装和制造半导体封装的方法 |
US16/506,309 US10971486B2 (en) | 2016-11-04 | 2019-07-09 | Semiconductor package and method of manufacturing the semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160146471A KR102592640B1 (ko) | 2016-11-04 | 2016-11-04 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180049936A true KR20180049936A (ko) | 2018-05-14 |
KR102592640B1 KR102592640B1 (ko) | 2023-10-23 |
Family
ID=62064746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020160146471A KR102592640B1 (ko) | 2016-11-04 | 2016-11-04 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US10381334B2 (ko) |
KR (1) | KR102592640B1 (ko) |
CN (1) | CN108022916B (ko) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102592640B1 (ko) * | 2016-11-04 | 2023-10-23 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
JP2020043258A (ja) * | 2018-09-12 | 2020-03-19 | キオクシア株式会社 | 半導体メモリおよびその製造方法 |
US20200168534A1 (en) * | 2018-11-28 | 2020-05-28 | Texas Instruments Incorporated | Multi-chip module including standalone capacitors |
US11069605B2 (en) * | 2019-04-30 | 2021-07-20 | Advanced Semiconductor Engineering, Inc. | Wiring structure having low and high density stacked structures |
KR102683202B1 (ko) * | 2019-07-08 | 2024-07-10 | 에스케이하이닉스 주식회사 | 적층 반도체 칩을 포함하는 반도체 패키지 |
TWI766192B (zh) * | 2019-10-07 | 2022-06-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
KR20210128115A (ko) * | 2020-04-16 | 2021-10-26 | 에스케이하이닉스 주식회사 | 디커플링 캐패시터를 포함하는 반도체 패키지 |
US11335671B2 (en) * | 2020-05-28 | 2022-05-17 | Sandisk Technologies Llc | Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same |
US11309301B2 (en) | 2020-05-28 | 2022-04-19 | Sandisk Technologies Llc | Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same |
US20210391245A1 (en) * | 2020-06-11 | 2021-12-16 | Nanya Technology Corporation | Semiconductor package device |
US11538793B2 (en) * | 2020-10-27 | 2022-12-27 | Mediatek Singapore Pte. Ltd. | Semiconductor structure |
US11942460B2 (en) * | 2020-12-29 | 2024-03-26 | Micron Technology, Inc. | Systems and methods for reducing the size of a semiconductor assembly |
CN117153843A (zh) * | 2022-05-19 | 2023-12-01 | 华为技术有限公司 | 一种芯片组件、其制作方法、芯片及电子设备 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130024567A (ko) * | 2011-08-31 | 2013-03-08 | 삼성전자주식회사 | 지지대를 갖는 반도체 패키지 및 그 형성 방법 |
KR20130024566A (ko) * | 2011-08-31 | 2013-03-08 | 삼성전자주식회사 | 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법 |
KR20130026800A (ko) * | 2011-09-06 | 2013-03-14 | 삼성전자주식회사 | 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982018A (en) | 1997-05-23 | 1999-11-09 | Micron Technology, Inc. | Thin film capacitor coupons for memory modules and multi-chip modules |
US5977640A (en) * | 1998-06-26 | 1999-11-02 | International Business Machines Corporation | Highly integrated chip-on-chip packaging |
KR100621547B1 (ko) | 2004-01-13 | 2006-09-14 | 삼성전자주식회사 | 멀티칩 패키지 |
TWI226119B (en) | 2004-03-11 | 2005-01-01 | Advanced Semiconductor Eng | Semiconductor package |
KR100592787B1 (ko) | 2004-11-09 | 2006-06-26 | 삼성전자주식회사 | 링 형태의 실리콘 디커플링 커패시터를 가지는 집적회로칩 패키지 |
JP2006156797A (ja) | 2004-11-30 | 2006-06-15 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP2006253576A (ja) | 2005-03-14 | 2006-09-21 | Taiyo Yuden Co Ltd | 半導体装置およびその製造方法 |
KR100665217B1 (ko) | 2005-07-05 | 2007-01-09 | 삼성전기주식회사 | 반도체 멀티칩 패키지 |
KR20090021605A (ko) * | 2007-08-27 | 2009-03-04 | 삼성전기주식회사 | 반도체 메모리 패키지 |
JP2009164160A (ja) | 2007-12-28 | 2009-07-23 | Panasonic Corp | 半導体デバイス積層体および実装方法 |
JP5423399B2 (ja) * | 2008-01-09 | 2014-02-19 | 日本電気株式会社 | コンデンサ内蔵装置の製造方法及びコンデンサ内蔵パッケージの製造方法 |
US8395902B2 (en) * | 2008-05-21 | 2013-03-12 | International Business Machines Corporation | Modular chip stack and packaging technology with voltage segmentation, regulation, integrated decoupling capacitance and cooling structure and process |
TWI400731B (zh) * | 2008-08-29 | 2013-07-01 | Ind Tech Res Inst | 電容元件及其製造方法 |
KR101024241B1 (ko) * | 2008-12-26 | 2011-03-29 | 주식회사 하이닉스반도체 | 반도체 장치 및 그를 포함하는 반도체 패키지 |
US8183678B2 (en) * | 2009-08-04 | 2012-05-22 | Amkor Technology Korea, Inc. | Semiconductor device having an interposer |
KR20110041313A (ko) | 2009-10-15 | 2011-04-21 | 에스티에스반도체통신 주식회사 | 적층형 고상 드라이브 및 그 제조 방법 |
US8565711B2 (en) * | 2010-06-03 | 2013-10-22 | Broadcom Corporation | SAW-less receiver including an IF frequency translated BPF |
KR20120088013A (ko) * | 2010-09-20 | 2012-08-08 | 삼성전자주식회사 | 디커플링 반도체 커패시터를 포함하는 반도체 패키지 |
US8304881B1 (en) | 2011-04-21 | 2012-11-06 | Tessera, Inc. | Flip-chip, face-up and face-down wirebond combination package |
KR101191075B1 (ko) | 2011-06-15 | 2012-10-16 | (주)에프씨아이 | 에스아이피 구현을 위한 패키지 및 그 제조방법 |
US9391010B2 (en) * | 2012-04-02 | 2016-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power line filter for multidimensional integrated circuits |
US9190396B2 (en) | 2012-04-10 | 2015-11-17 | Nvidia Corporation | Low-impedance power delivery for a packaged die |
WO2014107848A1 (en) | 2013-01-09 | 2014-07-17 | Sandisk Semiconductor (Shanghai) Co., Ltd. | Semiconductor device including independent film layer for embedding and/or spacing semiconductor die |
KR102210332B1 (ko) | 2014-09-05 | 2021-02-01 | 삼성전자주식회사 | 반도체 패키지 |
US9595513B2 (en) * | 2014-12-01 | 2017-03-14 | Micron Technology, Inc. | Proximity coupling of interconnect packaging systems and methods |
KR102592640B1 (ko) * | 2016-11-04 | 2023-10-23 | 삼성전자주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
-
2016
- 2016-11-04 KR KR1020160146471A patent/KR102592640B1/ko active IP Right Grant
-
2017
- 2017-10-18 US US15/787,434 patent/US10381334B2/en active Active
- 2017-11-03 CN CN201711075004.6A patent/CN108022916B/zh active Active
-
2019
- 2019-07-09 US US16/506,309 patent/US10971486B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130024567A (ko) * | 2011-08-31 | 2013-03-08 | 삼성전자주식회사 | 지지대를 갖는 반도체 패키지 및 그 형성 방법 |
KR20130024566A (ko) * | 2011-08-31 | 2013-03-08 | 삼성전자주식회사 | 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법 |
KR20130026800A (ko) * | 2011-09-06 | 2013-03-14 | 삼성전자주식회사 | 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지 |
Also Published As
Publication number | Publication date |
---|---|
US20190333908A1 (en) | 2019-10-31 |
US20180130781A1 (en) | 2018-05-10 |
CN108022916A (zh) | 2018-05-11 |
KR102592640B1 (ko) | 2023-10-23 |
US10971486B2 (en) | 2021-04-06 |
CN108022916B (zh) | 2022-11-08 |
US10381334B2 (en) | 2019-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102592640B1 (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
US7964948B2 (en) | Chip stack, chip stack package, and method of forming chip stack and chip stack package | |
US8742593B2 (en) | Electrical connection for multichip modules | |
US7119427B2 (en) | Stacked BGA packages | |
US10784244B2 (en) | Semiconductor package including multiple semiconductor chips and method of manufacturing the semiconductor package | |
US7750459B2 (en) | Integrated module for data processing system | |
KR101024241B1 (ko) | 반도체 장치 및 그를 포함하는 반도체 패키지 | |
US20130320560A1 (en) | Distributed on-chip decoupling apparatus and method using package interconnect | |
CN112701100A (zh) | 晶片至晶圆结合结构以及使用其的半导体封装件 | |
TWI695457B (zh) | 具有探針後可組態度之半導體裝置 | |
TW200402856A (en) | Semiconductor device | |
US10403572B2 (en) | Semiconductor device and semiconductor package including the same | |
US20120164788A1 (en) | Method of manufacturing semiconductor device including plural semiconductor chips stacked together | |
US20240203960A1 (en) | Semiconductor package | |
US20110309358A1 (en) | Semiconductor chip with fine pitch leads for normal testing of same | |
KR20140028209A (ko) | 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법 | |
US11621250B2 (en) | Semiconductor packages | |
US20230230902A1 (en) | Semiconductor package structure and manufacturing method thereof | |
TW202308071A (zh) | 半導體封裝 | |
US9721928B1 (en) | Integrated circuit package having two substrates | |
KR20140082305A (ko) | 인터포저를 이용한 적층형 반도체 패키지 | |
CN111244054A (zh) | 半导体器件及其制备方法、封装件及其制备方法 | |
TWI794021B (zh) | 半導體封裝及其製造方法 | |
US20240071996A1 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
KR20060074091A (ko) | 칩 스택 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |