KR101024241B1 - 반도체 장치 및 그를 포함하는 반도체 패키지 - Google Patents

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Abstract

적은 면적을 이용하여 전원접지망 잡음을 제거할 수 있는 반도체 장치에 관한 기술이 개시된다. 이러한 기술에 따르면 일단이 전원전압과 연결되고 타단이 접지전압과 전기적으로 연결된 적어도 하나 이상의 디커플링 커패시터를 포함하는 제1반도체 칩; 및 상기 제1반도체 칩과 전기적으로 연결된 제2반도체 칩을 포함하는 반도체 장치를 포함한다.
커패시터, 패드, 비아

Description

반도체 장치 및 그를 포함하는 반도체 패키지{SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 장치 및 그를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 디커플링 커패시터를 포함하는 반도체 장치 및 그를 포함하는 반도체 패키지에 관한 것이다.
반도체 장치의 급격한 전류소모 및 반도체 장치에서 처리되는 다수의 신호의 동시 스위칭 등으로 인해, 반도체 장치에 전력접지망 잡음이 발생할 수 있다. 반도체 장치의 집적도 및 동작속도가 증가할수록 전력접지망 잡음의 발생량이 증가한다. 전력접지망 잡음을 제거하기 위해 일반적으로 디커플링 커패시터가 사용된다. 디커플링 커패시터는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되어 전력의 저장탱크의 역할을 함으로써 전력접지망 잡음을 제거하고 반도체 장치로 안정적인 전력을 공급시킨다.
도 1은 종래의 반도체 장치(100)에서 내부회로(101)와 디커플링 커패시터의 배치를 나타내는 도면이다.
도 1에 도시된 바와 같이, 종래의 반도체 장치(100)에서 내부회로(101)가 배치되지 않는 A영역(103)에 디커플링 커패시터가 배치된다. 내부회로(101)는 반도체 장치(100)로 입력되는 신호를 처리하기 위한 회로로서, 예를 들어 데이터를 저장하기 위한 회로일 수 있다.
일반적으로 MOS(Metal Oxide Semiconductor) 구조로 이루어지는 디커플링 커패시터의 커패시턴스(capacitance)는 매우 작기 때문에 전력접지망 잡음의 발생량을 최소화하기 위해 A영역(103)에는 다수의 디커플링 커패시터가 배치됨으로써 충분한 커패시턴스가 확보된다.
한편, 상기된 바와 같이 반도체 장치(100)의 동작속도가 증가할수록 전력접지망 잡음의 발생량은 증가하고 따라서 전력접지망 잡음의 발생량을 최소화하기 위해 A영역(103)에는 보다 많은 디커플링 커패시터가 배치될 필요가 있다. 따라서 A영역(103)에 보다 많은 디커플링 커패시터의 배치를 위한 공간이 점점 더 증가될 필요가 있으며 디커플링 커패시터를 위해 증가되는 공간은 반도체 장치의 면적을 증가시키게 되는 문제가 있다.
또한 디커플링 커패시터는 내부회로(101)가 배치되지 않는 A영역(103)에 배치되어야 하므로 디커플링 커패시터를 배치하는데 있어서 공간적 제약이 발생하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 면적 증가 없이도 디커플링 커패시터의 커패시턴스를 많이 확보함으로써 전력접지망 잡음을 효과적으로 제거할 수 있는 반도체 장치 및 그를 포함하는 반도체 패키지를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 일단이 전원전압과 연결되고 타단이 접지전압과 전기적으로 연결된 적어도 하나 이상의 디커플링 커패시터를 포함하는 제1반도체 칩; 및 상기 제1반도체 칩과 전기적으로 연결된 제2반도체 칩을 포함하는 반도체 장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 배선기판; 일단이 전원전압과 연결되고 타단이 접지전압과 전기적으로 연결된 적어도 하나 이상의 디커플링 커패시터를 포함하는 제1반도체 칩; 및 상기 제1반도체 칩 및 상기 배선기판과 전기적으로 연결된 제2반도체 칩을 포함하는 반도체 패키지를 제공한다.
본 발명에 따르면, 별도의 반도체 칩에 형성되는 디커플링 커패시터를 제공함으로써 면적 증가 없이도 디커플링 커패시터의 커패시턴스를 많이 확보하여 전력 접지망 잡음을 효과적으로 제거할 수 있다.
또한 본 발명에 따르면, 별도의 반도체 칩에 형성되는 디커플링 커패시터를 제공함으로써 미세 공정없이 용이하게 디커플링 커패시터를 확보하여 잡음으로 효과적으로 제거할 수 있다.
그리고 본 발명에 따르면, 별도의 반도체 칩에 형성되는 디커플링 커패시터를 제공함으로서 공간적 제약없이 디커플링 커패시터를 확보하여 전력접지망 잡음을 효과적으로 제거할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)를 설명하기 위한 도면이다.
도 2에 도시된 바와 같이 본 발명에 따른 반도체 장치(200)는 제1 및 제2반도체 칩(201, 203)을 포함한다.
제1반도체 칩(201)은 적어도 하나 이상의 커패시터를 포함한다. 제2반도체 칩(203)은 입력되는 신호를 처리하기 위한 내부회로를 포함한다. 제1반도체 칩(201)의 커패시터는 전력접지망 잡음을 제거하기위한 디커플링 커패시터일 수 있 다.
도 1에 도시된 종래의 반도체 장치(100)와 달리, 본 발명에 따른 반도체 장치(200)는 상기 디커플링 커패시터를 제2반도체 칩(203)에 상기 내부회로와 함깨 배치하지 않고, 별도의 제1반도체 칩(201)에 배치한다. 그리고 본 발명에 따른 반도체 장치(200)는 제1반도체 칩(201)과 제2반도체 칩(203)을 전기적으로 연결한다. 제1반도체 칩(201)과 제2반도체 칩(203)은 TSV(Through Silicon Via, 관통 실리콘 비아) 공정으로 전기적으로 연결될 수 있다. 제1반도체 칩(201)과 제2반도체 칩(203)의 구체적인 연결 구성은 도 3에서 후술된다.
따라서 제2반도체 칩(203)이 상기 디커플링 커패시터를 포함하지 않으므로 상기 디커플링 커패시터의 면적만큼 제2반도체 칩(203)의 면적이 감소될 수 있고 따라서 본 발명에 따른 반도체 장치(200)의 전체 면적이 감소될 수 있다. 또한 상기 내부회로의 배치와 무관하게 상기 디커플링 커패시터가 제1반도체 칩(201)에 형성되므로 공간적 제약없이 상기 디커플링 커패시터의 배치가 보다 용이해질 수 있다.
뿐만 아니라, 상기 내부회로가 배치되지 않아 공간이 충분한 제1반도체 칩(201)에 상기 디커플링 커패시터가 형성되기 때문에, 디커플링 커패시터를 제조할 때 미세공정이 불필요하다. 따라서 보다 용이하게 디커플링 커패시터를 제조할 수 있는 효과가 있다.
한편, 제1반도체 칩(201)이 포함하는 커패시터는 제2반도체 칩(203)에 따라 다양한 역할을 하는 커패시터로 사용될 수 있다. 예를 들어 제2반도체 칩(203)이 동적 반도체 메모리 칩(DRAM chip)이며 워드라인(word line)에 인가되는 승압전압(VPP) 생성회로를 포함하고 있는 경우, 제1반도체 칩(201)이 포함하는 커패시터는 승압전압(VPP)을 생성하는데 이용될 수 있다.
도 3은 도 2에 도시된 반도체 장치(200)의 일실시예를 나타내는 단면도이다.
도 3에 도시된 바와 같이, 제1 및 제2반도체 칩(301, 307) 각각은 제1 및 제2패드(303, 309)를 포함한다. 도 3은 단면도로서, 도 3에는 제1 및 제2패드(303, 309)만이 도시되어 있지만, 제1 및 제2반도체 칩(301, 307) 각각은 다수의 패드를 구비한다. 제1 및 제2패드(303, 309)는 전원패드 또는 접지패드일 수 있다.
제1반도체 칩(301)이 포함하는 디커플링 커패시터(305)는 제1패드(303)와 전기적으로 연결된다. 보다 자세히, 디커플링 커패시터(305)의 일단은 전원패드에 연결되며 타단은 접지패드에 연결된다. 도 3은 디커플링 커패시터(305)를 대략적으로 도시하고 있는데 디커플링 커패시터(305)의 구조는 도 4에서 자세히 설명된다.
제2반도체 칩(307)의 내부에 형성된 비아(311)가 제2패드(309)와 제1패드(303)를 전기적으로 연결함으로써 제1반도체 칩(301)과 제2반도체 칩(307)은 전기적으로 연결된다. 보다 자세히, 비아(311)는 디커플링 커패시터(305)가 연결된 패드에 따라 제1 및 제2반도체 칩(301, 307)의 전원패드를 전기적으로 연결하고 제1 및 제2반도체 칩(301, 307)의 접지패드를 전기적으로 연결한다.
제2반도체 칩(307)을 관통하는 비아(311)는 TSV(Through Silicon Via, 관통 실리콘 비아) 제조공정으로 형성될 수 있다. 금속층(313)은 비아(311)와 제2패드(309)를 전기적으로 연결한다. 비아(311)는 제2패드(309) 영역에 직접 형성될 수 있으며 이 경우 비아(311)는 별도의 금속층 없이 제2패드(309)와 전기적으로 연결될 수 있다. 비아(311) 내부는 전도성 물질로 채워져 제1패드(303)와 제2패드(309)를 전기적으로 연결한다.
도 4는 도 3에 도시된 제1반도체 칩(301)의 커패시터(305)의 일실시예 구조를 설명하기 위한 도면이다.
도 4에 도시된 구조는 제1반도체 칩(301)의 커패시터(305)의 구조를 예시한 것에 지나지 않으며, 본 발명의 범위가 이러한 구조에 한정되는 것은 아니다. 제1반도체 칩(301)의 커패시터(305)는 웨이퍼 제조 공정으로 제조될 수 있는 커패시터를 모두 포함할 수 있다.
도 4에 도시된 바와 같이, 실리콘 기판(401) 상부에 산화막(403)을 형성하고 산화막(403) 상부에 폴리실리콘층(405)을 증착한다. 이어서, 폴리실리콘층(405) 상부에 산화막(407)과 질화막(409) 및 산화막(411)을 순차적으로 증착한다. 그리고 산화막(411) 상부에 폴리실리콘층(413)을 증착한다. 따라서 두 개의 폴리실리콘층(405, 413)이 전도층으로 작용하고 그 사이에 개재된 산화막, 질화막, 산화막(407, 409, 411) 이 유전층으로 작용하는 커패시터 구조가 형성될 수 있다. 폴리실리콘층(401)은 접지패드와 연결될 수 있으며 폴리실리콘층(413)은 전원패드와 연결될 수 있다.
이어서, 폴리실리콘층(413) 및 산화막(411) 상부에 층간절연막(415)을 도포하고, 폴리실리콘층(401, 413)이 상기 접지패드 및 상기 전원패드와 연결될 수 있도록 비아(417, 419)를 형성한다. 그리고 층간절연막(415) 상부에 금속층(421, 423)을 증착하여 금속층(421, 423)이 비아(417, 419)와 연결될 수 있도록 하며 다시 층간절연막(425)을 도포한다. 이어서 층간절연막(425)에 비아(427)를 형성하여 금속층(423)과 금속층(429)이 연결될 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5에 도시된 바와 같이 본 발명에 따른 반도체 패키지는 배선기판(517), 제1반도체 칩(501) 및 제2반도체 칩(507)을 포함한다.
도 5의 반도체 패키지는 도 3에서 설명된 반도체 장치(200)를 포함한다. 도 5에 도시된 반도체 패키지의 제1 및 제2반도체 칩(501, 507) 각각은 도 3에 도시된 반도체 장치의 제1 및 제2반도체 칩(301, 307) 각각에 대응된다. 다만 제1반도체 칩(501)은 내부를 관통하는 비아(505)를 더 포함할 수 있으며 비아(505)는 배선기판(517)과 제2반도체 칩(507)을 전기적으로 연결한다. 비아(505)는 상기된 바와 같이 TSV 제조공정으로 형성될 수 있다.
이하 본 발명에 따른 반도체 패키지에 대해 보다 자세히 설명한다.
배선기판(517)은 다층의 금속 배선이 형성된 다층 인쇄회로기판으로서 제1 및 제2반도체 칩(501, 507)과의 전기적 접속을 위해 제3패드(519)를 구비하며 외부와의 전기적 접속을 위해 솔더볼(521)을 구비한다. 솔더볼(521)은 외부 접속단자로 서의 역할을 한다. 제3패드(519)와 솔더볼(521)은 배선기판(517)의 금속 배선에 의해 전기적으로 연결된다. 한편, 도 3에서 설명된 바와 같이 제1 내지 제3패드(503, 509, 519)는 전원패드 또는 접지패드일 수 있다.
제1반도체 칩(501)은 커패시터(504)를 포함하며 제1반도체 칩(501)의 비아(505)는 제3패드(519)와 제2반도체 칩(507)의 비아(511)를 전기적으로 연결함으로써 배선기판(517)과 제2반도체 칩(507)을 전기적으로 연결한다. 즉, 제1반도체 칩(501)의 비아(305)는 배선기판(517)의 전원 및 접지패드와 제1반도체 칩(501)의 전원 및 접지패드를 전기적으로 연결한다. 그리고 제2반도체 칩(507)의 비아(511)는 제1반도체 칩(501)의 전원 및 접지패드와 제2반도체 칩(507)의 전원 및 접지패드를 전기적으로 연결한다.
그리고 상기된 바와 같이 제1 및 제2반도체 칩(501, 507)의 비아(503, 511)는 금속층(513, 515)없이 제1 및 제2패드(503, 509) 각각과 연결될 수 있다.
봉지재(523)는 수지(resin)로 형성될 수 있으며 제1 및 제2반도체 칩(501, 507)을 기계적 또는 전기적 충격으로부터 보호한다.
한편, 도 1에서는 배선기판(517)이 인쇄회로기판인 경우가 일실시예로서 설명되었으나 배선기판(517)으로 테이프 배선기판, 실리콘 기판 등도 사용될 수 있다. 또한 본 발명에 따른 반도체 패키지는 제1반도체 칩(501)에 비아(505)를 형성하지 않고 본딩와이어를 이용하여 제2반도체 칩(507)과 배선기판(517)을 전기적으로 연결할 수 있다.
본 발명에 따른 반도체 패키지는 제2반도체 칩(507) 상부에 적층되는 반도 체 칩을 하나 이상 더 포함할 수 있으며 제2반도체 칩(507) 상부에 적층되는 반도체 칩은 하부에 존재하는 반도체 칩과 전기적으로 연결되며 내부를 관통하는 비아를 포함한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 반도체 장치(100)에서 내부회로(101)와 디커플링 커패시터의 배치를 나타내는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치(200)를 설명하기 위한 도면,
도 3은 도 2의 반도체 장치(200)를 나타내는 단면도,
도 4는 도 3의 제1반도체 칩(201)의 커패시터(305)의 구조를 설명하기 위한 도면,
도 5는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.

Claims (13)

  1. 커패시터가 형성되는 제1반도체 칩; 및
    전원패드와 접지패드를 포함하는 제2반도체 칩을 포함하고,
    상기 커패시터의 일단은 상기 전원패드에 연결되고 상기 커패시터의 타단은 상기 접지패드에 연결되는
    반도체 장치.
  2. 제 1항에 있어서,
    상기 커패시터는
    상기 전원패드와 상기 접지패드 사이에 형성되는 디커플링 커패시터인
    반도체 장치.
  3. 제 1항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩은 적층되어 형성되는
    반도체 장치.
  4. 제 3항에 있어서,
    상기 전원패드와 상기 커패시터의 일단은 제1관통 실리콘 비아로 연결되고,
    상기 접지패드와 상기 커패시터의 타단은 제2관통 실리콘 비아로 연결되는
    반도체 장치.
  5. 제 1항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩을 외부 시스템에 연결하는 배선기판
    을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 배선기판은
    상기 외부 시스템과의 전기적 접속을 위한 다수의 솔더볼을 포함하는
    반도체 장치.
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