KR100876839B1 - 집적회로 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 집적회로 및 그 형성 방법에 관한 것으로서, 디램의 상부에 강유전체 커패시터 영역이 적층된 구조의 메모리 장치를 구현하여 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 커패시터를 포함하는 셀 어레이 영역과, 셀 어레이 영역을 제외한 주변회로 영역, 및 셀 어레이 영역과 주변회로 영역의 상부 레이어에 형성되어 주변회로 영역과 전기적으로 접속되는 강유전체 커패시터 소자를 포함하는 강유전체 커패시터 영역을 포함하는 것을 특징으로 한다.
DRAM, 적층, 강유전체, 펌프, 디커플링, 커패시터

Description

집적회로 및 그 형성 방법{Integrated circuit and method for manufacturing thereof}
도 1은 일반적인 DRAM의 칩 레이아웃도.
도 2는 일반적인 뱅크의 셀 어레이를 나타낸 상세 회로도.
도 3은 일반적인 래치형 비트 라인 센스앰프를 나타낸 상세 회로도.
도 4는 일반적인 셀 어레이 및 센싱 관련 동작을 나타낸 타이밍도.
도 5는 일반적인 DRAM 칩에서 펌프 회로에 사용되는 커패시터를 나타낸 상세 회로도.
도 6은 일반적인 DRAM의 공정 단면도.
도 7은 본 발명에 따른 집적회로에서 펌프 회로에 사용되는 강유전체 커패시터를 나타낸 상세 회로도.
도 8은 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 레이아웃도.
도 9는 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 공정 단면도.
도 10은 본 발명에 따른 집적회로의 다른 실시예.
도 11은 본 발명에 따른 집적회로의 또 다른 실시예.
본 발명은 집적회로 및 그 형성 방법에 관한 것으로서, 더욱 상세하게는 DRAM과 강유전체 커패시터 영역이 적층된 구조의 메모리 장치를 구현하여 레이아웃 면적의 증가 없이 용량 커패시터의 구현을 최대화한 집적회로에 관한 기술이다.
집적회로(Integrated Circuit)는 컴퓨터 시스템 또는 통신 시스템 등의 여러 전자기기 분야에 기본적으로 사용되는 기본 소자이다. 이러한 집적회로로는 예컨대 메모리 장치, 신호처리 장치(Digital Signal Processor;DSP), 시스템 온 칩(System on Chip; SoC), RFID 태그(Radio Frequency Identification Tag) 등 무수히 많은 회로들이 여기에 포함될 수 있다. 이러한 집적회로들은 칩(Chip)의 레이아웃(Layout)이 허용하는 한 용량 커패시터를 최대한 많이 설계되고 있다.
한 예로, 불휘발성 강유전체 커패시터(Ferroelectric Random Access Memory;FeRAM)는 디램(Dynamic Random Access Memory;DRAM) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다. FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
또한, 종래의 메모리 장치, RFID 장치, 시스템 온 칩, 또는 FeRAM 등의 집 적회로 장치는 주변 회로 영역과 커패시터 영역이 동일한 레이어 상에서 따로 분할된 영역에 배치된다. 즉, 모스 커패시터나 PIP(Polysilicon-Insulator-Polysilicon) 또는 MIM(Metal-Insulator-Metal) 구조의 커패시터는 주변회로 영역과 동일한 공정 레벨을 갖는다. 이에 따라, 종래의 집적회로에서는 전체 레이아웃 면적을 줄이기 위해 커패시터 영역과 주변회로 영역을 적층형으로 구현할 수 없다.
예를 들어, PRAM, MRAM, 플래시 등의 집적회로는 메모리 셀이 커패시터로 이루어지지 않는다. 그리고, 디램은 메모리 셀에 셀용 커패시터를 사용하고, 주변회로 영역에 상술된 모스 커패시터나 PIP 또는 MIM 구조의 커패시터를 사용하게 된다. 이에 따라, CMOS(Complementary Metal-Oxide-Semiconductor) 회로를 사용하는 회로영역과 커패시터가 동일한 공정 레벨로 형성되므로 적층형으로 구현할 수 없다.
따라서, 종래의 집적회로에서 커패시터는 주변회로와는 별도 영역에서 주변회로 영역과 동일한 레이어 상에 배치하게 된다. 이에 따라, 전체 레이아웃의 면적이 주변회로 영역의 레이아웃과 커패시터 영역의 레이아웃의 합으로 결정되어 집적회로의 전체 레이아웃 면적이 커지게 된다.
한편, 디램의 용량이 대용량화되면서 동작 전압은 작아지고 파워 노이즈(Power Noise)는 증가하게 되었다. 그런데, 펌핑전압(VPP), 백바이어스 전압(VBB) 등의 각종 내부전압을 생성하기 위한 파워 펌프(power pump)에 필요한 커패시터의 용량은 증가하게 된다. 그리고, 펌프의 출력단 및 파워 단의 디커플링 커패시터(decoupling capacitor)의 용량은 증가하게 된다. 따라서, 펌프와 관련된 커패시터와 디커플링 커패시터에 의한 면적은 감소하지 못하게 된다.
본 발명은 레이아웃 면적의 증가 없이 커패시터 영역을 극대화한 집적회로를 제공하는데 그 목적이 있다.
본 발명은 디램 칩의 상부에 적층형 커패시터를 구현하여 별도의 커패시터 면적이 불필요하도록 하여 커패시터 영역을 극대화한 집적회로를 제공하는데 그 목적이 있다.
본 발명은 디램 칩의 제조 공정 후에 적층형 커패시터를 구현함으로써 간단한 공정추가에 따른 커패시터 영역의 최대화를 구현하는 집적회로를 제공하는데 그 목적이 있다.
본 발명은 디램에서 큰 용량의 커패시터가 사용되는 회로에 강유전체 커패시터를 사용하여 칩 면적 및 비용을 줄이고 지연 경로를 줄여 고속 동작을 수행할 수 있도록 하는데 그 목적이 있다.
본 발명은 디램에서 큰 용량의 커패시터가 사용되는 회로에 강유전체 커패시터를 사용하여 파워 노이즈를 줄일 수 있도록 하는데 그 목적이 있다.
본 발명은 펌프 커패시터와 디커플링 커패시터에 필요한 면적을 없애 디램 칩 회로의 면적을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 집적회로는, 커패시터를 포함하는 셀 어레이 영역; 셀 어레이 영역을 제외한 주변회로 영역; 및 셀 어레이 영역과 주변회로 영역의 상부 레이어에 형성되어 주변회로 영역과 전기적으로 접속되는 강유전체 커패시터 소자를 포함하는 강유전체 커패시터 영역을 포함하는 것을 특징으로 한다.
그리고, 본 발명은 셀 커패시터를 포함하는 뱅크 영역과, 뱅크 영역을 제외한 주변회로 영역을 포함하는 디램; 및 단면구조상에서 디램의 상부 레이어에 형성되어 강유전체 커패시터 소자를 포함하는 강유전체 커패시터 영역을 포함하고, 디램의 펌프 회로 영역에 사용되는 펌프 커패시터와 펌프 회로 영역의 출력단 및 파워 단에 사용되는 디커플링 커패시터를 강유전체 커패시터 소자로 사용하는 것을 특징으로 한다.
또한, 본 발명의 집적회로 형성 방법은 기판의 상부에 CMOS 회로 영역을 포함하는 주변회로 영역을 형성하는 단계; CMOS 회로 영역의 상부에 셀 커패시터를 형성하는 단계; 셀 커패시터와 상기 주변회로 영역의 상부에 메탈라인을 형성하는 단계; 및 메탈라인의 상부에 강유전체 커패시터 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 일반적인 DRAM의 칩 레이아웃도이다.
디램에서 뱅크(Bank) 0 ~ 뱅크 3 영역은 DRAM 셀 어레이 영역을 나타낸다. 그리고, 주변 회로 영역은 펌프 커패시터(Pump Capacitor)와 디커플링 커패시터(Decoupling Capacitor)가 포함된 회로 영역을 나타낸다.
도 2는 일반적인 뱅크의 셀 어레이를 나타낸 상세 회로도이다. 여기서는 폴 디드 비트 라인(Folded Bit line) 구조 및 래치형 비트 라인 센스앰프(Latch Type bit line sense amplifier)를 사용하는 경우를 예를 들어 설명한다.
DRAM의 단위 셀 C의 구성은 워드 라인 WL0에 의해 조정되는 한 개의 NMOS 트랜지스터 T1와, 한 개의 커패시터 C1로 구성된다. 여기서, NMOS 트랜지스터 T1의 드레인 단자는 비트 라인 BL에 연결되고, 소스 단자는 커패시터 C1의 한쪽 전극과 연결된다. 커패시터 C1의 한쪽 전극은 라이트된 전하(charge)가 저장되는 저장 노드(storage node; SN)로 정의한다.
그리고, 커패시터 C1의 또 다른 단자는 공통 셀 플레이트 라인 PL에 연결되고, 셀 플레이트 라인 PL을 통해 셀 플레이트 전압(VCP)이 인가된다. 셀 플레이트 전압(VCP)은 하프(half) 전원전압(VDD)으로 정의한다. 여기서, 전원전압(VDD)은 셀의 하이(High) 동작 전압으로 정의한다.
래치형 비트 라인 센스앰프의 양 출력 단자는 비트 라인 쌍 BL,/BL에 연결된다. 그리고, 워드 라인 WL0이 활성화되어 정(true) 비트 라인 BL에 셀 데이터가 전달되면 부(complement) 비트 라인 /BL은 기준전압(reference;REF)을 공급하게 된다. 반대로, 워드 라인 WL1이 할성화되어 부 비트 라인 /BL에 셀 데이터가 전달되면 정 비트 라인 BL은 기준 전압을 공급하게 된다.
데이터 버퍼와 비트 라인 센스앰프 S/A의 데이터 입출력 동작은 로컬 데이터 버스 쌍 LDB, LDBB에 의해 이루어진다.
도 3은 일반적인 래치형 비트 라인 센스앰프를 나타낸 상세 회로도이다.
래치형 비트라인 센스앰프는 이퀄라이징부(10,22)와, 비트라인 선택 부(12,18)와, 비트라인 프리차지부(14)와, 증폭부(16) 및 선택부(20)를 포함한다.
여기서, 이퀄라이징부(10,22)는 비트 라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL,/BL 사이의 전압을 동일하게 균등화시킨다.
그리고, 비트라인 선택부(12,18)는 비트 라인 선택 신호 BISH,BISL의 활성화시 증폭부(16)와 비트 라인 쌍 BL,/BL 사이의 데이터 교환이 이루어지도록 한다.
또한, 비트라인 프리차지부(14)는 비트 라인 균등화 신호 BLEQ를 이용하여 비트 라인 쌍 BL,/BL에 비트 라인 프리차지 전압 VBLP을 공급하여 비트라인 쌍 BL,/BL을 프리차지시킨다. 여기서, 비트 라인 프리차지 전압 VBLP는 하프(half) 전원전압(VDD)로 정의한다.
증폭부(16)의 풀 업(pull-up) 활성화 단은 제어신호 SAP에 의해 조정되며, 풀 다운(pull-down) 활성화 단은 제어신호 SAN에 의해 조정된다. 이에 따라, 증폭부(16)는 비트라인 쌍 BL,/BL에 인가된 데이터를 센싱하여 증폭한다.
선택부(20)는 칼럼 선택 신호 YI에 따라 비트 라인 센스앰프의 증폭부(16)와 로컬 데이터 버스 쌍 LDB, LDBB 사이의 데이터 입출력 동작을 제어한다.
도 4는 일반적인 셀 어레이 및 센싱 관련 동작을 나타낸 타이밍도이다.
먼저, 프리차지 구간 t0에서는 비트 라인 쌍 BL,/BL의 전압과 비트 라인 센스앰프 제어신호들 SAN,SAP이 비트 라인 프리차지 전압 VBLP으로 프리차지 된다. 여기서, 비트라인 프리차지 전압은 하프(half) 전원전압(VDD)으로 정의하고, 셀 하이 전압(VDD)의 절반의 전압 값으로 정의한다.
이후에, 전하 분배(charge sharing) 구간 t1에서는 워드 라인 WL이 활성화되 어 비트 라인 쌍 BL,/BL에 셀의 데이터가 실리게 된다.
이어서, 센싱 및 증폭 구간 t2에서는 비트 라인 쌍 BL,/BL에 실린 데이터를 증폭하기 위해 제어신호 SAN은 그라운드 전압으로 천이시키고, 제어신호 SAP는 셀 하이 전압 VDD으로 천이시킨다. 이에 따라, 비트 라인 쌍 BL,/BL은 셀 하이 전압 (VDD)과 그라운드 전압으로 증폭된다.
다음에, 재저장(restore) 구간 t3에서는 비트 라인 쌍 BL,/BL에서 증폭된 데이터를 셀에 다시 재기입(rewrite)하게 된다. 그리고, 재저장 동작이 완료되면 다시 프리차지 구간 t4으로 진압하게 된다.
도 5는 일반적인 DRAM에서 펌프 회로에 사용되는 커패시터를 나타낸 상세 회로도이다.
디램의 펌프 드라이버 영역(30)은 드라이버(32,36)와 펌프 커패시터(34)를 포함한다. 펌프 드라이버 영역(30)은 펌프 인에이블 신호 Pump_en를 구동하여 펌프 출력신호 Pump_out를 출력한다.
여기서, DRAM의 펌프 회로 영역에서는 펌프 커패시터(34)를 사용하게 된다. 그리고, 펌프 출력신호 Pump_out가 출력되는 출력단과 파워(Power) 단에서는 디커플링 커패시터(40,42)를 사용하게 된다. 통상의 디램에서는 CMOS 커패시터(게이트 커패시터)를 이용하여 펌프 커패시터(34)와 디커플링 커패시터(40,42)를 구현하도록 한다.
도 6은 일반적인 DRAM의 구성을 나타낸 공정 단면도이다.
DRAM의 제조 공정은 크게 CMOS 공정, 디램 셀 커패시터 공정 및 메탈라 인(Metal) 공정으로 이루어진다. 일반적인 CMOS 공정에서는 CMOS 커패시터를 이용하여 (A)영역과 같이 펌프 커패시터와 디커플링 커패시터를 형성하게 된다.
그리고, 셀 커패시터 공정에서는 CMOS 커패시터를 이용하여 셀 커패시터를 구성하게 된다. 메탈라인 공정에서는 콘택노드 CN1를 통해 메탈라인 M1을 형성하고, 메탈라인 M1의 상부에 콘택노드 CN2와 연결된 메탈라인 M2을 형성한다.
그러나, 이러한 구성을 갖는 일반적인 디램은 CMOS 커패시터(게이트 커패시터)의 유전율이 매우 작아 필요한 만큼의 용량을 구현하기 위해서는 많은 레이아웃 면적이 필요하게 된다.
도 7은 본 발명에 따른 집적회로의 펌프 회로에 사용되는 강유전체 커패시터를 나타낸 상세 회로도이다.
디램의 펌프 드라이버 영역(100)은 드라이버(102,106)와 강유전체 펌프 커패시터(104)를 포함한다. 펌프 드라이버 영역(100)은 펌프 인에이블 신호 Pump_en를 구동하여 펌프 출력신호 Pump_out를 출력한다.
DRAM의 펌프 회로 영역에서는 강유전체 펌프 커패시터(104)를 사용하게 된다. 그리고, 펌프 출력신호 Pump_out가 출력되는 출력단과 파워(Power) 단에서는 강유전체 디커플링 커패시터(200,202)를 사용하게 되며, 강유전체 디커플링 커패시터(200,202)는 혼합 공정(mixed process based) 강유전체 커패시터를 이용하게 된다.
여기서, 강유전체 펌프 커패시터(104)는 주로 입력전압을 승압하는 기능을 수행한다. 그리고, 파워 디커플링 강유전체 커패시터(200,202)는 파워 노이즈를 제거하며, 전압을 안정화시키는 기능을 수행한다.
이러한 강유전체 커패시터(104,200,202)는 고용량으로 비교적 공정이 간단하고 커패시터 구조가 간단하다. 그리고, 강유전체 커패시터(104,200,202)는 적층 구조를 구현하는 것이 쉽고 고용량화를 구현하는 것이 용이하다. 이에 따라, 강유전체 커패시터(104,200,202)를 디램 영역의 상부에 적층형으로 형성하여 디램의 주변회로 영역에서 커패시터로 사용할 경우 레이아웃 면적의 증가 없이 커패시터 영역을 극대화할 수 있게 된다.
도 8은 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 메모리 장치를 나타낸 레이아웃도이다.
디램에서 뱅크(Bank) 0 ~ 뱅크 3 영역은 DRAM 셀 어레이 영역을 나타낸다. 그리고, 주변 회로 영역은 스위칭 소자 또는 CMOS를 포함한 능동 및 수동소자 등이 형성되는 영역을 나타낸다.
또한, 뱅크 0 ~ 뱅크 3 영역과 주변 회로 영역의 상부에 적층된 영역 (C)는 강유전체 커패시터 영역이 적층 가능한 영역이 된다. 이러한 영역 (C)는 단층 또는 다층으로 적층된 강유전체 펌프 커패시터(Pump Capacitor) 또는 강유전체 디커플링 커패시터(Decoupling Capacitor)가 형성되는 레이아웃 영역이 된다.
이러한 구성을 갖는 본 발명의 집적회로는 셀 어레이 영역과 주변회로 영역의 상부에 강유전체 커패시터를 포함하는 강유전체 커패시터 영역 (C)을 적층하여 형성하게 된다. 여기서, 주변회로 영역, 디램의 셀 어레이 영역은 강유전체 커패시터와 서로 다른 공정 레벨을 갖기 때문에 주변회로 영역, 셀 어레이 영역의 상부 에 강유전체 커패시터 영역(C)을 적층형으로 구현할 수 있다.
그리고, 강유전체 커패시터 영역(C)에서 일반적인 상유전체 커패시터, 모스 커패시터보다 상대적으로 유전율이 큰 강유전체 커패시터를 강유전체 커패시터 영역(C)에 사용하여 커패시터의 면적을 줄임으로써 디램 칩의 전체적인 레이아웃 면적을 줄일 수 있도록 한다.
도 9는 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 메모리 장치를 나타낸 단면도이다.
본 발명에 따른 DRAM의 제조 공정은 크게 CMOS 공정, 디램 셀 커패시터 공정, 메탈라인(Metal) 공정 및 강유전체 커패시터 공정으로 이루어진다. 여기서, 메모리 셀 영역(D)은 N+영역, 비트라인(BL), 워드라인(WL)을 포함하는 스위칭 소자의 상부에 셀 커패시터가 형성된다.
CMOS 공정과 디램 셀 커패시터 공정에서는 CMOS 커패시터를 이용하여 메모리 셀 영역(D)과 주변회로 영역(E)을 형성하게 된다. 그리고, 주변회로 영역(E)은 기판의 상부에 P+ 영역과 게이트를 포함하는 스위칭 소자 또는 CMOS 소자 등이 형성된다.
그리고, 메탈라인 공정에서는 콘택노드 CN1를 통해 메탈라인 M1과 주변회로 영역(E)이 연결된다. 또한, 메탈라인 M2는 메탈라인 M1과 콘택노드 CN2를 통해 연결된다. 메탈라인 M2는 콘택노드 CN3을 통해 메탈라인 M3과 연결된다.
그리고, 스위칭 소자, CMOS 소자 및 메탈 라인 M1,M2 등을 포함하는 CMOS 회로 영역, 즉, 주변회로 영역(E)과 메모리 셀 영역(D)의 상부에 강유전체 커패시터 영역(F)이 적층형으로 형성된다. 여기서, 강유전체 커패시터 영역 (F)은 펌프 커패시터 및 디커플링 커패시터로 사용된다. 그리고, 강유전체 커패시터 영역(F)은 DRAM의 셀 어레이 영역(D)과 주변회로 영역(E)을 포함한 어느 영역에도 펌프 및 디커플링 커패시터로 사용될 수 있게 된다.
강유전체 커패시터 영역(F)은 하부 전극 연결선인 메탈라인 M3의 상부에 콘택노드 CN4이 형성된다. 그리고, 하부 전극 연결선은 콘택노드 CN4를 통해 강유전체 커패시터 FC의 하부 전극(BE)과 연결된다. 하부전극(BE)의 상부에 강유전체(FE)와 상부전극(TE)이 차례로 적층되고, 상부전극(TE)의 상부에 콘택노드 CN5가 형성된다. 그리고, 콘택노드 CN5의 상부에 상부 전극 연결선인 메탈라인 M4이 형성된다.
본 발명에서는 셀 어레이 영역(D)의 상부에 형성된 커패시터가 강유전체(FE)로 형성된 것을 그 실시예로 설명하였으나, 본 발명은 이에 한정되는 것이 아니라 상유전체 등의 고유전체(High-k)로 형성될 수도 있다.
도 10은 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 메모리 장치의 다른 실시예이다.
본 발명에 따른 DRAM의 제조 공정은 크게 CMOS 공정, 디램 셀 커패시터 공정, 메탈라인(Metal) 공정 및 강유전체 커패시터 공정으로 이루어진다. 여기서, 메모리 셀 어레이 영역(G)은 N+영역, 비트라인(BL), 워드라인(WL) 등을 포함하는 스위칭 소자의 상부에 셀 커패시터가 형성된다. CMOS 공정과 디램 셀 커패시터 공정에서는 CMOS 커패시터를 이용하여 메모리 셀 어레이 영역(G)을 형성하게 된다.
그리고, 메탈라인 공정에서는 콘택노드 CN1를 통해 메탈라인 M1이 형성된다. 또한, 메탈라인 M2은 메탈라인 M1과 콘택노드 CN2를 통해 연결된다. 메탈라인 M2는 콘택노드 CN3를 통해 메탈라인 M3과 연결된다.
그리고, 메모리 셀 어레이 영역(G)과 메탈공정 영역의 상부에 강유전체 커패시터 영역(H)이 적층형으로 형성된다. 여기서, 강유전체 커패시터 영역(H)은 DRAM의 메모리 셀 어레이 영역(G)에서 펌프 커패시터 및 디커플링 커패시터로 사용된다.
강유전체 커패시터 영역(H)은 하부 전극 연결선인 메탈라인 M3의 상부에 콘택노드 CN4이 형성된다. 그리고, 하부 전극 연결선은 콘택노드 CN4를 통해 강유전체 커패시터 FC의 하부 전극(BE)과 연결된다. 하부전극(BE)의 상부에 강유전체(FE)와 상부전극(TE)이 차례로 적층되고, 상부전극(TE)의 상부에 콘택노드 CN5가 형성된다. 그리고, 콘택노드 CN5의 상부에 상부 전극 연결선인 메탈라인 M4이 형성된다. 이러한 강유전체 커패시터 FC는 동일한 레이어 상에서 상부전극 연결선과 하부 전극 연결선 사이에 복수개 구비된다.
도 11은 본 발명에 따른 집적회로에서 DRAM과 강유전체 커패시터 영역이 적층된 메모리 장치의 또 다른 실시예이다.
도 11의 실시예에 따른 집적회로는 메모리 셀 어레이 영역(I)과 메탈공정 영역의 상부에 강유전체 커패시터 영역(J)이 적층형으로 형성된다. 여기서, 강유전체 커패시터 영역(J)은 DRAM의 메모리 셀 어레이 영역(I)에서 펌프 커패시터 및 디커플링 커패시터로 사용된다.
강유전체 커패시터 영역(J)은 제 1전극 연결선인 메탈라인 M3의 상부에 콘택노드 CN4이 형성된다. 그리고, 제 1전극 연결선은 콘택노드 CN4를 통해 강유전체 커패시터 FC의 하부 전극(BE)과 연결된다. 하부전극(BE)의 상부에 강유전체(FE)와 상부전극(TE)이 차례로 적층되고, 상부전극(TE)의 상부에 콘택노드 CN5가 형성된다. 그리고, 콘택노드 CN5의 상부에 제 2전극 연결선인 메탈라인 M4이 형성된다.
또한, 제 2전극 연결선인 메탈라인 M4의 상부에 콘택노드 CN6가 형성된다. 그리고, 제 2전극 연결선은 콘택노드 CN6를 통해 강유전체 커패시터 FC의 하부 전극(BE)과 연결된다. 하부전극(BE)의 상부에 강유전체(FE)와 상부전극(TE)이 차례로 적층되고, 상부전극(TE)의 상부에 콘택노드 CN7가 형성된다. 그리고, 콘택노드 CN7의 상부에 제 1전극 연결선인 메탈라인 M5이 형성된다.
이러한 강유전체 커패시터 FC는 메탈라인 M5과 메탈라인 M3 사이에 복수개의 층으로 적층되어 형성된다. 그리고, 제 1전극 연결선인 메탈라인 M3,M5은 제 2전극 연결선인 메탈라인 M4을 공통으로 사용하게 된다. 또한, 적층 구조의 강유전체 커패시터 FC는 좌/우에 배치된 강유전체 커패시터 FC의 사용 여부에 따라 메탈라인 M3,M5을 선택적으로 사용하게 된다.
이상에서와 같이 본 발명은 RFID, 시스템 온 칩 및 FeRAM을 집적회로로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 스마트 카드 또는 또 다른 집적회호인 프로세스 등에 적용될 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 집적회로는 다음과 같은 효과가 있다.
첫째, 본 발명은 레이아웃 면적의 증가 없이 커패시터 영역을 극대화할 수 있도록 한다.
둘째, 본 발명은 디램 칩의 상부에 적층형 커패시터를 구현하여 별도의 커패시터 면적이 불필요하도록 하여 커패시터 영역을 극대화할 수 있도록 한다.
셋째, 본 발명은 디램 칩의 제조 공정 후에 적층형 커패시터를 구현함에 의해 간단한 공정추가에 따른 커패시터 영역의 최대화를 구현할 수 있다.
넷째, 본 발명은 디램에서 큰 용량의 커패시터가 사용되는 회로에 강유전체 커패시터를 사용하여 칩 면적을 줄이고 지연 경로를 줄여 고속 동작을 수행할 수 있도록 한다.
다섯째, 본 발명은 디램에서 큰 용량의 커패시터가 사용되는 회로에 강유전체 커패시터를 사용하여 파워 노이즈를 줄일 수 있도록 한다.
여섯째, 본 발명은 펌프 커패시터와 디커플링 커패시터에 필요한 면적을 없애 디램 칩 회로의 면적을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

  1. 커패시터를 포함하는 셀 어레이 영역;
    상기 셀 어레이 영역을 제외한 주변회로 영역; 및
    상기 셀 어레이 영역과 상기 주변회로 영역의 상부 레이어에 형성되어 상기 주변회로 영역과 전기적으로 접속되는 강유전체 커패시터 소자를 포함하는 강유전체 커패시터 영역을 포함하는 것을 특징으로 하는 집적회로.
  2. 제 1항에 있어서, 상기 주변회로 영역의 펌프 회로 영역에 사용되는 펌프 커패시터를 상기 강유전체 커패시터 소자로 사용하는 것을 특징으로 하는 집적회로.
  3. 제 1항에 있어서, 상기 주변회로 영역의 펌프 회로 영역 출력단에 사용되는 디커플링 커패시터를 상기 강유전체 커패시터 소자로 사용하는 것을 특징으로 하는 집적회로.
  4. 제 1항에 있어서, 상기 주변회로 영역의 파워 단에 사용되는 디커플링 커패시터를 상기 강유전체 커패시터 소자로 사용하는 것을 특징으로 하는 집적회로.
  5. 제 1항에 있어서, 상기 커패시터는 CMOS 커패시터인 것을 특징으로 하는 집적회로.
  6. 제 1항에 있어서, 상기 집적회로는 디램인 것을 특징으로 하는 집적회로.
  7. 제 1항에 있어서, 상기 주변회로 영역은 CMOS를 포함한 능동 및 수동 소자로 구성되는 CMOS 회로영역임을 특징으로 하는 집적회로.
  8. 제 1항에 있어서, 상기 강유전체 커패시터 영역은 상기 셀 어레이 영역과 상기 주변회로 영역의 상부 레이어에 적층형으로 형성되는 것을 특징으로 하는 집적회로.
  9. 제 1항에 있어서, 상기 강유전체 커패시터 영역은 동일한 레이어 상에 상기 강유전체 커패시터 소자를 복수개 포함하는 것을 특징으로 하는 집적회로.
  10. 셀 커패시터를 포함하는 뱅크 영역과, 상기 뱅크 영역을 제외한 주변회로 영역을 포함하는 디램; 및
    단면구조상에서 상기 디램의 상부 레이어에 형성되어 상기 뱅크 영역 및 상기 주변 회로 영역과 전기적으로 접속되는 강유전체 커패시터 소자를 포함하는 강유전체 커패시터 영역을 포함하고,
    상기 디램의 펌프 회로 영역에 사용되는 펌프 커패시터와 상기 펌프 회로 영역의 출력단 및 파워 단에 사용되는 디커플링 커패시터를 상기 강유전체 커패시터 소자로 사용하는 것을 특징으로 하는 집적회로.
  11. 제 10항에 있어서, 상기 셀 커패시터는 CMOS 커패시터인 것을 특징으로 하는 집적회로.
  12. 제 10항에 있어서, 상기 주변회로 영역은 CMOS를 포함한 능동 및 수동 소자로 구성되는 CMOS 회로영역임을 특징으로 하는 집적회로.
  13. 제 10항에 있어서, 상기 강유전체 커패시터 영역은 상기 디램의 상부 레이어에 적층형으로 형성되는 것을 특징으로 하는 집적회로.
  14. 제 10항에 있어서, 상기 강유전체 커패시터 영역은 동일한 레이어 상에 상기 강유전체 커패시터 소자를 복수개 포함하는 것을 특징으로 하는 집적회로.
  15. 기판의 상부에 CMOS 회로 영역을 포함하는 주변회로 영역을 형성하는 단계;
    상기 CMOS 회로 영역의 상부에 셀 커패시터를 형성하는 단계;
    상기 셀 커패시터와 상기 주변 회로 영역의 상부에 상기 주변 회로 영역과 전기적으로 접속되는 메탈라인을 형성하는 단계; 및
    상기 메탈라인의 상부에 강유전체 커패시터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.
  16. 제 15항에 있어서, 상기 강유전체 커패시터의 영역의 형성 단계는
    상기 메탈라인과 연결되는 하부 전극 연결선을 형성하는 단계;
    상기 하부 전극 연결선의 상부에 하부전극, 강유전체층 및 상부전극을 포함하는 상기 강유전체 커패시터를 형성하는 단계; 및
    상기 강유전체 커패시터의 상부에 상부 전극 연결선을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성 방법.
  17. 제 15항에 있어서, 상기 강유전체 커패시터 영역은 동일한 레이어 상에서 복수개 강유전체 커패시터 소자가 형성되는 것을 특징으로 하는 집적회로 형성 방법.
  18. 제 15항에 있어서, 상기 강유전체 커패시터 영역은 상기 메탈라인의 상부에서 복수개의 강유전체 커패시터 소자가 적층형으로 형성되는 것을 특징으로 하는 집적회로 형성 방법.
  19. 제 15항에 있어서, 상기 셀 커패시터는 CMOS 커패시터인 것을 특징으로 하는 집적회로 형성 방법.
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