JP2016534571A - 基板貫通インターポーザを用いる低パッケージ寄生インダクタンス - Google Patents

Abstract

チップセットのためのインターポーザが、チップセットの寄生インダクタンスを低減するためにそのチップセットに組み込まれた多層薄膜キャパシタを含む。電源端子および接地端子が、等価直列インダクタンス（ＥＳＬ）を減らすために導電ビアの間の磁場を打ち消すために互い違いのパターンでレイアウトされる。

Description

本開示の態様は、一般に、半導体のパッケージングに関し、特に、低寄生インダクタンスおよび等価直列インダクタンスを有する半導体のパッケージングに関する。

集積回路（ＩＣ）は、ウェハ上に製造される。通常、これらのウェハは、たとえば、シリコンなどの半導体材料である。研究および開発の努力によって、ＩＣを構成するトランジスタのサイズが縮小され、結果として、トランジスタに供給される電圧が下がる。

ＩＣは、通常、ＩＣのための電源供給網の一部である電圧レギュレータに結合される。電圧レギュレータは、電源電圧をＩＣによって使用されるより低い電圧に変換する。電圧レギュレータは、予測可能な電源がＩＣに与えられることを保証する。

しかし、ＩＣのトランジスタがオンおよびオフになるとき、電源に対する負荷が急速に変わり、電圧レギュレータに対してさらなる要求を突きつける。電圧レギュレータとＩＣとの間の距離が、長い応答時間を生み、特にトランジスタが毎秒数百万回または数十億回オンおよびオフに切り替わるとき、電圧レギュレータがＩＣへの電力を即座に高めることを妨げる。デカップリングキャパシタは、ＩＣに供給される電力にさらなる安定性を与える。

ＩＣのごく近くに取り付けられたデカップリングキャパシタは、ＩＣに瞬時電流を与える。電源に対する要求が急速に変わるとき、キャパシタは、さらなる電力を提供し、後で電力の要求が下がるときに再充電され得る。デカップリングキャパシタは、ＩＣが消費者によって望まれる高周波数および計算速度で動作することを可能にする。しかし、トランジスタのサイズが小さくなり、トランジスタの密度が増えたので、ＩＣ上でデカップリングキャパシタのための領域を見つけることが難しくなった。

ＩＣを分離するための１つの構成は、デカップリングキャパシタをＩＣのダイ上に直接置く。しかし、デカップリングキャパシタをＩＣのダイ上に直接置くことは、そうでなければ能動回路のために使用され得るダイの領域を占有する。加えて、ダイ上にデカップリングキャパシタを製造することは、製造のコストを増やすさらなる製造時間をともなう。

一例として、ＩＣにおいて使用される従来のデカップリングキャパシタは、薄膜キャパシタである。薄膜キャパシタは、製造中にさらなるコストを掛けてウェハ上に製造される可能性がある。一般的に、これらのキャパシタは、誘電材料とそれに続く導体の交互の層である。薄膜キャパシタは単純な構造であるが、静電容量は、主として、並列の直列静電容量の数によって決定される。しかし、より多くの静電容量が追加されるとき、薄膜キャパシタ構造は、高さが増す。

金属−絶縁体−金属（ＭＩＭ）キャパシタは、薄膜キャパシタよりも小さな高さの制約に合うように製造される可能性がある。キャパシタをパッケージングするとき、高さは重要な考慮事項である可能性がある。さらに、ＭＩＭキャパシタは、電源供給網の等価直列インダクタンス（ＥＳＬ）および等価直列抵抗（ＥＳＲ： ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）を設計する際に薄膜キャパシタに優るさらなる柔軟性をもたらす。

パッケージがモバイルデバイスに存在するより小さなフォームファクタに合うように小型化するので、たとえば、パッケージ上で利用可能である空間が減る。加えて、回路がより高い周波数で動作するとき、より大きな静電容量が、回路およびトランジスタの適切な動作を保証するために必要とされる。

たとえば、ＩＣは、より高い周波数で動作するとき、電源供給網の全特性インピーダンスによって影響を与えられる。全特性インピーダンスは、デカップリングキャパシタの配線のインダクタンス（すなわち、寄生インダクタンス）およびデカップリングキャパシタの等価直列インダクタンス（ＥＳＬ）によって影響を与えられる。旧来のＩＣの構成の寄生インダクタンスは、１００ｐＨ以上である可能性があり、一方、デカップリングキャパシタの等価直列インダクタンスは、４００ｐＨ以上である可能性がある。

半導体パッケージの従来の構成の１つの問題は、電源供給網のインピーダンスに対する感度が、被った全インダクタンスによって影響を与えられることである。たとえば、電源供給網が被った全インダクタンスによって引き起こされる百メガヘルツの周波数の周辺の強い共振のピークがある。ＩＣのトランジスタがスイッチングを開始するとき、電流が、電源供給網によって供給される必要がある。電源供給網のインピーダンスを通る電流が原因で、電源電圧は変動し、ＩＣに供給される電力の安定性を損なう可能性がある。損なわれた安定性は、ＩＣの悪化した動作につながる可能性がある。

したがって、半導体パッケージの全特性インピーダンスを減らすための改善された装置および方法に対するニーズが存在する。

本発明の例示的な実施形態は、たとえば、チップセットのインターポーザのための装置、システム、方法、およびコンピュータ可読媒体を対象とする。インターポーザは、チップセットの寄生インダクタンスを低減するためにそのチップセットに組み込まれた多層薄膜キャパシタを含む。電源端子および接地端子が、等価直列インダクタンス（ＥＳＬ）を減らすために導電ビアの間の磁場を打ち消すために互い違いのパターンで配置される。

１つまたは複数の実装において、インターポーザは、互い違いのパターンで配置された複数の電源端子および接地端子によって形成された複数の多層薄膜キャパシタを含む。インターポーザは、接点の第１の組と接点の第２の組との間に互い違いのパターンを結合するように構成された複数の導電ビアも含み、接点の第１の組は、接点の第２の組よりも小さなピッチを有する。複数の多層薄膜キャパシタは、接点の第１の組と複数の導電ビアとの間に配置される。

インターポーザは、複数の導電ビアと接点の第２の組との間に形成された第２の複数の多層薄膜キャパシタを含み得る。複数の多層薄膜キャパシタは、金属−絶縁体−金属（ＭＩＭ）構成で形成され得る。複数の多層薄膜キャパシタは、複数のトレンチキャパシタを含み得る。インターポーザは、ガラス貫通ビア（ＴＧＶ： Ｔｈｒｏｕｇｈ Ｇｌａｓｓ Ｖｉａ）インターポーザである可能性がある。インターポーザは、シリコン貫通ビア（ＴＳＶ： Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）インターポーザである可能性がある。インターポーザは、セラミックインターポーザである可能性がある。インターポーザは、有機インターポーザである可能性がある。複数の多層薄膜キャパシタは、複数のトレンチキャパシタを含み得る。

１つまたは複数の実装においては、システムが、第１の側面および第２の側面を有するインターポーザを含む。インターポーザは、互い違いのパターンで配置された複数の電源端子および接地端子によって形成された複数の多層薄膜キャパシタを含む。インターポーザは、接点の第１の組と接点の第２の組との間に互い違いのパターンを結合するように構成された複数の導電ビアも含む。システムは、インターポーザ上に配置されたダイも含む。

接点の第１の組は、接点の第２の組よりも小さなピッチを有する可能性がある。複数の多層薄膜キャパシタは、接点の第１の組と複数の導電ビアとの間に配置される。システムは、複数の導電ビアと接点の第２の組との間に形成された第２の複数の多層薄膜キャパシタも含み得る。複数の多層薄膜キャパシタは、金属−絶縁体−金属（ＭＩＭ）構成で形成され得る。複数の多層薄膜キャパシタは、複数のトレンチキャパシタを含み得る。ダイは、フリップチップである可能性がある。システムは、インターポーザの第２の側面上に配置された基板をさらに含む可能性がある。互い違いのパターンは、行ごとの互い違いのパターンおよび／または列ごとの互い違いのパターンのうちの少なくとも１つである可能性がある。

１つまたは複数の実装においては、インターポーザを作製する方法が、複数の電源端子および接地端子を互い違いのパターンで設けるステップを含む。方法は、複数の導電ビアを複数の電源端子および接地端子に結合して複数の多層薄膜キャパシタを形成するステップも含む。方法は、接点の第１の組と接点の第２の組との間に互い違いのパターンおよび複数の導電ビアを結合するステップをさらに含む。

接点の第１の組は、接点の第２の組よりも小さなピッチを有する可能性がある。複数の多層薄膜キャパシタは、金属−絶縁体−金属（ＭＩＭ）構成で形成され得る。互い違いのパターンは、行ごとの互い違いのパターンおよび／または列ごとの互い違いのパターンである可能性がある。複数の多層薄膜キャパシタは、複数のトレンチキャパシタを含み得る。複数の導電ビアは、ガラス貫通ビア（ＴＧＶ）および／またはシリコン貫通ビア（ＴＳＶ）である可能性がある。複数の導電ビアを形成することは、セラミック材料、有機材料、ガラス材料、および／またはシリコンにおいて実行される可能性がある。

１つまたは複数の実装においては、コンピュータ可読ストレージ媒体が、装置によってアクセスされるときに、装置に本明細書において説明されるようにインターポーザを作製する方法を実行させるデータを含む。コンピュータ可読ストレージ媒体は、非一時的である可能性がある。

添付の図面は、本発明の実施形態の説明を補助するために提示され、実施形態の例示のためにのみ提供され、それらの実施形態の限定のために提供されない。

従来のＩＣパッケージの断面図である。 図１Ａに示されるＩＣパッケージに関するシミュレーションされた集中定数回路モデルの概略図である。 本明細書において説明される技術の１つまたは複数の実装による電源供給網のインピーダンスのシミュレーションのインピーダンス曲線のグラフである。 本明細書において説明される技術の１つまたは複数の実装による集積回路（ＩＣ）の断面図である。 本明細書において説明される技術の１つまたは複数の実装による互い違いにされた電源および接地のパターンを有するインターポーザの上面図である。 本明細書において説明される技術の１つまたは複数の金属−絶縁体−金属（ＭＩＭ： ｍｅｔａｌ−ｉｎ−ｍｅｔａｌ）の実装による互い違いにされた電源および接地のパターンを有するインターポーザの断面図である。 本明細書において説明される技術の１つまたは複数の金属−絶縁体−金属（ＭＩＭ）の実装による２層インターポーザの断面図である。 本明細書において説明される技術の１つまたは複数の金属−絶縁体−金属（ＭＩＭ）の実装による多層インターポーザの断面図である。 本明細書において説明される技術の１つまたは複数の実装によるインターポーザの断面図である。 本明細書において説明される実装によるインターポーザを作製する方法を示す流れ図である。

概して、本明細書において開示される主題の１つの実装は、半導体パッケージにおいて寄生インダクタンスおよび等価直列インダクタンス（ＥＳＬ）を小さくするためのシステム、方法、および装置を対象とする。図１Ａは、従来のＩＣパッケージ１００の断面図である。示されるＩＣパッケージ１００は、接点の第１の組１０６を用いてパッケージ基板１０４に搭載されたダイ１０２を含む。プリント回路基板（ＰＣＢ）１０８が、接点の第２の組１１０を用いてパッケージ基板１０４に搭載される。バルクキャパシタ１１２が、ＰＣＢ １０８に搭載される。デカップリングキャパシタ１１４が、パッケージ基板１０４に組み込まれる。ダイ１０２、パッケージ基板１０４、およびＰＣＢ １０８は、一連のビア１１６を用いて一緒に結合される。「接点」および「ビア」という用語は、両方とも、異なる相互接続のレベルにある導体／配線を電気的に接続するための構造を指す可能性がある。

図１Ｂは、ＩＣパッケージ１００に関するシミュレーションされた集中定数回路モデル１２０の概略図である。示される集中定数回路モデル１２０は、ダイ１０２を、いくつかの抵抗、静電容量、インダクタンス、および電流源を用いる電力管理ＩＣ（ＰＭＩＣ）１２２に結合された移動局モデム（ＭＳＭ： Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ Ｍｏｄｅｍ）コアとして示す。モデル１２０は、ＭＳＭコア１０２を静電容量および抵抗を有するものとして示す。モデル１２０は、パッケージ基板１０４を抵抗およびインダクタンスを有するものとして示す。また、モデル１２０は、パッケージ基板１０４をデカップリングキャパシタ１１４および配線１１６の配線インダクタンスを有するものとしても示す。モデル１２０は、ＰＭＩＣ １２２をインダクタンスおよび抵抗を有するものとして示す。さらに、モデル１２０は、バルクキャパシタ１１２を、パッケージ基板１０４とＰＭＩＣ １２２との間に結合された様々なその他のモデル化された抵抗、静電容量、およびインダクタンスとともに示す。

図１Ｃは、本明細書において説明される技術の１つまたは複数の実装による電源供給網のシミュレーションに関するインピーダンス曲線１５０のグラフィカルな図である。示されるインピーダンス曲線１５０は、ｙ軸の電源供給網（ＰＤＮ）のインピーダンス（Ｚ_ＰＤＮ）に対するｘ軸の電源供給網の周波数応答をプロットする。電源供給網のインピーダンス（Ｚ_ＰＤＮ）は、バルクキャパシタ１１２からの静電容量、デカップリングキャパシタ１１４からの静電容量、および配線１１６からの配線インダクタンスを含め、ダイ１０２からＰＭＩＣ １２２までシミュレーションされる。

示されるインピーダンス曲線１５０は、デカップリングキャパシタ１１４の等価直列インダクタンス（ＥＳＬ）と組み合わされたデカップリングキャパシタ１１４の配線インダクタンス（すなわち、寄生インダクタンス）が原因である可能性がある強い共振のピーク１５２を含む。典型的には、この共振のピークは、１００メガヘルツ付近に現れる。

１つまたは複数の実装においては、システム、方法、および装置が、寄生インダクタンスおよび等価直列インダクタンス（ＥＳＬ）を低減する。結果は、共振のピーク１５２が共振のピーク１５４と等しいレベルまで下げられることである。

図２は、共振のピーク１５２が共振のピーク１５４まで下げられ得る、本明細書において説明される技術の１つまたは複数の実装によるシステム２００の断面図を示す。図２に示されるシステム２００は、インターポーザ２０４上に配置されるダイ２０２を含むチップセットを示す。インターポーザ２０４は、プリント回路基板（ＰＣＢ）２０６上に配置される。ダイ２０２は、いくつかの電源端子（ＶＤＤ）および接地端子（ＧＮＤ）を含む。１つまたは複数の実装において、ダイ１０２は、フリップチップアプリケーションプロセッサである。もちろん、ダイ１０２は、任意の好適な機能の半導体ブロックである可能性がある。

１つまたは複数の実装において、インターポーザ２０４は、ガラス貫通ビア（ＴＧＶ）技術および／またはシリコン貫通ビア（ＴＳＶ）技術を用いて実装される。１つまたは複数の実装において、インターポーザ２０４は、セラミックインターポーザ、ガラスインターポーザ、シリコンインターポーザ、および／または有機インターポーザである。

インターポーザ２０４は、いくつかの金属線および／または配線２０８、２１０、２１２、および２１３を含む。金属線および／または配線２０８および２１０は、それぞれ、いくつかの電源端子２１４Ａおよび２１４Ｂに結合される。金属線および／または配線２１２および２１３は、それぞれ、接地端子２１６Ａおよび２１６Ｂに結合される。電源端子２１４Ａおよび２１４Ｂならびに接地端子２１６Ａおよび２１６Ｂは、互い違いのパターンで配置される。互い違いのパターンは、行ごと、列ごとなどである可能性がある。いくつかの多層薄膜キャパシタが、電源端子２１４Ａおよび２１４Ｂならびに接地端子２１６Ａおよび２１６Ｂによって形成される。電源端子２１４Ａおよび２１４Ｂならびに接地端子２１６Ａおよび２１６Ｂは、互い違いのパターンで配置される。したがって、金属線および／または配線２０８、２１０、２１２、および２１３も、互い違いのパターンで配置される。互い違いのパターンは、通常、金属線および／または配線の間に存在したであろう磁場を打ち消す。互い違いのパターンは、行ごと、列ごとなどである可能性がある。

インターポーザ２０４は、ダイ２０２からインターポーザ２０４および基板２０６に信号を結合するように構成されるいくつかの端子２１８Ａおよび２１８Ｂも含む。インターポーザ２０４は、接点の第１の組２２２と接点の第２の組２２４との間に電源端子および接地端子の互い違いのパターンを結合するように構成された、いくつかの導電ビア２２０Ａ、２２０Ｂ、２２０Ｃ、および２２０Ｄも含む。

１つの実装においては、多層薄膜キャパシタが、インターポーザの片側および／または両側に金属−絶縁体−金属（ＭＩＭ）構成で形成される可能性がある。この実装において、多層薄膜キャパシタは、トレンチキャパシタである可能性がある。

ＭＩＭ構成の金属線は、アルミニウム（Ａｌ）、銅（Ｃｕ）、ＡｌおよびＣｕの合金、または電気回路を結合するかもしくは相互接続するための信号経路を提供するその他の好適な導体である可能性がある。もちろん、非ＭＩＭ構成の場合は、金属以外の導体が好適である。ドーピングされたポリシリコン、ドーピングされた単結晶シリコン、チタン（Ｔｉ）、モリブデン（Ｍｏ）、および高融点金属シリサイドなどの材料は、その他の導体の例である。

接点の第１の組２２２は、インターポーザ２０４の第１の側面に配置されたボールグリッドアレイ（ＢＧＡ）である。接点の第２の組２２４も、インターポーザ２０４の第２の側面に配置されるＢＧＡである。ＢＧＡは、いくつかのはんだバンプを含む。

接点の第１の組２２２は、接点の第２の組２２４よりも小さなピッチを有する。たとえば、接点の第１の組２２２は、１００ミクロンのピッチを有する可能性があり、接点の第２の組２２４は、４００ミクロンのピッチを有する可能性がある。このようにして、インターポーザ２０４は、フリップチップＢＧＡの接点２２２の１００ミクロンのピッチからＢＧＡの接点２２４の４００ミクロンのピッチへの間隔変換器として働くことができる。

１つまたは複数の実装においては、電源端子２１４Ａおよび２１４Ｂならびに接地端子２１６Ａおよび２１６Ｂによって形成される多層薄膜キャパシタが、インピーダンス曲線１５０のピーク１５２をピーク１５４に下げる。これは、多層薄膜キャパシタをインターポーザと組み合わせてダイからＰＭＩＣまでの電力ループを短くすることによって実現される。つまり、多層薄膜キャパシタと組み合わされたインターポーザが、フリップチップのバンプからキャパシタの電極（またはビア）までの配線インダクタンス（または寄生インダクタンス）を実質的に除去する。

従来のデカップリングキャパシタはその電極の間に磁場を発生させることを思い出されたい。これは、一般的に、電源端子および接地端子がチェッカー盤パターンでレイアウトされるためである。電源端子および接地端子を旧来のチェッカー盤パターンではなく新規の行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、行ごとおよび／または列ごとの互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、本明細書において説明される技術によって設計されたインターポーザの等価直列インダクタンス（ＥＳＬ）を小さくする。

さらに、本明細書において説明される技術の実装によって、電源端子および接地端子が行ごとおよび／または列ごとの互い違いのパターンでインターポーザ上に配置されることを思い出されたい。図３は、本明細書において説明される技術の１つまたは複数の実装による行ごとおよび／または列ごとの互い違いにされた電源および接地のパターンを有するインターポーザ３００の上面図を示す。示されるインターポーザ３００は、互い違いのパターンでインターポーザ３００上に配置された、いくつかの接地（ＧＮＤ）端子（３０２Ａ．．．）およびいくつかの電源（ＶＤＤ）端子（３０４Ａ．．．）を含む。たとえば、電源端子３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄ、３０４Ｅ、３０４Ｆ、および３０４Ｇを有する列３０６Ａが、電源端子３０２Ｈ、３０２Ｊ、３０２Ｋ、３０２Ｌ、３０２Ｍ、３０２Ｎ、および３０２Ｐを有する列３０８Ａと互い違いにされる。つまり、従来のチェッカー盤パターンを有する代わりに、インターポーザ３００は、互いに対して行ごとおよび／または列ごとに互い違いにされた電源端子の列および行ならびに接地端子の列および行を有する。たとえば、インターポーザ３００の電源の平面および接地の平面は、互い違いのパターンで２次元的に交互に並ぶ。

一般的に、電源端子および接地端子をデカップリングキャパシタにおいてチェッカー盤パターンでレイアウトすることは、デカップリングキャパシタの電極の間に磁場を生じる。電源端子および接地端子を旧来のチェッカー盤パターンではなく行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、インターポーザ３００の等価直列インダクタンス（ＥＳＬ）を小さくする。

１つの例示的な実装において、インターポーザ３００は、多層基板（たとえば、Ｍ１〜Ｍ４）として働くことができる。この実装において、電源信号および接地信号は、ダイ上のＢＧＡに戻るように経路を決められる可能性がある。

１つの例示的な実装において、インターポーザ３００は、電源の接点の組の上に配置された６つのはんだバンプ（図示せず）および接地の接点の組の上に配置された６つのはんだバンプ（図示せず）を含む。これは、１２個の端子をもたらし、磁場の打ち消しが行われないのでおよそ７０ｐＨのＥＳＬをもたらす。代替的に、インターポーザ３００は、電源の接点の組の上に配置された１２個のはんだバンプ（図示せず）および接地の接点の組の上に配置された１２個のはんだバンプ（図示せず）を含む。電源の接点および接地の接点は、行ごとおよび／または列ごとに互い違いにされる。これは、２４個の端子をもたらし、ＥＳＬは、導電ビアの間の磁場が打ち消されるのでおよそ７０ｐＨの値（６×６構成）からおよそ２ｐＨの値まで変化する。

１つまたは複数の実装において、インターポーザ３００は、電源の接点の組の上に配置された１８個のはんだバンプの２つの行（図示せず）および接地の接点の組の上に配置されたはんだバンプの２つの行（図示せず）を含む。電源の接点および接地の接点は、行ごとおよび／または列ごとに互い違いにされる。これは、３６個の端子をもたらし、ＥＳＬは、導電ビアの間の磁場が打ち消されるのでおよそ７０ｐＨの値（６×６構成）からおよそ１ｐＨの値まで変化する。

１つまたは複数の代替的な実装において、インターポーザ３００は、電源の接点の組の上に配置された３３個のはんだバンプの２つの行（図示せず）および接地の接点の組の上に配置された４０個のはんだバンプの２つの行（図示せず）を含む。電源の接点および接地の接点は、行ごとおよび／または列ごとに互い違いにされる。これは、７３個の端子をもたらし、ＥＳＬは、導電ビアの間の磁場が打ち消されるのでおよそ７０ｐＨの値（６×６構成）からおよそ０．３ｐＨの値まで変化する。

たとえば、電源端子および接地端子の形態がプラスおよびマイナスパターンである場合、導電ビアの間でインターポーザの最上部からインターポーザの最下部まで反時計回りの磁場が存在する。導電ビアの次の隣り合う対も、反時計回りの磁場を有する。したがって、電源端子および接地端子の６×６構成のみが存在する場合、磁場の打ち消しは存在しない可能性がある。

図４は、本明細書において説明される技術の両面ＭＩＭの実装による互い違いにされた電源および接地のパターンを有するインターポーザ４００の断面図を示す。示されるインターポーザ４００は、ＭＩＭ層４０２、ＭＩＭ層４０４、およびＭＩＭ層４０２とＭＩＭ層４０４との間に配置されたインターポーザ４０６を含む。

示されるインターポーザ４０６は、いくつかの導電ビア４１０Ａ、４１０Ｂ、４１０Ｃ、および４１０Ｄによって形成された、いくつかの多層薄膜キャパシタを含む。多層薄膜キャパシタに通常存在する磁場は、導電ビア４１０Ａ、４１０Ｂ、４１０Ｃ、および４１０Ｄの間の破線矢印によって表され、インターポーザ４０６の構成を用いて打ち消される。

ＭＩＭ層４０２は、いくつかの金属線および／または配線４１２、４１４、４１６、および４１８が中に配置された絶縁層４１１を含む。１つまたは複数の実装において、絶縁層４１１は、酸化ケイ素、窒化ケイ素、酸化タンタル、酸化ストロンチウム、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化アルミニウムなどの無機酸化物および／または無機窒化物を含み得る。代替的に、絶縁層は、ポリイミド、ベンゾクロロブタン（ＢＣＢ）などの有機絶縁体である可能性がある。１つまたは複数の実装において、金属配線４１２、４１４、４１６、および４１８は、銅、銅合金、またはその他の好適な材料を含む可能性がある。

ＭＩＭ層４０４は、いくつかの金属線および／または配線４２０、４２２、４２４、および４２６が中に配置された絶縁層４１９を含む。１つまたは複数の実装において、絶縁層４１１は、酸化ケイ素、窒化ケイ素、酸化タンタル、酸化ストロンチウム、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化アルミニウムなどの無機酸化物および／または無機窒化物を含み得る。代替的に、絶縁層は、ポリイミド、ベンゾクロロブタン（ＢＣＢ）などの有機絶縁体である可能性がある。１つまたは複数の実装において、金属配線４１２、４１４、４１６、および４１８は、銅、銅合金、またはその他の好適な材料を含む可能性がある。

示されたＭＩＭ層４０２の表面は、いくつかの電源端子４２８Ａおよび４２８Ｂならびにいくつかの接地端子４３０Ａおよび４３０Ｂを含む。本明細書において説明される技術の実装によれば、電源端子４２８Ａおよび４２８Ｂならびに接地端子４３０Ａおよび４３０Ｂが、行ごとおよび／または列ごとの互い違いのパターンでインターポーザ４００上に配置される。電源端子および接地端子を旧来のチェッカー盤パターンではなく行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、インターポーザ４００の等価直列インダクタンス（ＥＳＬ）を小さくする。

図５は、本明細書において説明される技術の実装による互い違いにされた電源および接地のパターンを有するインターポーザ５００の断面図を示す。インターポーザ５００は、はんだバンプ５０２およびはんだバンプ５０４を用いて一緒に配置された２つのインターポーザ４００を含む。２つのインターポーザ４００は、電源端子４２８Ａおよび４２８Ｂがそれぞれ接地端子４３０Ａおよび４３０Ｂに対応するように移動させられる。単層インターポーザ４００と同様に、２層インターポーザ５００は、行ごとおよび／または列ごとの互い違いのパターンで配置されるそのインターポーザ５００の電源端子４２８Ａおよび４２８Ｂならびに接地端子４３０Ａおよび４３０Ｂを有する。電源端子および接地端子を旧来のチェッカー盤パターンではなく行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、インターポーザ５００の等価直列インダクタンス（ＥＳＬ）を小さくする。

図６は、本明細書において説明される技術の実装による多層インターポーザ６００の断面図を示す。示されるインターポーザ６００は、互いの上に配置された互い違いにされた電源および接地のパターンを有するいくつかのインターポーザ５００を含む。インターポーザ５００と同様に、インターポーザ６００は、行ごとおよび／または列ごとの互い違いのパターンで配置されたそのインターポーザ６００の電源端子および接地端子を有する。電源端子および接地端子を旧来のチェッカー盤パターンではなく行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、インターポーザ６００の等価直列インダクタンス（ＥＳＬ）を小さくする。

図７は、薄膜キャパシタの静電容量が２倍、４倍などにされ得る本明細書において説明される技術の実装による多層インターポーザ７００の断面図を示す。示される実装において、多層インターポーザ７００は、図６に示されたインターポーザ６００の薄膜バージョンである。たとえば、多層インターポーザ７００は、４つの層７０２、７０４、７０６、および７０８を含む。インターポーザ６００と同様に、インターポーザ７００は、行ごとおよび／または列ごとの互い違いのパターンで配置されたそのインターポーザ７００の電源端子および接地端子を有する。電源端子および接地端子を旧来のチェッカー盤パターンではなく行ごとおよび／または列ごとの互い違いのパターンでレイアウトすることは、互い違いのパターンが従来の多層薄膜キャパシタによって通常生成される磁場を打ち消すので、インターポーザ７００の等価直列インダクタンス（ＥＳＬ）を小さくする。

図８は、本明細書において説明される実装によるインターポーザを作製する方法８００を示す流れ図である。ブロック８０２において、方法８００は、複数の電源端子および接地端子を互い違いのパターンで設けることによって動作する。ブロック８０４において、方法８００は、複数の導電ビアを複数の電源端子および接地端子に結合して複数の多層薄膜キャパシタを形成することによって動作する。ブロック８０６において、方法８００は、接点の第１の組と接点の第２の組との間に電源端子および接地端子の互い違いのパターンならびに複数の導電ビアを結合することによって動作する。

本発明の態様が、本発明の特定の実施形態を対象とする以下の説明および関連する図面において開示される。代替的な実施形態が、本発明の範囲を逸脱することなく案出され得る。加えて、本発明の周知の要素は、本発明の関連性のある詳細を曖昧にしないように詳細に示されないかまたは省略される。

語「例示的な」は、本明細書においては「例、具体例、または事例としての役割を果たす」ことを表すために使用される。本明細書において「例示的」と記載されたいずれの実施形態も、必ずしもその他の実施形態よりも好ましいかまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が検討される特徴、利点、または動作のモードを含むことを必要としない。

本明細書で使用された用語は、特定の実施形態を説明することのみを目的としており、本発明の実施形態を限定するように意図されていない。本明細書において使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈がそうでないことをはっきりと示さない限り複数形も含むように意図される。「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書において使用されるとき、言及された特徴、完全体（ｉｎｔｅｇｅｒ）、ステップ、操作、要素、および／または構成要素の存在を指定するが、１つまたは複数のその他の特徴、完全体、ステップ、操作、要素、構成要素、および／またはこれらのグループの存在または追加を除外しないことがさらに理解されるであろう。

さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行される一連の行為によって説明される。本明細書において説明される様々な行為が特定の回路（たとえば、特定用途向けＩＣ（ＡＳＩＣ））、１つもしくは複数のプロセッサによって実行されるプログラム命令、またはこれら両方の組合せによって実行され得ることは、認められるであろう。加えて、本明細書において説明されるこれらの一連の行為は、実行されると関連するプロセッサに本明細書において説明される機能を実行させるコンピュータ命令の対応する組を記憶する任意の形態のコンピュータ可読ストレージ媒体内に完全に具現化されると考えられ得る。したがって、本発明の様々な態様は、いくつかの異なる形態で具現化される可能性があり、それらの異なる形態のすべては、特許請求の範囲に記載された主題の範囲内にあることが意図されている。さらに、本明細書において説明される実施形態の各々に関して、対応する形態の任意のそのような実施形態は、たとえば、説明される行為を実行する「ように構成された論理」として本明細書において説明される可能性がある。

当業者は、情報および信号が様々な異なる技術および技法のうちのいずれかを使用して表され得ることを理解するであろう。たとえば、上の説明を通して言及される可能性があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気的粒子、光場もしくは光学的粒子、またはこれらの任意の組合せによって表され得る。

さらに、当業者は、本明細書において開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムのステップが、電子的なハードウェア、コンピュータソフトウェア、またはこれら両方の組合せとして実装される可能性があることを理解するであろう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能の観点で上で説明された。そのような機能がハードウェアとして実装されるかまたはソフトウェアとして実装されるかは、システム全体に課された特定の用途および設計の制約による。当業者は、説明された機能をそれぞれの特定の用途のために様々な方法で実装し得るが、そのような実装の判断は本発明の範囲からの逸脱をもたらすものと解釈されるべきでない。

本明細書において開示された実施形態と関連して説明された方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはこの２つの組合せで具現化される可能性がある。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意のその他の形態のストレージ媒体に存在する可能性がある。例示的なストレージ媒体は、プロセッサがストレージ媒体から情報を読むことができ、ストレージ媒体に情報を書き込むことができるようにプロセッサに結合される。別法として、ストレージ媒体は、プロセッサに一体化される可能性がある。

したがって、本発明の実施形態は、基板貫通インターポーザを用いる低パッケージ寄生インダクタンスのための方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は、示された例に限定されず、本明細書において説明された機能を実行するための任意の手段が、本発明の実施形態に含まれる。

上述の開示は本発明の説明的な態様を示すが、添付の請求項で定義された本発明の範囲を逸脱することなしに本明細書において様々な変更および修正がなされ得ることに留意されたい。本明細書において説明された本発明の実施形態による方法の請求項の機能、ステップ、および／または行為は、必ずしもいずれかの特定の順序で実行されない。さらに、本発明の要素が単数形で説明されるか、または特許請求の範囲に記載される可能性があるが、単数への限定が明示的に述べられない限り、複数も想定される。

１００ ＩＣパッケージ
１０２ ダイ
１０４ パッケージ基板
１０６ 接点の第１の組
１０８ プリント回路基板（ＰＣＢ）
１１０ 接点の第２の組
１１２ バルクキャパシタ
１１４ デカップリングキャパシタ
１１６ ビア、配線
１２０ 集中定数回路モデル
１２２ 電力管理ＩＣ（ＰＭＩＣ）
１５０ インピーダンス曲線
１５２ 共振のピーク
１５４ 共振のピーク
２００ システム
２０２ ダイ
２０４ インターポーザ
２０６ プリント回路基板（ＰＣＢ）
２０８ 金属線および／または配線
２１０ 金属線および／または配線
２１２ 金属線および／または配線
２１３ 金属線および／または配線
２１４Ａ 電源端子
２１４Ｂ 電源端子
２１６Ａ 接地端子
２１６Ｂ 接地端子
２１８Ａ 端子
２１８Ｂ 端子
２２０Ａ 導電ビア
２２０Ｂ 導電ビア
２２０Ｃ 導電ビア
２２０Ｄ 導電ビア
２２２ 接点の第１の組
２２４ 接点の第２の組
３００ インターポーザ
３０２Ａ 接地端子
３０２Ｈ 接地端子
３０２Ｊ 接地端子
３０２Ｋ 接地端子
３０２Ｌ 接地端子
３０２Ｍ 接地端子
３０２Ｎ 接地端子
３０２Ｐ 接地端子
３０４Ａ 電源端子
３０４Ｂ 電源端子
３０４Ｃ 電源端子
３０４Ｄ 電源端子
３０４Ｅ 電源端子
３０４Ｆ 電源端子
３０４Ｇ 電源端子
３０６Ａ 列
３０８Ａ 列
４００ インターポーザ
４０２ ＭＩＭ層
４０４ ＭＩＭ層
４０６ インターポーザ
４１０Ａ 導電ビア
４１０Ｂ 導電ビア
４１０Ｃ 導電ビア
４１０Ｄ 導電ビア
４１１ 絶縁層
４１２ 金属線および／または配線
４１４ 金属線および／または配線
４１６ 金属線および／または配線
４１８ 金属線および／または配線
４１９ 絶縁層
４２０ 金属線および／または配線
４２２ 金属線および／または配線
４２４ 金属線および／または配線
４２６ 金属線および／または配線
４２８Ａ 電源端子
４２８Ｂ 電源端子
４３０Ａ 接地端子
４３０Ｂ 接地端子
５００ インターポーザ
５０２ はんだバンプ
５０４ はんだバンプ
６００ インターポーザ
７００ インターポーザ
７０２ 層
７０４ 層
７０６ 層
７０８ 層
８００ 方法

Claims (32)

1. 互い違いのパターンで配置された複数の電源端子および接地端子によって形成された複数の多層薄膜キャパシタと、
   接点の第１の組と接点の第２の組との間に前記互い違いのパターンを結合するように構成された複数の導電ビアと、を含む、インターポーザ。
2. 接点の前記第１の組が、接点の前記第２の組よりも小さなピッチを有する、請求項１に記載のインターポーザ。
3. 前記複数の多層薄膜キャパシタが、接点の前記第１の組と前記複数の導電ビアとの間に配置される、請求項２に記載のインターポーザ。
4. 前記複数の導電ビアと接点の前記第２の組との間に形成された第２の複数の多層薄膜キャパシタをさらに含む、請求項３に記載のインターポーザ。
5. 前記複数の多層薄膜キャパシタが、金属−絶縁体−金属（ＭＩＭ）構成で形成される、請求項１に記載のインターポーザ。
6. 前記複数の多層薄膜キャパシタが、複数のトレンチキャパシタを含む、請求項５に記載のインターポーザ。
7. ガラス貫通ビア（ＴＧＶ）インターポーザである、請求項１に記載のインターポーザ。
8. シリコン貫通ビア（ＴＳＶ）インターポーザである、請求項１に記載のインターポーザ。
9. セラミックインターポーザである、請求項１に記載のインターポーザ。
10. 有機インターポーザである、請求項１に記載のインターポーザ。
11. 前記複数の多層薄膜キャパシタが、複数のトレンチキャパシタを含む、請求項１に記載のインターポーザ。
12. 第１の側面および第２の側面を含むインターポーザであって、
    互い違いのパターンで配置された複数の電源端子および接地端子によって形成された複数の多層薄膜キャパシタ、ならびに
    接点の第１の組と接点の第２の組との間に前記互い違いのパターンを結合するように構成された複数の導電ビアをさらに含む、インターポーザと、
    前記インターポーザ上に配置されたダイと、を含む、システム。
13. 接点の前記第１の組が、接点の前記第２の組よりも小さなピッチを有する、請求項１２に記載のシステム。
14. 前記複数の多層薄膜キャパシタが、接点の前記第１の組と前記複数の導電ビアとの間に配置される、請求項１３に記載のシステム。
15. 前記複数の導電ビアと接点の前記第２の組との間に形成された第２の複数の多層薄膜キャパシタをさらに含む、請求項１４に記載のシステム。
16. 前記複数の多層薄膜キャパシタが、金属−絶縁体−金属（ＭＩＭ）構成で形成される、請求項１２に記載のシステム。
17. 前記複数の多層薄膜キャパシタが、複数のトレンチキャパシタを含む、請求項１６に記載のシステム。
18. 前記インターポーザが、ガラス貫通ビア（ＴＧＶ）インターポーザである、請求項１２に記載のシステム。
19. 前記インターポーザが、シリコン貫通ビア（ＴＳＶ）インターポーザである、請求項１２に記載のシステム。
20. 前記インターポーザが、セラミックインターポーザである、請求項１２に記載のシステム。
21. 前記インターポーザが、有機インターポーザである、請求項１２に記載のシステム。
22. 前記複数の多層薄膜キャパシタが、複数のトレンチキャパシタを含む、請求項１２に記載のシステム。
23. 前記ダイが、フリップチップである、請求項１２に記載のシステム。
24. 前記インターポーザの前記第２の側面上に配置された基板をさらに含む、請求項１２に記載のシステム。
25. 前記互い違いのパターンが、行ごとの互い違いのパターンおよび列ごとの互い違いのパターンのうちの少なくとも１つである、請求項１２に記載のシステム。
26. インターポーザを作製する方法であって、
    複数の電源端子および接地端子を互い違いのパターンで設けるステップと、
    複数の導電ビアを前記複数の電源端子および接地端子に結合して複数の多層薄膜キャパシタを形成するステップと、
    接点の第１の組と接点の第２の組との間に前記互い違いのパターンおよび前記複数の導電ビアを結合するステップと、を含む、方法。
27. 接点の前記第１の組が、接点の前記第２の組よりも小さなピッチを有する、請求項２６に記載の方法。
28. 前記複数の多層薄膜キャパシタが、金属−絶縁体−金属（ＭＩＭ）構成で形成される、請求項２６に記載の方法。
29. 前記互い違いのパターンが、行ごとの互い違いのパターンおよび列ごとの互い違いのパターンのうちの少なくとも１つである、請求項２６に記載の方法。
30. 前記複数の多層薄膜キャパシタが、複数のトレンチキャパシタを含む、請求項２６に記載の方法。
31. 前記複数の導電ビアが、ガラス貫通ビア（ＴＧＶ）およびシリコン貫通ビア（ＴＳＶ）のうちの少なくとも１つである、請求項２６に記載の方法。
32. 前記複数の導電ビアを形成することが、セラミック材料、有機材料、ガラス材料、およびシリコンのうちの少なくとも１つにおいて実行される、請求項２６に記載の方法。

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