JP2017204511A - 半導体装置、半導体装置の製造方法、及び、電子機器 - Google Patents

半導体装置、半導体装置の製造方法、及び、電子機器 Download PDF

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Abstract

【課題】配線基板と、当該配線基板上に搭載される半導体チップと、の間を、回路素子を介して接続する半導体モジュールにおいて、その配線長を短縮して信号等の伝送品質を向上し、更には半導体モジュールの小型化をも可能ならしめる。【解決手段】配線基板と、前記配線基板の上面に底面を対向して配設された半導体チップと、前記配線基板と前記半導体チップの間に形成された樹脂部と、前記樹脂部に埋設された回路素子と、を備え、前記回路素子は、前記配線基板の上面に形成された配線に接続される第１端子と、前記半導体チップの下面に設けられたバンプに接続される第２端子と、を有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂部に埋設されている、半導体装置。【選択図】図１

Description

本技術は、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
従来、半導体チップ及び受動部品を配線基板の上に実装した半導体モジュールが知られている。このような半導体モジュールでは、配線基板の実装面上に、半導体チップと受動部品とが水平方向に２次元的に並んだ状態で実装されることが一般的である。半導体チップと受動部品との間には、ある程度の間隔を設けて受動部品を実装する必要があり、これによりはんだ印刷時や半導体チップをワイヤボンディングする際の信頼性を確保する。このため、配線基板の面積が大きくなりがちであり、半導体モジュールの小型化を難しくしていた。
特許文献１には、配線基板の中央主要部の配線層に受動部品を接続しつつ実装し、受動部品が実装された領域に受動部品を封止する樹脂部を形成し、樹脂部の上に半導体チップを実装し、半導体チップの上面端子と配線基板の周縁側の配線層とをワイヤで接続した半導体モジュールが開示されている。このように、配線基板と半導体チップの間の空間に３次元的に受動部品を配設することで、半導体モジュールを小型化することができる。
特開２００７−６７２３４号公報
しかしながら、上述した特許文献１に記載の半導体モジュールでは、半導体チップと配線基板上に実装された受動素子とを接続する配線長が長くなる傾向がある。半導体チップと配線基板との間をワイヤボンディングで接続するためである。すなわち、半導体チップの端子と配線基板の中央主要部の配線層に接続された受動部品との間の配線長は、半導体チップ上面の端子から弧を描いて下方の配線基板上の配線に向けて延びるワイヤと、配線基板上の周縁側と中央主要部とを接続する配線の配線長とを加えた長さとなる。
素子間の配線長は、一般に短い方が好ましく、特に高周波ノイズ除去用のバイパスコンデンサについては、半導体チップの端子と短距離で接続することが望ましい。バイパスコンデンサは、半導体チップの端子と接続する配線長が長くなる程、ノイズ除去の効果が低下するためである。
上述した特許文献１に記載の技術では、半導体チップの端子と受動部品の間の配線長は短くすることが困難である。加えて、ワイヤボンディング用の空間領域が配線基板上に必要となり、半導体モジュール全体の小型化を阻害する要因にもなっていた。
本技術は、前記課題に鑑みてなされたもので、配線基板と、当該配線基板上に搭載される半導体チップと、の間を、回路素子を介して接続する半導体モジュールにおいて、その配線長を短縮して信号等の伝送品質を向上することを目的とし、更には半導体モジュールの小型化をも可能ならしめることを目的とする。
本技術の態様の１つは、配線基板と、前記配線基板の上面に底面を対向して配設された半導体チップと、前記配線基板と前記半導体チップの間に形成された樹脂部と、前記樹脂部に埋設された回路素子と、を備え、前記回路素子は、前記配線基板の上面に形成された配線に接続される第１端子と、前記半導体チップの下面に設けられたバンプに接続される第２端子と、を有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂部に埋設されている、半導体装置である。
本技術の他の態様の１つは、少なくとも第１端子と第２端子とを有する回路素子を、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記配線基板から遠ざかる方向に向けて、配線基板上に配置する工程と、前記配線基板の上面に形成された配線に前記回路素子の第１端子を接続固定する工程と、前記回路素子を埋設する樹脂層を前記配線基板の上面に堆積する工程と、前記回路素子の第２端子に接続する再配線を前記樹脂層の上面に形成する工程と、前記樹脂層の上面の再配線に半導体チップのバンプを接続固定する工程と、を含んで構成される半導体装置の製造方法である。
本技術の他の態様の１つは、配線基板と、前記配線基板の上面に底面を対向して配設された半導体チップと、前記配線基板と前記半導体チップの間に形成された樹脂部と、前記樹脂部に埋設された回路素子と、を備え、前記回路素子が、前記配線基板の上面に形成された配線に接続される第１端子と前記半導体チップの下面に設けられたバンプに接続される第２端子とを有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂層に埋設されている電子機器である。
なお、以上説明した半導体装置や電子機器は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、上述した半導体装置の製造方法は、他の方法の一環として実施したり、各工程に対応する手段を備えた半導体装置の製造装置として実施したり、上述した製造方法の構成に対応した機能をコンピュータに実現させるプログラム、当該プログラムを記録したコンピュータ読み取り可能な記録媒体、等として実施したりする等、各種の態様で実現可能である。
本技術によれば、配線基板と、当該配線基板上に搭載される半導体チップと、の間を、回路素子を介して接続する半導体モジュールにおいて、その配線長を短縮して信号等の伝送品質を向上することが可能であり、更には半導体モジュールの小型化についても可能となる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
第１の実施形態に係る半導体装置の概略構成を示す図である。 チップ型素子の一例を示す図である。 第１の実施形態に係る半導体装置の他の例を示す図である。 第１の実施形態に係る半導体装置の更に他の例を示す図である。 第１の実施形態に係る半導体装置の更に他の例を示す図である。 第１の実施形態に係る半導体装置の更に他の例を示す図である。 半導体モジュールの製造に係る各工程を示す図である。 従来のワイヤボンディング方式で接続を行った半導体モジュールと、第１の実施形態に係る半導体モジュールと、で電源用のバイパスコンデンサを介した配線における入力インピーダンスを比較したシミュレーション結果である。 第２の実施形態に係る半導体装置の概略構成を示す図である。 電子機器の一例としての携帯通信端末のハードウェア構成を示すブロック図である。
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
（１）第１の実施形態：
図１は、本実施形態に係る半導体装置の概略構成を示す図である。本実施形態に係る半導体装置としての半導体モジュール１００は、配線基板１０、半導体チップ２０、樹脂部３０、回路素子５０とを備える。
配線基板１０の上面には配線層１１が形成されている。配線層１１に形成された配線には、適宜の位置に、回路素子等を載置してはんだ等で接続固定するためのパッドが形成されている。本実施形態においては、少なくとも回路素子５０の第１端子５１を載置してはんだ等で接続固定するためのパッドと、後述する貫通電極３２の一方の端部を接続するためのパッドと、が形成されている。
配線基板１０の裏面には必要に応じて半田ボール等のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を付着形成するためのパッドが形成される。このＢＧＡ用のパッドは、配線基板１０の内部配線に電気的に接続されており、又は、配線基板１０を貫通する貫通電極やスルーホールに挿通されたワイヤ等を介して配線層１１に電気的に接続されている。
樹脂部３０は、配線基板１０の上面から一定の厚みを有するように形成されている。樹脂部３０の上面は研磨や研削により平坦面に加工されている。樹脂部３０の上面には、回路素子５０の第２端子５２の端部（又は端面）が露出している。なお、樹脂部３０に複数の回路素子５０を埋設する場合、本実施形態においては、複数の回路素子５０が略同じ高さであるものとし、複数の回路素子５０の第２端子５２の端部（又は端面）がいずれも樹脂部３０の上面に露出するものとする。
樹脂部３０は、回路素子５０の略全体を内包する程度の厚みに形成されており、回路素子５０の略全体が樹脂部３０の中に埋設された状態になっている。樹脂部３０の厚みは樹脂部３０の上面と樹脂部３０に埋設される回路素子５０の上端とが略同じ高さとなる程度であり、これにより樹脂部３０の上面から回路素子５０の上端（又は上端面）が露出することになる。
樹脂部３０の上面には再配線層３１が形成されている。再配線層３１を構成する再配線には、適宜の位置にパッドが形成されている。本実施形態においては、少なくとも半導体チップ２０のバンプをはんだ等で接続固定するためのパッドが設けられる。再配線層３１に形成される再配線には、少なくとも回路素子５０の第２端子５２に接続する再配線、及び、後述する貫通電極３２の上端に接続する再配線を含む。
樹脂部３０の回路素子５０が埋設されていない領域には、必要に応じて第２貫通電極としての貫通電極３２が形成される。貫通電極３２は、配線基板１０の上面に略垂直な方向（樹脂部３０の厚さ方向）に沿って延びる形状である。貫通電極３２は、樹脂部３０の上面から下面まで上下に貫通しており、配線基板１０上の配線層１１に形成されるパッドに一端（下端）が接続され、再配線層３１の再配線に他端（上端）が接続されている。
以上の説明したように、再配線層３１には、半導体チップ２０のバンプ、回路素子５０の第２端子５２、及び、貫通電極３２の上端が接続されている。そして、回路素子５０の第２端子５２は、再配線を介して半導体チップ２０のバンプの少なくとも１つに接続されており、貫通電極３２の上端も、再配線を介して半導体チップ２０のバンプの少なくとも１つに接続されている。
従って、回路素子５０を介した配線基板１０と半導体チップ２０との間の接続の配線長は、再配線層３１における回路素子５０の接続対象先である半導体チップ２０のバンプと第２端子５２との間の配線長のみとなる。このように、本実施形態に係る半導体モジュール１００では、回路素子５０を介して配線基板１０と半導体チップ２０との間を接続する配線長が従来に比べて大きく短縮され、当該配線を伝送する信号等の伝送品質を向上することができる。
回路素子５０の具体的な一例としては、表面実装部品であるチップコンデンサやチップ抵抗等のチップ型素子がある。図２は、チップ型素子の一例を示す図である。チップ型素子は、一般に扁平な直方体状の形状を有する。すなわち、金属端子が設けられる互いに隣接しない一対の矩形面を左右面とすると、左右長さｄｘが最も長くなる直方体状であり、左右面である矩形面は一方の辺（例えば、前後長さｄｙ）が他方の辺（例えば、上下長さｄｚ）より長くなる長方形状になっている（ｄｘ＞ｄｙ≧ｄｚ）。
チップ型素子の左右面に設けられる金属端子は、各面を覆いつつその面の隣接面の縁部一定範囲まで含めて覆うキャップ状に形成されている。通常、チップ型素子は、これらキャップ状の金属端子がそれぞれ別のランドに接しつつ、チップ型素子において最も広面積である上下いずれかの面を配線基板１０の上面に対面させて載置・実装されるため（いわゆる横置き）、配線基板１０上においてチップ型素子は［ｄｘ×ｄｙ］の面積を占有する。
これに対し、本実施形態に係る半導体モジュール１００では、チップ型素子で最も狭面積の左右いずれかの面を配線基板１０の上面に対面させて載置・実装されるため（いわゆる縦置き）、配線基板１０上においてチップ型素子は、［ｄｙ×ｄｚ］（＜［ｄｘ×ｄｙ］）程度の占有面積で済む。これにより、従来に比べて、半導体モジュール１００の小型化が可能となり、半導体モジュール１００の素子の高集積化も可能となる。
また、配線基板１０にチップ型素子を載置実装する際、配線基板１０上のパッドには、隣接面の縁部一定範囲に形成された金属端子がそれぞれ別のパッドに接するように載置される。このため、従来のように左右の金属端子を共に配線基板１０上の別のパッドに位置合わせて載置した場合、パッド上に塗布されたクリームはんだ等をリフロー工程等によって溶融及び固化し、金属端子とランドの間をはんだ接続する際に、部品の位置ずれ、浮き、立ち上り等が発生する可能性があった。
これに対し、本実施形態に係る半導体モジュール１００では、チップ型素子を立てて左右いずれか一方の金属端子のみを配線基板１０上のパッドに載置し、パッド上に塗布されたクリームはんだ等をリフロー工程等によって溶融及び固化し、金属端子とパッドとの間をはんだ接続する。このため部品の位置ずれが発生しにくく、仮に位置ずれが発生してもその影響は従来に比べて小さく、浮きや立ち上りについては発生する恐れが皆無である。
なお、半導体チップ２０と樹脂部３０の隙間（バンプの隙間）には、図３に示すように、アンダーフィル材６０を充填してもよい。これにより、半導体チップ２０と樹脂部３０の一体性が向上するとともに、バンプと再配線層３１の接続が保護され、半導体モジュール１００信頼性を向上させることができる。
更に、半導体チップ２０と樹脂部３０の隙間（バンプの隙間）にアンダーフィル材６０を充填した後、図４に示すように、半導体チップ２０を樹脂部３０の上からモールド樹脂７０で封止してもよい。あるいは、アンダーフィル材での半導体チップ２０と樹脂部３０の隙間（バンプの隙間）への充填を行わず、図５に示すように、モールドアンダフィル材８０を用いて、半導体チップ２０と樹脂部３０の隙間（バンプの隙間）への充填及び、樹脂部３０の上から半導体チップ２０への樹脂封止を１工程で行ってもよい。
また、回路素子５０は、上述した半導体チップ２０と配線基板１０の間に縦置きで配設するだけでなく、図６に示すように、回路素子５０の一部を配線基板１０上の半導体チップ２０の外側位置に横置きで配設してもよい。このように、回路素子５０の配設態様として、半導体チップ２０と配線基板１０の間に縦置きする態様と半導体チップ２０の外に横置きで配設する態様とを併用することで、設計の自由度を向上することができる。
以下、半導体モジュール１００の製造方法について説明する。
図７は、半導体モジュール１００の製造に係る各工程を示す図である。なお、図７には、１つの半導体モジュール１００だけを示してあるが、実際には、配線基板１０を連結した集合基板の状態で複数チップ分の製造を行い、集合基板の底面にＢＧＡを形成した後、集合基板をダイシングにより各配線基板１０に個片化する。
まず、配線基板１０に回路素子５０を実装する。具体的には、配線層１１の所定のパッドに回路素子５０の一方の端子である第１端子５１をはんだ等で接続固定する。例えば、所定のパッドにクリームはんだを塗布し、第１端子５１を配線基板１０の上面に対向させつつ第２端子５２を配線基板１０から遠ざかる方向に向けて、クリームはんだの上に第１端子５１を当接させつつ回路素子５０を立設させ、リフローを行うことによりはんだの溶融及び固化を行う。
このとき、回路素子５０の他方の端子である第２端子５２は配線基板１０と非対面状態であり、配線基板１０の上面から最も離間した位置にあり、当然ながら回路素子５０の他方の端子である第２端子５２は配線基板１０には接続されない。例えば、回路素子５０を上述したチップ型素子により構成する場合、左面の金属端子が配線層１１の所定のパッドに接続固定されると、回路素子５０は縦置き状態で配線基板１０上に固定され、右面の金属端子は配線基板１０の上面とは非対面状態であり、配線基板１０の上面から最も離間して位置する。
次に、配線基板１０の上に封止樹脂を堆積させて樹脂部３０’を形成する。樹脂部３０’は、回路素子５０の全体を内包する程度の高さに堆積され、回路素子５０の第２端子５２も含めて樹脂部３０’に内包される程度に堆積する。すなわち、回路素子５０は、いったん第２端子５２も含めて樹脂部３０’の中に非露出状態で埋設される。
次に、樹脂部３０’の上面を研磨又は研削により上面を平坦化することにより回路素子５０の第２端子５２を露出させて樹脂部３０を形成する。
次に、樹脂部３０に、樹脂部３０を上下に貫通する貫通孔３２’を形成する。貫通孔３２’は、例えばレーザー照射により形成される。具体的には、貫通電極３２の接続先となる配線層１１のパッドに向けて、配線基板１０の上面に略垂直にレーザーを照射する。これにより、樹脂部３０の上面側と配線層１１のパッドとの間を連通する貫通孔３２’が配線基板１０の上面に略垂直な方向に沿って直線状に延びるように形成される。
次に、貫通孔３２’の開口部以外の樹脂部３０上面を覆うようにレジストを形成し、樹脂部３０の上面の側から、例えば、Ｃｕ等の金属をメッキにより埋め込み充填する。これにより、配線基板１０の上面に垂直な方向に直線状に延びる貫通電極３２が形成され、樹脂部３０の上面側と配線層１１のパッドとを電気的に接続する配線となる。
次に、再配線加工技術を用いて樹脂部３０の上面に再配線層３１を形成する。再配線層３１には、この再配線層３１の上に搭載される半導体チップ２０のバンプとの接続に用いるバッドが形成されている。再配線層３１を構成する再配線は、バンプ接続用のパッドと、回路素子５０の第１端子５１又は貫通電極３２の上端と、の間を接続するように形成される。その後、再配線層３１の上にポリイミド等の保護層３３（不図示）を形成し、バンプ接続用のパッドを覆う部位をエッチングにより除去してパッドを露出させる。
次に、バンプ接続用のパッドの位置に半導体チップ２０のバンプをそれぞれ合わせて再配線層３１の上に半導体チップ２０を載置し、半導体チップ２０をフリップチップ実装する。その後、配線基板１０の裏面のパッドにＢＧＡを付着形成する。以上説明した製造方法により、上述した半導体モジュール１００を作製することができる。
次に、上述した半導体モジュール１００の実施例について説明する。図８は、従来のワイヤボンディング方式で接続を行った半導体モジュールと、本実施形態に係る半導体モジュール１００とについて、半導体チップ２０に対する電源供給ラインであって電源用のバイパスコンデンサを介設したラインにおける入力インピーダンスを比較したシミュレーション結果である。
従来の半導体モジュールは、半導体チップ２０下の配線基板１０上に電源用のバイパスコンデンサを配置し、半導体チップ２０と配線基板１０との間の接続にはワイヤボンディングを用いている。従来のワイヤボンディング方式で接続を行った半導体モジュールについては、ワイヤの直径を２０μｍ、長さを０．８ｍｍとした。配線及び再配線については、いずれも幅を０．２４ｍｍ、長さを４ｍｍ、厚さを１８μｍとした。なお、半導体チップ２０のバンプは、いずれも直径を４０μｍ、高さを５０μｍとした。電源用のバイパスコンデンサの容量は、いずれも１００ｐＦとした。
その結果、本実施形態に係る半導体モジュール１００は、１０Ｍｈｚ以上の高周波数領域において従来のワイヤボンディング方式で接続を行った半導体モジュールに比べて入力インピーダンスが低くなっており、更に、２０ＭＨｚ以上の高周波数領域においては、従来のワイヤボンディング方式で接続を行った半導体モジュールに比べて入力インピーダンスが約１／１０に抑えられていることが分かる。すなわち、回路素子５０を介して接続する配線基板１０と半導体チップ２０との間の配線長を短縮することにより、信号等の伝送品質が向上することが分かる。
（２）第２の実施形態：
図９は、本実施形態に係る半導体装置の概略構成を示す図である。本実施形態に係る半導体装置としての半導体モジュール２００は、配線基板１０と半導体チップ２０の間に縦置きされる回路素子５０の高さが複数種類ある点を除くと、第１の実施形態に係る半導体モジュール１００と同様であるため、同じ符号を付して詳細な説明を省略する。
半導体モジュール２００は、高さが互いに異なる回路素子２５０ａ，２５０ｂを備える。回路素子２５０ａは、第１端子２５１ａから第２端子２５２ａまでの長さが樹脂部３０の厚みと略同一である一方、回路素子２５０ｂは、第１端子２５１ｂから第２端子２５２ｂまでの長さが樹脂部３０の厚みよりも短くなっている。
このため、半導体モジュール２００においては、第１端子２５１ｂから第２端子２５２ｂまでの長さが樹脂部３０の厚みよりも短い回路素子２５０ｂについては、樹脂部３０の上面と第１端子２５１ｂとの間に、上述した貫通電極３２と同様の第１貫通電極としての貫通電極２３２が形成される。これにより、半導体チップ２０と配線基板１０の間に配設される回路素子の端子間長さにばらつきがある場合にも、これら回路素子を全て縦置きで実現し、半導体チップ２０と配線基板１０との配線長を従来に比べて短縮することができる。
（３）第３の実施形態：
図１０は、上述した半導体モジュール１００又は２００を備える電子機器の一例としての携帯通信端末３００のハードウェア構成を示すブロック図である。携帯通信端末３００は、例えばスマートホンや携帯ゲーム機などの可搬型の情報処理装置である。
携帯通信端末３００は、メインプロセッサ３１１と、メインメモリ３１２と、通信モジュール３１３と、電源３１４と、電源制御回路３１５と、を含んで構成されている。例えば、メインプロセッサ３１１や通信モジュール３１３として、上述した半導体モジュール１００又は２００の構成を採用できる。
メインプロセッサ３１１は、メインメモリ３１２に記憶されているプログラムに従って各種の情報処理を実行する。例えば、通信モジュール３１３が他の携帯通信端末から受信したデータを用いて、各種の処理を実行する。
メインメモリ３１２は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ素子を含み、メインプロセッサ３１１が実行するプログラムを格納する。また、メインメモリ３１２は、メインプロセッサ３１１のワークメモリとしても動作する。
通信モジュール３１３は、メインプロセッサ３１１の指示に従って、他の通信機器との間で無線データ通信を行う。この無線データ通信は、ＩＥＥＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ， Ｉｎｃ．）８０２．１１規格に基づく無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）やＢｌｕｅｔｏｏｔｈ(登録商標)など、各種の方式で実現することができる。
電源３１４は、二次電池等であって、携帯通信端末３００の動作に必要な電力を供給する。電源制御回路３１５は、電源３１４が供給する電力を必要に応じて変圧し、携帯通信端末３００の各部に供給する。このとき、半導体モジュール１００又は２００の構成を採用したメインプロセッサ３１１や通信モジュール３１３には、縦置きの電源用のバイパスコンデンサを介して電力が供給されることになる。
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した各実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下のような構成を取ることができる。
（１）
配線基板と、
前記配線基板の上面に底面を対向して配設された半導体チップと、
前記配線基板と前記半導体チップの間に形成された樹脂部と、
前記樹脂部に埋設された回路素子と、
を備え、
前記回路素子は、前記配線基板の上面に形成された配線に接続される第１端子と、前記半導体チップの下面に設けられたバンプに接続される第２端子と、を有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂部に埋設されている、半導体装置。
（２）
前記第２端子は、前記樹脂部の上面に沿って形成された再配線を介して前記バンプに接続されている、前記（１）に記載の半導体装置。
（３）
前記第２端子は、前記樹脂部の上面から前記回路素子の第２端子まで延びる貫通孔内に形成された第１貫通電極を介して前記半導体チップのバンプに接続されている、前記（１）又は前記（２）に記載の半導体装置。
（４）
前記回路素子は、表面実装部品である
前記（１）〜前記（３）の何れか１つに記載の半導体装置。
（５）
前記回路素子は、前記半導体チップに対する電源供給ライン上に介設される電源用のバイパスコンデンサである
前記（１）〜前記（４）の何れか１つに記載の半導体装置。
（６）
前記樹脂部の上面から前記配線基板の上面に形成された配線まで延びる貫通孔内に形成された第２貫通電極を更に有し、
前記第２貫通電極は、前記配線基板の上面に形成された配線と、前記半導体チップのバンプとを接続する、
前記（１）〜前記（５）の何れか１つに記載の半導体装置。
（７）
少なくとも第１端子と第２端子とを有する回路素子を、前記第１端子を前記配線基板の上面に対向させつつ前記第２端子を前記配線基板から遠ざかる方向に向けて、配線基板上に配置する工程と、
前記配線基板の上面に形成された配線に前記回路素子の第１端子を接続固定する工程と、
前記回路素子を埋設する樹脂層を前記配線基板の上面に堆積する工程と、
前記回路素子の第２端子に接続する再配線を前記樹脂層の上面に形成する工程と、
前記樹脂層の上面の再配線に半導体チップのバンプを接続固定する工程と、
を含んで構成される半導体装置の製造方法。
（８）
配線基板と、
前記配線基板の上面に底面を対向して配設された半導体チップと、
前記配線基板と前記半導体チップの間に形成された樹脂部と、
前記樹脂部に埋設された回路素子と、
を備え、
前記回路素子が、前記配線基板の上面に形成された配線に接続される第１端子と前記半導体チップの下面に設けられたバンプに接続される第２端子とを有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂層に埋設されている、電子機器。
１０…配線基板、１１…配線層、２０…半導体チップ、３０…樹脂部、３０’…樹脂部、３１…再配線層、３２…貫通電極、３２’…貫通孔、３３…保護層、５０…回路素子、５１…第１端子、５２…第２端子、６０…アンダーフィル材、７０…モールド樹脂、８０…モールドアンダフィル材、１００…半導体モジュール、２００…半導体モジュール、２３２…貫通電極、２５０ａ…回路素子、２５０ｂ…回路素子、２５１ａ…第１端子、２５１ｂ…第１端子、２５２ａ…第２端子、２５２ｂ…第２端子、３００…携帯通信端末、３１１…メインプロセッサ、３１２…メインメモリ、３１３…通信モジュール、３１４…電源、３１５…電源制御回路

Claims (8)

  1. 配線基板と、
    前記配線基板の上面に底面を対向して配設された半導体チップと、
    前記配線基板と前記半導体チップの間に形成された樹脂部と、
    前記樹脂部に埋設された回路素子と、
    を備え、
    前記回路素子は、前記配線基板の上面に形成された配線に接続される第１端子と、前記半導体チップの下面に設けられたバンプに接続される第２端子と、を有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂部に埋設されている、半導体装置。
  2. 前記第２端子は、前記樹脂部の上面に沿って形成された再配線を介して前記バンプに接続されている、請求項１に記載の半導体装置。
  3. 前記第２端子は、前記樹脂部の上面から前記回路素子の第２端子まで延びる貫通孔内に形成された第１貫通電極を介して前記半導体チップのバンプに接続されている、請求項１に記載の半導体装置。
  4. 前記回路素子は、表面実装部品である
    請求項１に記載の半導体装置。
  5. 前記回路素子は、前記半導体チップに対する電源供給ライン上に介設される電源用のバイパスコンデンサである
    請求項１に記載の半導体装置。
  6. 前記樹脂部の上面から前記配線基板の上面に形成された配線まで延びる貫通孔内に形成された第２貫通電極を更に有し、
    前記第２貫通電極は、前記配線基板の上面に形成された配線と、前記半導体チップのバンプとを接続する、
    請求項１に記載の半導体装置。
  7. 少なくとも第１端子と第２端子とを有する回路素子を、前記第１端子を前記配線基板の上面に対向させつつ前記第２端子を前記配線基板から遠ざかる方向に向けて、配線基板上に配置する工程と、
    前記配線基板の上面に形成された配線に前記回路素子の第１端子を接続固定する工程と、
    前記回路素子を埋設する樹脂層を前記配線基板の上面に堆積する工程と、
    前記回路素子の第２端子に接続する再配線を前記樹脂層の上面に形成する工程と、
    前記樹脂層の上面の再配線に半導体チップのバンプを接続固定する工程と、
    を含んで構成される半導体装置の製造方法。
  8. 配線基板と、
    前記配線基板の上面に底面を対向して配設された半導体チップと、
    前記配線基板と前記半導体チップの間に形成された樹脂部と、
    前記樹脂部に埋設された回路素子と、
    を備え、
    前記回路素子が、前記配線基板の上面に形成された配線に接続される第１端子と前記半導体チップの下面に設けられたバンプに接続される第２端子とを有し、前記第１端子を前記配線基板の上面に向けつつ前記第２端子を前記半導体チップの下面に向けた状態で前記樹脂層に埋設されている、電子機器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942405B2 (en) * 2021-11-12 2024-03-26 Ati Technologies Ulc Semiconductor package assembly using a passive device as a standoff

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043718A (ja) * 2000-05-17 2002-02-08 Ngk Spark Plug Co Ltd 配線基板
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
JP4081284B2 (ja) * 2002-03-14 2008-04-23 富士通株式会社 高周波集積回路モジュール
WO2005034231A1 (ja) * 2003-10-06 2005-04-14 Nec Corporation 電子デバイスおよびその製造方法
JP2005150490A (ja) * 2003-11-18 2005-06-09 Canon Inc Ｉｃとプリント配線基板間のシート部品
US7294791B2 (en) * 2004-09-29 2007-11-13 Endicott Interconnect Technologies, Inc. Circuitized substrate with improved impedance control circuitry, method of making same, electrical assembly and information handling system utilizing same
US7227247B2 (en) * 2005-02-16 2007-06-05 Intel Corporation IC package with signal land pads
JP4190527B2 (ja) 2005-08-31 2008-12-03 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100782483B1 (ko) * 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
US20070251719A1 (en) * 2006-04-27 2007-11-01 Rick Sturdivant Selective, hermetically sealed microwave package apparatus and methods
US7709934B2 (en) * 2006-12-28 2010-05-04 Intel Corporation Package level noise isolation
JP4745264B2 (ja) * 2007-02-15 2011-08-10 富士通株式会社 キャパシタ内蔵インターポーザモジュールの製造方法及びパッケージの製造方法
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
KR101752829B1 (ko) * 2010-11-26 2017-06-30 삼성전자주식회사 반도체 장치
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
JP2013243227A (ja) * 2012-05-18 2013-12-05 Ibiden Co Ltd 配線板及びその製造方法
US9171790B2 (en) * 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8963335B2 (en) * 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US9263377B2 (en) * 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US20140167273A1 (en) * 2012-12-19 2014-06-19 Qualcomm Incorporated Low parasitic package substrate having embedded passive substrate discrete components and method for making same
KR101472638B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 수동소자 내장기판
JP2014192225A (ja) * 2013-03-26 2014-10-06 Ngk Spark Plug Co Ltd 配線基板
JP2014236102A (ja) * 2013-05-31 2014-12-15 凸版印刷株式会社 貫通電極付き配線基板、その製造方法及び半導体装置
JP6110734B2 (ja) * 2013-06-06 2017-04-05 ルネサスエレクトロニクス株式会社 半導体装置
JP6173781B2 (ja) * 2013-06-10 2017-08-02 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9343386B2 (en) * 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
US9370103B2 (en) * 2013-09-06 2016-06-14 Qualcomm Incorported Low package parasitic inductance using a thru-substrate interposer
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
JP6341714B2 (ja) * 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
KR101616625B1 (ko) * 2014-07-30 2016-04-28 삼성전기주식회사 반도체 패키지 및 그 제조방법
US9699921B2 (en) * 2014-08-01 2017-07-04 Fujikura Ltd. Multi-layer wiring board
US9659850B2 (en) * 2014-12-08 2017-05-23 Qualcomm Incorporated Package substrate comprising capacitor, redistribution layer and discrete coaxial connection
US9735079B2 (en) * 2015-10-08 2017-08-15 Dyi-chung Hu Molding compound wrapped package substrate
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit

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