JP2017188645A - ファンアウト半導体パッケージ - Google Patents

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fan
layer
semiconductor package
capacitor
disposed
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キム、ハン
Kim Han
ジャ ハン、ミ
Mi Ja Han
ジャ ハン、ミ
ヘオン フア、カン
Kang Heon Hur
ヘオン フア、カン
グワン コー、ヨン
Young Gwan Ko
グワン コー、ヨン
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Samsung Electro Mechanics Co Ltd
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Abstract

【課題】本発明は、ファンアウト半導体パッケージに関する。【解決手段】本発明は、接続パッドが配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップと、半導体チップの周りに配置された第１キャパシタと、第１キャパシタ及び半導体チップの活性面の少なくとも一部を封止する封止材と、封止材、第１キャパシタ、及び半導体チップの活性面上に配置された第１連結部材と、第１連結部材の半導体チップが配置された側の反対側に配置された第２キャパシタと、を含み、第１連結部材は、半導体チップの接続パッド、第１キャパシタ、及び第２キャパシタと電気的に連結された再配線層を含み、第１キャパシタ及び第２キャパシタは再配線層の同一のパワー用配線を通じて接続パッドと電気的に連結されたファンアウト半導体パッケージに関するものである。【選択図】図９

Description

本発明は、ファンアウト半導体パッケージ、例えば、接続端子を半導体チップが配置された領域の他にも拡張することができるファンアウト半導体パッケージに関するものである。
最近の半導体チップに関する技術開発での主な傾向のうちの一つは部品のサイズを縮小することである。これにより、パッケージ分野でも小型半導体チップ等のニーズが急激に増加するにつれて小型のサイズを有しながら複数のピンを実現することが求められている。
これに適するように提案されたパッケージ技術のうちの一つがファンアウト半導体パッケージである。ファンアウト半導体パッケージは、接続端子を半導体チップが配置された領域の他にも再配線することで、小型のサイズを有しながらも複数のピンを実現することができる。
一方、最近は、ネットブック、タブレットＰＣ、スマートフォン、携帯用ゲーム機等の携帯用電子機器市場が半導体市場の大部分を占めており、このように高速の携帯用電子機器のニーズが増加するにつれて、低電力が求められることはもちろんであり、高速のスイッチング状況でも電力供給が円滑に行われることが求められている。
本発明の様々な目的のうちの一つは、キャパシタを配置できる空間が限定されるにもかかわらず、低周波領域及び高周波領域の入力インピーダンスをすべて改善させることができる半導体パッケージを提供することである。
本発明を通じて提案する様々な解決手段のうちの一つは、再配線層を含む連結部材の一側及び他側にそれぞれキャパシタを配置し、且つこれらを再配線層内の同一のパワー用配線に連結して、半導体チップの接続パッドと電気的に連結させることである。
例えば、本発明によるファンアウト半導体パッケージは、接続パッドが配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップと、半導体チップの周りに配置された第１キャパシタと、第１キャパシタ及び半導体チップの活性面の少なくとも一部を封止する封止材と、封止材、第１キャパシタ、及び半導体チップの活性面上に配置された第１連結部材と、第１連結部材の半導体チップが配置された側の反対側に配置された第２キャパシタと、を含み、第１連結部材は、半導体チップの接続パッド、第１キャパシタ、及び第２キャパシタと電気的に連結された再配線層を含み、第１キャパシタ及び第２キャパシタは再配線層の同一のパワー用配線を通じて接続パッドと電気的に連結されたものであってよい。
本発明のいくつかの効果の一効果は、キャパシタを配置できる空間が限定されるにもかかわらず、低周波領域及び高周波領域の入力インピーダンスをすべて改善させることができるファンアウト半導体パッケージを提供することができることである。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファンイン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファンイン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンアウト半導体パッケージの概略的な形状を示す断面図である。 ファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図である。 ファンアウト半導体パッケージの一例を概略的に示す断面図である。 図９のファンアウト半導体パッケージの概略的なＩ−Ｉ'線に沿った切断平面図である。 図９のファンアウト半導体パッケージをＡ方向から見た形状を概略的に示す平面図である。 ファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の連結形態の一例を概略的に示す斜視図である。 ファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の連結形態の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の層別連結形態の一例を概略的に示す斜視図である。 第１キャパシタの一例を概略的に示す斜視図である。 第１キャパシタの他の一例を概略的に示す斜視図である。 第２キャパシタの一例を概略的に示す斜視図である。 第２キャパシタの他の一例を概略的に示す斜視図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図１９のファンアウト半導体パッケージの概略的なＩＩ−ＩＩ'線に沿った切断平面図である。 図１９のファンアウト半導体パッケージをＢ方向から見た形状を概略的に示す平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２２のファンアウト半導体パッケージの概略的なＩＩＩ−ＩＩＩ'線に沿った切断平面図である。 図２２のファンアウト半導体パッケージをＣ方向から見た形状を概略的に示す平面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 ファンアウト半導体パッケージがメインボードに実装された場合の一例を示す断面図である。 第１及び第２キャパシタの組み合わせによるインピーダンスの変化を示す図面である。
以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等はより明確な説明のために誇張されることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０にはチップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０等が物理的及び／または電気的に連結される。これらは、後述する他の部品とも結合して様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、非揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ等のメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）等のロジックチップ等が含まれるが、これに限定されるものではなく、これ以外にもその他の形態のチップ関連部品が含まれることはもちろんである。また、これらチップ関連部品１０２０が互いに組み合わせられることももちろんである。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリー等）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリー等）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ及びその後のものと指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、これ以外にもその他の複数の無線または有線標準またはプロトコルのうちの任意のものが含まれることはもちろんである。また、これらネットワーク関連部品１０３０が上述のチップ関連部品１０２０とともに互いに組み合わせられることももちろんである。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター（ｆｉｌｔｅｒ）、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）等が含まれるが、これに限定されるものではなく、これ以外にもその他の様々な用途のために用いられる受動部品等が含まれることができる。また、これら部品１０４０が上述のチップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わせられることももちろんである。
電子機器１０００の種類により、電子機器１０００はメインボード１０１０に物理的及び／または電気的に連結されたり、または連結されない他の部品を含むことができる。この他の部品には、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、バッテリー１０８０、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、電力増幅器（図示せず）、羅針盤（図示せず）、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー（図示せず）、大量貯蔵装置（例えば、ハードディスクドライブ）（図示せず）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（図示せず）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（図示せず）等があり、これに限定されるものではなく、この他にも電子機器１０００の種類によって様々な用途のために用いられるその他の部品等が含まれることはもちろんである。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、自動車（ａｕｔｏｍｏｔｉｖｅ）等であってよい。但し、これに限定されるものではなく、これらの他にもデータを処理する任意の他の電子機器であることはもちろんである。
図２は電子機器の一例を概略的に示す斜視図である。
図面を参照すると、半導体パッケージは、上述のような多様な電子機器に様々な用途で適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容され、上記メインボード１１１０には様々な部品１１２０が物理的及び／または電気的に連結される。また、カメラ１１３０のようにメインボード１１１０に物理的及び／または電気的に連結されるか、または連結されない他の部品が本体１１０１内に収容される。このとき、上記部品１１２０のうちの一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであってよいが、これに限定されるものではない。また、電子機器は、必ずしもスマートフォン１１００に限定されるものではなく、上述のように他の電子機器であってもよいことはもちろんである。
半導体パッケージ
一般に、半導体チップは、数多くの微細電気回路が集積されているが、それ自体では半導体完成品としての役割を果たすことができず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そのため、半導体チップ自体をそのまま使用せずに、半導体チップをパッケージングしてパッケージの状態で電子機器等に用いる。
半導体パッケージングが必要な理由は、電気的な連結という観点から見る際に、半導体チップと電子機器のメインボードの回路幅に差があるためである。具体的には、半導体チップの場合は接続パッドのサイズが小さく接続パッドとの間隔が非常に微細であるのに対し、電子機器に用いられるメインボードの場合は部品実装パッドのサイズが相対的に大きく部品実装パッドとの間隔が半導体チップのスケールよりも遥かに大きい。したがって、半導体チップを、このようなメインボード上に直接装着することが困難であり、相互の回路幅の差を緩衝させることができるパッケージング技術が求められる。
このようなパッケージング技術によって製造される半導体パッケージは、構造及び用途に応じてファンイン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファンアウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に区分されることができる。
以下では、図面を参照して、ファンイン半導体パッケージとファンアウト半導体パッケージについてより詳しく説明する。
（ファンイン半導体パッケージ）
図３はファンイン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファンイン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）等を含む本体２２２１、本体２２２１の一面上に形成されたアルミニウム（Ａｌ）等の導電性物質を含む接続パッド２２２２、及び本体２２２１の一面上に形成され、且つ接続パッド２２２２の少なくとも一部を覆う酸化膜や窒化膜等のパッシベーション膜２２２３を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。このとき、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボード等はもちろん、中間レベルのプリント回路基板（ＰＣＢ）にも実装されることが困難である。
よって、接続パッド２２２２を再配線するために、半導体チップ２２２０上に、半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）のような絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビア孔２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０等を形成する。即ち、一連の過程を通じて、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファンイン半導体パッケージ２２００が製造される。
このように、ファンイン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子をすべて素子の内側に配置させたパッケージ形態であり、電気的特性が良く安価で生産することができる。したがって、スマートフォンに入る多くの素子がファンイン半導体パッケージの形態で製作されている。具体的には、小型でありながら、高速の信号伝達を実現する方向で開発が行われている。
但し、ファンイン半導体パッケージは、Ｉ／Ｏ端子をすべて半導体チップの内側に配置する必要があるためスペース的な制約が多い。したがって、このような構造は、数多くのＩ／Ｏ端子を有する半導体チップやサイズが小さい半導体チップに適用するには困難な点がある。また、このような脆弱性により、電子機器のメインボードにファンイン半導体パッケージが直接実装されて用いられることができない。半導体チップのＩ／Ｏ端子を再配線工程によってそのサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装されることができる程度のサイズ及び間隔を有するものではないためである。
図５はファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。また、図６はファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファンイン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、即ち、Ｉ／Ｏ端子がインターポーザ基板２３０１を通じて再び再配線され、最終的にはインターポーザ基板２３０１上にファンイン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。このとき、半田ボール２２７０等はアンダーフィル樹脂２２８０等で固定されることができ、外側は成形材２２９０等でカバーされることができる。または、ファンイン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されることもでき、内蔵された状態でインターポーザ基板２３０２によって半導体チップ２２２０の接続パッド２２２２、即ち、Ｉ／Ｏ端子が再び再配線され、最終的に電子機器のメインボード２５００に実装されることができる。
このように、ファンイン半導体パッケージは、電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、再びパッケージング工程を経て、電子機器のメインボードに実装されたり、またはインターポーザ基板内に内蔵されたまま電子機器のメインボードに実装されて用いられている。
（ファンアウト半導体パッケージ）
図７はファンアウト半導体パッケージの概略的な形状を示す断面図である。
図面を参照すると、ファンアウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０で保護され、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０によって半導体チップ２１２０の外側まで再配線される。このとき、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。また、アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（図示せず）等を含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１、絶縁層２１４１上に形成された再配線層２１４２、及び接続パッド２１２２と再配線層２１４２等を電気的に連結するビア２１４３を含むことができる。
このように、ファンアウト半導体パッケージは、半導体チップ上に形成された連結部材を通じて半導体チップの外側にまでＩ／Ｏ端子を再配線して配置させた形態である。上述したように、ファンイン半導体パッケージは、半導体チップのＩ／Ｏ端子をすべて半導体チップの内側に配置する必要がある。その結果、素子のサイズが小さくなるとボールのサイズ及びピッチを減らさなければならないため、標準化したボールレイアウトを用いることができない。これに対し、ファンアウト半導体パッケージは、このように半導体チップ上に形成された連結部材を通じて半導体チップの外側にまでＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても、標準化したボールレイアウトをそのまま用いることができる。また、後述するように、別のインターポーザ基板がなくても、電子機器のメインボードに実装されることができる。
図８はファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図である。
図面を参照すると、ファンアウト半導体パッケージ２１００は、半田ボール２１７０等を通じて電子機器のメインボード２５００に実装されることができる。即ち、上述したように、ファンアウト半導体パッケージ２１００は、半導体チップ２１２０上に、半導体チップ２１２０のサイズを超えてファンアウト領域まで接続パッド２１２２を再配線することができる連結部材２１４０が形成されるため、標準化したボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板等がなくても、電子機器のメインボード２５００に実装されることができる。
このように、ファンアウト半導体パッケージは、別のインターポーザ基板がなくても、電子機器のメインボードに実装されることができることから、インターポーザ基板を用いるファンイン半導体パッケージに比べて厚さを薄く実現することができるため小型化及び薄型化が可能となる。また、熱特性及び電気的特性に優れ、モバイル製品に特に適する。また、印刷回路基板（ＰＣＢ）を利用する一般のＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプよりもコンパクトに実現することができ、曲げ現象の発生による問題を解決することができる。
一方、ファンアウト半導体パッケージとは、このように半導体チップを電子機器のメインボード等に実装するとともに外部の衝撃から半導体チップを保護するためのパッケージ技術を意味するもので、スケールや用途等が異なり、ファンイン半導体パッケージが内蔵されるインターポーザ基板等の印刷回路基板（ＰＣＢ）とは異なる概念である。
以下では、低周波領域及び高周波領域の入力インピーダンスをすべて改善させることができるファンアウト半導体パッケージについて図面を参照して説明する。
図９はファンアウト半導体パッケージの一例を概略的に示す断面図であり、図１０は図９のファンアウト半導体パッケージの概略的なＩ−Ｉ'線に沿った切断平面図である。図１１は図９のファンアウト半導体パッケージをＡ方向から見た形状を概略的に示す平面図である。
図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、半導体チップ１２０の周りに配置された第１キャパシタ１８０と、第１キャパシタ１８０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、封止材１３０、第１キャパシタ１８０及び半導体チップ１２０の活性面上に配置された第１連結部材１４０と、第１連結部材１４０の半導体チップ１２０が配置された側の反対側に配置された第２キャパシタ１９０と、を含む。第１連結部材１４０は、半導体チップ１２０の接続パッド１２２、第１キャパシタ１８０、及び第２キャパシタ１９０と電気的に連結された再配線層１４２ａ、１４２ｂを含む。第１キャパシタ１８０及び第２キャパシタ１９０は再配線層１４２ａ、１４２ｂの同一のパワー用配線Ｐを通じて半導体チップ１２０の接続パッド１２２と電気的に連結される。付加的に、一例によるファンアウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第２連結部材１１０、第１連結部材１４０上に配置されたパッシベーション層１５０、パッシベーション層１５０上に配置され、パッシベーション層１５０の開口部１５１上に配置されたアンダーバンプ金属層１６０、及びアンダーバンプ金属層１６０上に配置された接続端子１７０をさらに含むことができる。
一般に、半導体パッケージは、メインボード等へ実装される際に、半田ボールのような接続端子を用いるようになる。このような接続端子は、再配線層の他側に配置されて、再配線層の配線と電気的に連結される。一方、最近は円滑な電力供給が求められているため、再配線層の他側の接続端子が配置される領域の一部にデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｔｉｏｒ）を配置することが考えられている。ところが、接続端子が配置される空間が限定的であるため、円滑なパワー供給のために、即ち、容量の確保の面においてこのようなデカップリングキャパシタの数を増やす場合、配置可能な接続端子の数が減少するようになる。これは逆に、電力供給に問題を起こす可能性がある。他の配置形態では、再配線層の一側の集積回路の周りにデカップリングキャパシタを配置することを考えることができる。しかし、この場合、デカップリングキャパシタと集積回路との間の電気的接続距離（ｐａｔｈ）が相当あるため、副作用が生じる可能性がある。
一方、一例によるファンアウト半導体パッケージ１００Ａのように、再配線層１４２ａ、１４２ｂを含む第１連結部材１４０の一側及び他側にそれぞれ第１及び第２キャパシタ１８０、１９０を配置し、且つこれらを同一のパワー用配線Ｐに連結させる場合、限られた空間にもかかわらず、十分な容量の確保が可能となり、その結果、円滑なパワー供給が可能となる。また、より低い等価直列インダクタンスを実現することができる。具体的には、第１連結部材１４０の他側に配置された第２キャパシタ１９０の数を増やす代わりに、第１連結部材１４０の一側に配置された第１キャパシタ１８０を導入して、空間の制限を改善させることができる。このとき、単に第１キャパシタ１８０を導入するのではなく、これを第２キャパシタ１９０と同一のパワー用配線Ｐに連結することにより、そのパワー用配線Ｐに連結されたキャパシタの全体の容量を増加させることができる。その結果、低周波領域における入力インピーダンス（Ｉｎｐｕｔ Ｉｍｐｅｄａｎｃｅ）を改善させることができる。また、そのパワー用配線Ｐに連結されたキャパシタの全体の等価直列インダクタンスを減少させることができる。その結果、高周波領域における入力インピーダンス（Ｉｎｐｕｔ Ｉｍｐｅｄａｎｃｅ）を改善させることができる。
以下、一例によるファンアウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
半導体チップ１２０は、数十〜数百万以上の素子が一つのチップ内に集積化した集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であってよい。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップであってよいが、これに限定されるものではない。半導体チップ１２０は、活性ウェハを基盤に形成されることができる。この場合、本体１２１を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）等が用いられることができる。本体１２１には様々な回路が形成されることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのもので、形成物質としては、アルミニウム（Ａｌ）等の導電性物質を特に制限なく用いることができる。また、本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、ＳｉＯ等の酸化膜またはＳｉＮ等の窒化膜等であってよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３を通じて接続パッド１２２の下面は封止材１３０の下面と段差を有することができる。その結果、封止材１３０が接続パッド１２２の下面にブリージングすることをある程度防ぐことができる。また、その他の必要な位置に絶縁膜（図示せず）等がさらに配置されることもできる。
封止材１３０は、半導体チップ１２０、第１キャパシタ１８０、第２連結部材１１０等を保護することができる。封止形態は、特に限定されず、半導体チップ１２０、第１キャパシタ１８０、第２連結部材１１０等の少なくとも一部を包む形態であれば構わない。例えば、封止材１３０は、第１キャパシタ１８０、第２連結部材１１０、半導体チップ１２０の非活性面を覆うことができ、これらの間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第１連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことにより、具体的な物質によって接着剤の役割を果たすとともに座屈（ｂｕｃｋｌｉｎｇ）を減少させることができる。
封止材１３０の具体的な物質は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、同様にエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂に無機フィラーのような補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂等が用いられることができる。また、ＥＭＣ等の公知の成形物質を用いることもできることはもちろんである。必要によっては、熱硬化性樹脂または熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂を用いることもできる。
封止材１３０には、電磁波遮断のために必要に応じて導電性粒子が含まれることができる。導電性粒子は、電磁波遮断が可能なものであればいかなるものも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
第１連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線させる構成である。第１連結部材１４０を通じて様々な機能を有する数十〜数百の接続パッド１２２が再配線されることができ、後述する接続端子１７０を通じてその機能に適するように外部と物理的及び／または電気的に連結されることができる。第１連結部材１４０は、絶縁層１４１ａ、１４１ｂと、絶縁層１４１ａ、１４１ｂ上に配置された再配線層１４２ａ、１４２ｂと、絶縁層１４１ａ、１４１ｂを貫通し、再配線層１４２ａ、１４２ｂを連結するビア１４３ａ、１４３ｂと、を含む。一例によるファンアウト半導体パッケージ１００Ａでは、第１連結部材１４０が複数層で構成されるが、単層で構成されてもよい。
絶縁層１４１ａ、１４１ｂの物質としては絶縁物質が用いられることができる。このとき、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂のような感光性絶縁物質を用いることもできる。この場合、絶縁層１４１ａ、１４１ｂをより薄く形成することができ、より容易にビア１４３ａ、１４３ｂのファインピッチを達成することができる。絶縁層１４１ａ、１４１ｂが複数層で構成される場合、それぞれの絶縁層の物質は、互いに同一であってよく、必要によっては、互いに異なってもよい。また、絶縁層１４１ａ、１４１ｂが複数層で構成される場合、工程によってこれらが一体化してその境界が不明確であり得る。
再配線層１４２ａ、１４２ｂは実質的に接続パッド１２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層１４２ａ、１４２ｂは、該層の設計デザインに応じて様々な機能を行うことができる。例えば、グランド（Ｇｒｏｕｎｄ：ＧＮＤ）パターン、パワー（Ｐｏｗｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等を含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種の信号、例えば、データ信号等を含む。また、再配線層１４２ａ、１４２ｂはそれぞれビアパッドや接続端子パッド等を含む。
再配線層１４２ａ、１４２ｂのうち、一部露出した再配線層１４２ｂには、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、当該技術分野に公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。
ビア１４３ａ、１４３ｂは、互いに異なる層に形成された再配線層１４２ａ、１４２ｂや接続パッド１２２等を電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３ａ、１４３ｂも、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。ビア１４３ａ、１４３ｂは、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、その形状がテーパー状、円筒状等の当該技術分野に公知のすべての形状が適用されることができる。
第１キャパシタ１８０は、第２キャパシタ１９０だけでは足りない容量（Ｃａｐａｃｉｔａｎｃｅ）を補充する役割を果たすことができる。第１キャパシタ１８０は、第１連結部材１４０上の半導体チップ１２０の周りに配置される。即ち、第１キャパシタ１８０は、厚さ方向Ｔを基準に半導体チップ１２０と実質的に同一のレベルに配置される。第１キャパシタ１８０は、第１連結部材１４０のパワー用ビア１４３ａＰを通じて第１連結部材１４０のパワー用配線Ｐに連結される。第１キャパシタ１８０は、積層セラミックキャパシタ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ：ＭＬＣＣ）であってよく、当技術分野において内蔵型（Ｅｍｂｅｄｄｅｄ ｔｙｐｅ）として用いられる積層セラミックキャパシタ（ＭＬＣＣ）であってよい。これにより、十分な容量を補うことができる。
第２キャパシタ１９０は、基本的な容量を提供するとともに、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ：ＥＳＬ）を実現する役割を果たすことができる。第２キャパシタ１９０は、第１連結部材１４０の半導体チップ１２０が配置された側の反対側の接続端子１７０の周りに配置される。即ち、第２キャパシタ１９０は、厚さ方向Ｔを基準に接続端子１７０と実質的に同一のレベルに配置される。このとき、第２キャパシタ１９０は、半導体チップ１２０との電気的連結距離（ｐａｔｈ）が最小限になるように配置される。第２キャパシタ１９０は、別のビアなしで第１連結部材１４０のパワー用配線Ｐと直接連結されることができる。第２キャパシタ１９０は、後述するように、表面実装型（Ｓｕｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｔｅｃｈｎｏｌｏｇｙ：ＳＭＴ ｔｙｐｅ）キャパシタであってよく、これにより、下面電極を有する構造であってよい。その結果、薄型化が可能となり、等価直列インダクタンスを最小化することができる。
第１及び第２キャパシタ１８０、１９０の容量をそれぞれＣ１及びＣ２とするとき、Ｃ１＝Ｃ２であることができる。また、第１及び第２キャパシタ１８０、１９０の厚さをそれぞれｔ１及びｔ２とするとき、ｔ１＞ｔ２であることができる。第２キャパシタ１９０は接続端子１７０の周りに配置される。これにより、接続端子１７０よりも厚さが厚い場合は、ファンアウト半導体パッケージ１００Ａがメインボードに実装されることが困難である。即ち、第２キャパシタ１９０は、その厚さに限界があり、その結果、高容量を有することが難しい。これに対し、第１キャパシタ１８０は、半導体チップ１２０の周りに配置されるため、半導体チップ１２０程度の厚さを有することができる。即ち、第１キャパシタ１８０は、その厚さへの制限が第２キャパシタ１９０よりも小さく、その結果、高容量を有することができる。
第１及び第２キャパシタ１８０、１９０の等価直列インダクタンスをそれぞれＬ１及びＬ２とするとき、Ｌ１＝Ｌ２であることができる。また、第１及び第２キャパシタ１８０、１９０の等価直列抵抗をそれぞれＲ１及びＲ２とするとき、Ｒ１＝Ｒ２であることができる。半導体チップ１２０との電気的接続距離（ｐａｔｈ）が最小化できる第２キャパシタ１９０が低い等価直列インダクタンス及び低い等価直列抵抗を有するほど、同一のパワー用配線Ｐに連結されたキャパシタの全体の等価直列インダクタンス及び等価直列抵抗を下げることができる。
第２連結部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むため、第１連結部材１４０の層数を減らすことができる。必要によっては、具体的な材料に応じてパッケージ１００Ａの剛性を維持することができ、封止材１３０の厚さの均一性の確保等の役割を果たすことができる。場合によっては、第２連結部材１１０によって一例によるファンアウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いられることができる。第２連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０及び第１キャパシタ１８０が第２連結部材１１０と離れるように配置されることができる。例えば、半導体チップ１２０及び第１キャパシタの側面の周りは第２連結部材１１０によって取り囲まれることができる。第１キャパシタは第２連結部材の貫通孔１１０Ｈに形成されたリセスされた空間に配置されることができる。但し、このような配置形態は一例に過ぎず、他の形態で多様に変形されることができ、その形態に応じて、他の機能を行うことができる。
第２連結部材１１０は、第１連結部材１４０と接する絶縁層１１１と、第１連結部材１４０と接し、絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、を含む。第２連結部材１１０は、絶縁層１１１を貫通し、第１及び第２再配線層１１２ａ、１１２ｂを電気的に連結するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に連結される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって生じる段差が最小化するため、第１連結部材１４０の絶縁距離が一定になる。即ち、第１連結部材１４０の再配線層１４２ａ、１４２ｂから絶縁層１１１の下面までの距離と、第１連結部材１４０の再配線層１４２ａ、１４２ｂから接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さよりも小さい。したがって、第１連結部材１４０の高密度配線設計が容易となるという長所がある。
絶縁層１１１の材料は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）等が用いられることができる。必要によっては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
再配線層１１２ａ、１１２ｂは半導体チップ１２０の接続パッド１２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該層の設計デザインによって様々な機能を行うことができる。例えば、再配線層１１２ａ、１１２ｂは、それぞれグランド（Ｇｒｏｕｎｄ：ＧＮＤ）配線、パワー（Ｐｏｗｅｒ：ＰＷＲ）配線、信号（Ｓｉｇｎａｌ：Ｓ）配線等を含むことができる。また、再配線層１１２ａ、１１２ｂは、ビアパッドや接続端子パッド等を含むこともできる。これに制限されないが、一例として、再配線層１１２ａ、１１２ｂは大部分グランド配線からなることができる。この場合、第１連結部材１４０の再配線層１４２ａ、１４２ｂにグランドパターンを最小化して形成することができるため、配線設計自由度が向上することができる。
再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１に露出した一部の配線には、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に連結させ、その結果、第２連結部材１１０内に電気的経路を形成させる。ビア１１３も、形成物質として導電性物質を用いることができる。ビア１１３は、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、テーパー状だけでなく、円筒状等の公知のすべての形状が適用されることができる。
第２連結部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第１連結部材１４０の再配線層１４２ａ、１４２ｂの厚さよりも厚ければよい。第１連結部材１１０は、半導体チップ１２０の厚さ以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂも、そのスケールに合わせてより大きなサイズで形成することができる。これに対し、第１連結部材１４０の再配線層１４２ａ、１４２ｂは、第１連結部材１４０の薄型化のために、第２連結部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。
半導体チップ１２０の非活性面は、第２連結部材１１０の第２再配線層１１２ｂの上面より下に位置することができる。例えば、半導体チップ１２０の非活性面は、第２連結部材１１０の絶縁層１１１の上面より下に位置することができる。半導体チップ１２０の非活性面と、第２連結部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。このとき、半導体チップ１２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における半導体チップ１２０の非活性面上の絶縁距離の偏差を最小化することができる。
パッシベーション層１５０は、第１連結部材１４０を外部からの物理的及び化学的損傷等から保護するための付加的な構成である。パッシベーション層１５０は、第１連結部材１４０の再配線層１４２ａ、１４２ｂのうちの一部の配線の一部を露出させる開口部１５１を有することができる。開口部１５１は、再配線層１４２ａ、１４２ｂの一面を完全にまたは一部だけ露出させることができる。場合によっては、側面も露出させることができる。
パッシベーション層１５０の物質としては、特に限定されず、例えば、感光性絶縁物質を用いてもよく、半田レジストを用いてもよい。または、芯材は含まないがフィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）等を用いることができる。パッシベーション層１５０の表面粗さは一般の場合より低くてよい。このように表面粗さが低い場合、回路形成過程で発生し得るいくつかの副作用（Ｓｉｄｅ Ｅｆｆｅｃｔｓ）、例えば、表面の汚れ発生、微細回路実現の難しさ等を改善させることができる。
アンダーバンプ金属層１６０は、接続端子１７０との接続信頼性を向上させてボードレベル信頼性を改善させるための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１の少なくとも一部を満たす。アンダーバンプ金属層１６０は、公知の金属化方法で形成されることができる。また、アンダーバンプ金属層１６０は、公知の金属物質を含むことができる。例えば、電解銅めっきでシード層を形成し、その上に無電解銅めっきでめっき層を形成する方法でアンダーバンプ金属層１６０を形成することができる。
接続端子１７０は、ファンアウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファンアウト半導体パッケージ１００Ａは、接続端子１７０を通じて電子機器のメインボードに実装されることができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）等であってよい。接続端子１７０は多重層または単一層で形成されることができる。多重層で形成される場合は銅ピラー（Ｃｕ ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合はスズ−銀半田または銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の個数、間隔、配置形態等は、特に限定されず、通常の技術者にとって設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数によって数十〜数千個であってよいが、これに限定されるものではなく、それ以上またはそれ以下の数を有してもよい。
接続端子１７０のうち少なくとも一つは、ファンアウト（ｆａｎ−ｏｕｔ）領域に配置される。ファンアウト（ｆａｎ−ｏｕｔ）領域とは半導体チップ１２０が配置された領域を外れる領域を意味する。即ち、一例によるファンアウト半導体パッケージ１００Ａはファンアウト（ｆａｎ−ｏｕｔ）パッケージである。ファンアウト（ｆａｎ−ｏｕｔ）パッケージは、ファンイン（ｆａｎ−ｉｎ）パッケージに比べて信頼性に優れ、複数のＩ／Ｏ端子の実現が可能であり、３Ｄ相互接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等と比較して別途の基板がなくても電子機器への実装が可能であるため、パッケージの厚さを薄く製造することができ、価格競争力にも優れる。
図示していないが、必要によっては、第２連結部材１１０の貫通孔１１０Ｈの内壁に金属層がさらに配置されることができる。即ち、半導体チップ１２０の側面の周りが金属層で取り囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００の上部及び／または下部へ効果的に放出することができ、効果的に電磁波遮蔽が可能である、また、必要によっては、第２連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されることもでき、または第２連結部材１１０の貫通孔１１０Ｈが複数個であり、それぞれの貫通孔内に半導体チップが配置されることもできる。
図１２はファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の連結形態の一例を概略的に示す斜視図であり、図１３はファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の連結形態の一例を概略的に示す断面図である。
図面を参照すると、第１及び第２キャパシタ１８０、１９０は、第１連結部材１４０内の再配線層１４２ａ、１４２ｂのうち、同一のパワープレーン（Ｐｏｗｅｒ Ｐｌａｎｅ）に連結されることができる。パワープレーンは、図面とは異なって、実際はもっと多ければよい。即ち、半導体チップ１２０の接続パッド１２２には様々なパワー用接続パッドが存在し、これらとパワー用ビアを通じて連結される様々なパワープレーンが存在することができる。第１及び第２キャパシタ１８０、１９０の両方がこれらのいずれか同一のパワープレーン１４２ａＰ１に連結されることができる。このようなパワープレーン１４２ａＰ１は、例えば、ＣＰＵパワープレーンであってよい。
これに制限されないが、一例として、半導体チップ１２０のいずれかのパワー用接続パッドはパワー用ビア１４３ａＰを通じて上述したパワープレーン１４２ａＰ１に連結されることができ、第１キャパシタ１８０は、他のパワー用ビアを通じて上述したパワープレーン１４２ａＰ１に連結されたパワーライン１４２ａＰ２と連結されて、結果的に上述したパワープレーン１４２ａＰ１に連結されることができる。パワープレーン１４２ａＰ１及びパワーライン１４２ａＰ２は、該層の特定のパワー用配線１４２ａＰを構成することができる。第２キャパシタ１９０は、他の層のいずれかの特定のパワー用配線１４２ｂＰと直接連結されることができ、互いに異なる層のパワー用配線１４２ａＰ、１４２ｂＰがパワー用ビア１４３ｂＰを通じて連結されて、いずれか特定のパワー用配線Ｐを構成することができる。
図１４はファンアウト半導体パッケージの半導体チップ、第１キャパシタ、第２キャパシタ、及びパワー用配線の層別連結形態の一例を概略的に示す斜視図である。
図面を参照すると、第１キャパシタ１８０は、パワー用ビア１４３ａＰを通じて該層のいずれかのパワー用配線１４２ａＰと連結されて、結果的に半導体チップ１２０の特定のパワー用接続パッドと電気的に連結されることができる。また、第２キャパシタ１９０は、他の層のいずれかのパワー用配線１４２ｂＰと直接連結されて、結果的に半導体チップ１２０の第１キャパシタ１８０と電気的に連結された特定のパワー用接続パッドと電気的に連結されることができる。図面において、（ａ）〜（ｃ）は、上面（ｔｏｐ ｖｉｅｗ）斜視図であり、（ｄ）は下面（ｂｏｔｔｏｍ ｖｉｅｗ）斜視図である。
図１５は第１キャパシタの一例を概略的に示す斜視図である。
図面を参照すると、第１キャパシタ１８０は、長さが幅より大きい通常の内蔵型積層セラミックキャパシタであってよい。例えば、第１キャパシタ１８０は、誘電体１８３、及び誘電体１８３を介して交互に配置された第１及び第２内部電極１８４ａ、１８４ｂを含み、厚さが幅及び長さより小さく、幅が長さより小さい本体１８１と、本体１８１の長さ方向両端部を囲み、両端部に交互に引き出された第１及び第２内部電極１８４ａ、１８４ｂとそれぞれ連結された第１及び第２外部電極１８２ａ、１８２ｂと、を含むことができる。このとき、上述した図面を参照すると、第１または第２外部電極１８２ａ、１８２ｂは、第１連結部材１４０内のビア１４３ａＰを通じてパワー用配線１４２ａＰ、１４２ｂＰと連結されることができる。このような内蔵型積層セラミックキャパシタは、十分な容量補充が可能であり、価格競争力に優れるという長所がある。図面において、（ａ）は、一例による第１キャパシタの外観を示す斜視図であり、（ｂ）は、一例による第１キャパシタの内部を示す分解斜視図である。
誘電体１８３は、高い誘電率を有するセラミック粉末を含むものであってよい。このとき、セラミック粉末は、例えば、チタン酸バリウム（ＢＴ）系粉末、チタン酸バリウムストロンチウム（ＢＳＴ）系粉末等を用いることができるが、これに限定されるものではなく、公知の他のセラミック粉末を用いることもできることはもちろんである。第１及び第２内部電極１８４ａ、１８４ｂは、誘電体１８３上に所定の厚さで導電性金属を含むペーストを印刷して形成されることができ、その間に配置された誘電体１８３によって電気的に絶縁されることができる。導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金等であってよいが、これに限定されるものではない。第１及び第２外部電極１８２ａ、１８２ｂは、電極層及び樹脂層を含むことができる。電極層は、導電性物質、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等を含むことができる。樹脂層は、導電性樹脂、例えば、金属粉末及びベース樹脂を含むことができる。金属粉末は、銅（Ｃｕ）、銀（Ａｇ）等を含むものであってよいが、これに限定されるものではない。ベース樹脂は、熱硬化性樹脂、例えば、エポキシ樹脂であってよいが、これに限定されるものではない。
図１６は第１キャパシタの他の一例を概略的に示す斜視図である。
図面を参照すると、第１キャパシタ１８０は、幅が長さより大きい内蔵型積層セラミックキャパシタであってもよい。例えば、第１キャパシタ１８０は、誘電体１８３、及び誘電体１８３を介して交互に配置された第１及び第２内部電極１８４ａ、１８４ｂを含み、厚さが幅及び長さより小さく、幅が長さより大きい本体１８１と、本体１８１の長さ方向両端部を囲み、両端部に交互に引き出された第１及び第２内部電極１８４ａ、１８４ｂとそれぞれ連結された第１及び第２外部電極１８２ａ、１８２ｂと、を含むことができる。このとき、上述した図面を参照すると、第１または第２外部電極１８２ａ、１８２ｂは、第１連結部材１４０内のビア１４３ａＰを通じてパワー用配線１４２ａＰ、１４２ｂＰと連結されることができる。このような形態の内蔵型積層セラミックキャパシタは、十分な容量補充が可能であるだけでなく、低い等価直列インピーダンスを有することができる。それぞれの構成要素の具体的な材料等は上述した通りであるため省略する。図面において、同様に（ａ）は、一例による第１キャパシタの外観を示す斜視図であり、（ｂ）は、一例による第１キャパシタの内部を示す分解斜視図である。
図１７は第２キャパシタの一例を概略的に示す斜視図である。
図面を参照すると、第２キャパシタ１９０は、表面実装型キャパシタであってよい。これにより、下面電極を有する構造であることができる。例えば、第２キャパシタ１９０は、誘電体１９３、誘電体１９３を介して交互に配置された第１及び第２内部電極１９２ａ、１９２ｂ、及び誘電体１９３を貫通し、且つ第１及び第２内部電極１９２ａ、１９２ｂと選択的に連結された第１及び第２ビア電極１９６ａ、１９６ｂを含み、厚さが幅及び長さより小さい本体１９７と、本体１９７の幅方向一面上に離れて配置され、一面に引き出された第１及び第２ビア電極１９６ａ、１９６ｂとそれぞれ連結された第１及び第２外部電極１９８ａ、１９８ｂと、を含むことができる。このとき、上述した図面を参照すると、第１または第２外部電極１９８ａ、１９８ｂは、パワー用配線１４２ｂＰと直接連結されることができる。または、半田付け等を通じて連結されることもできる。第１及び第２ビア電極１９６ａ、１９６ｂは、長さ方向を基準に互いに離れて配置されることができる。同様に、第１及び第２外部電極１９８ａ、１９８ｂは、長さ方向を基準に互いに離れて配置されることができる。このような形態の表面実装型キャパシタは、ウェハ上に、例えば、シリコン（Ｓｉ）基板上に構成要素を順に積層する方法で形成することができる。したがって、一回の工程で複数のキャパシタの製造が可能であり、価格競争力に優れ、薄型化が可能となり、等価直列インダクタンスを最小限に抑えることができる。図面において、（ａ）は、一例による第２キャパシタの外観を示す斜視図であり、（ｂ）は、一例による第２キャパシタの内部を示す断面図である。
第１及び第２内部電極１９２ａ、１９２ｂは、互いに異なる金属物質を含む金属層であることができる。例えば、第１及び第２内部電極１９２ａ、１９２ｂは、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、またはこれらの合金であってよく、互いに異なる金属物質を含むものであってよい。これは、製造工程の過程で選択的エッチング等を用いてこれらそれぞれを選択的に第１及び第２ビア電極１９６ａ、１９６ｂと連結するためのものである。但し、図面とは異なる形態で第１及び第２内部電極１９２ａ、１９２ｂを形成し、選択的に第１及び第２ビア電極１９６ａ、１９６ｂと連結することができれば、第１及び第２内部電極１９２ａ、１９２ｂが互いに同一の物質を含むものであってもよいことはもちろんである。
第１及び第２ビア電極１９６ａ、１９６ｂは、第１及び第２内部電極１９２ａ、１９２ｂと選択的に連結されて、これらを第１及び第２外部電極１９８ａ、１９８ｂと選択的に連結する。第１ビア電極１９６ａは、第１内部電極１９２ａと連結され、第２内部電極１９２ｂとは絶縁される。絶縁方法は、図面に示すように、第１絶縁膜１９５ａを用いることができるが、これに限定されるものではなく、第２内部電極１９２ｂが第１ビア電極１９６ａと連結されないように配置する方法を用いることもできる。第２ビア電極１９６ｂは、第２内部電極１９２ｂと連結され、第１内部電極１９２ａとは絶縁される。絶縁方法は、図面に示すように、第２絶縁膜１９５ｂを用いることができるが、これに限定されるものではなく、第１内部電極１９２ａが第２ビア電極１９６ｂと連結されないように配置する方法を用いることもできる。第１及び第２ビア電極１９６ａ、１９６ｂは、通常の導電性物質を含むことができる。第１及び第２ビア電極１９６ａ、１９６ｂは、それぞれ複数個形成することもでき、これにより、様々な特性を制御することができる。
誘電体１９３は、高い誘電率を有するセラミック粉末を含むものであってよい。このとき、セラミック粉末は、例えば、チタン酸バリウム（ＢＴ）系粉末、チタン酸バリウムストロンチウム（ＢＳＴ）系粉末等を用いることができるが、これに限定されるものではなく、公知の他のセラミック粉末を用いることもできることはもちろんである。本体１９７は、一側に第１及び第２外部電極１９８ａ、１９８ｂを形成するための絶縁層１９４をさらに含むことができる。また、本体１９７は、他側に本体１９７の残りの構成要素を支持することができる基板１９１をさらに含むことができる。絶縁層１９４は、通常の絶縁物質を含むことができる。基板１９１の材質は、特に限定されず、例えば、シリコンウェハ（Ｓｉ Ｗａｆｅｒ）であってよい。
第１及び第２外部電極１９８ａ、１９８ｂは、電極層及び樹脂層を含むことができる。電極層は、導電性物質、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等を含むことができる。樹脂層は、導電性樹脂、例えば、金属粉末及びベース樹脂を含むことができる。金属粉末は、銅（Ｃｕ）、銀（Ａｇ）等を含むものであってよいが、これに限定されるものではない。ベース樹脂は、熱硬化性樹脂、例えば、エポキシ樹脂であってよいが、これに限定されるものではない。
図１８は第２キャパシタの他の一例を概略的に示す斜視図である。
図面を参照すると、第２キャパシタ１９０は、同様に表面実装型キャパシタであってよい。これにより、下面電極を有する構造であることができる。例えば、第２キャパシタ１９０は、誘電体１９３、誘電体１９３を介して交互に配置された第１及び第２内部電極１９２ａ、１９２ｂ、及び誘電体１９３を貫通し、且つ第１及び第２内部電極１９２ａ、１９２ｂと選択的に連結された第１及び第２ビア電極１９６ａ、１９６ｂを含み、厚さが幅及び長さより小さい本体１９７と、本体１９７の幅方向一面上に離れて配置され、一面に引き出された第１及び第２ビア電極１９６ａ、１９６ｂとそれぞれ連結された第１及び第２外部電極１９８ａ、１９８ｂと、を含むことができる。このとき、上述した図面を参照すると、第１または第２外部電極１９８ａ、１９８ｂは、パワー用配線１４２ｂＰと直接連結されることができる。または、半田付け等で連結されることもできる。但し、第１及び第２ビア電極１９６ａ、１９６ｂは、幅方向を基準に互いに離れて配置されることができる。同様に、第１及び第２外部電極１９８ａ、１９８ｂは、幅方向を基準に互いに離れて配置されることができる。即ち、第１及び第２ビア電極１９６ａ、１９６ｂと第１及び第２外部電極１９８ａ、１９８ｂの配置形態が図１７の形態と異なり得る。それぞれの構成要素の具体的な材料等は上述した通りであるため省略する。図面において、同様に（ａ）は、他の一例による第２キャパシタの外観を示す斜視図であり、（ｂ）は、他の一例による第２キャパシタの内部を示す断面図である。
図１９はファンアウト半導体パッケージの他の一例を概略的に示す断面図であり、図２０は図１９のファンアウト半導体パッケージの概略的なＩＩ−ＩＩ'線に沿った切断平面図である。また、図２１は図１９のファンアウト半導体パッケージをＢ方向から見た形状を概略的に示す平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｂは複数の第１キャパシタ１８０を含む。複数の第１キャパシタ１８０はすべて第２キャパシタ１９０と同一のパワー用配線に連結されることができる。この場合、容量確保により有利であり、その結果、インピーダンスをより効果的に改善させることができる。複数の第１キャパシタ１８０はすべて第１連結部材１４０上の半導体チップ１２０の周りに配置される。複数の第１キャパシタ１８０は貫通孔１１０Ｈに形成された複数のリセスされた空間に配置されることができる。場合によっては、一つのリセスされた空間に二つ以上の第１キャパシタ１８０が配置されることもできる。その他、他の構成に対する説明等は上述した一例によるファンアウト半導体パッケージ１００Ａと実質的に同一であるため省略する。
図２２はファンアウト半導体パッケージの他の一例を概略的に示す断面図であり、図２３は図２２のファンアウト半導体パッケージの概略的なＩＩＩ−ＩＩＩ'線に沿った切断平面図である。また、図２４は図２２のファンアウト半導体パッケージをＣ方向から見た形状を概略的に示す平面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｃは複数の第１キャパシタ１８０及び複数の第２キャパシタ１９０を含む。複数の第１キャパシタ１８０及び第２キャパシタ１９０はすべて同一のパワー用配線に連結されることができる。この場合、容量確保にさらに有利となり、全体の等価直列インピーダンスをより低くすることができるため、インピーダンスをさらに効果的に改善させることができる。複数の第２キャパシタ１９０はすべて第１連結部材１４０上の半導体チップ１２０が配置された側の反対側の接続端子１７０の周りに配置される。例えば、複数の第２キャパシタ１９０は、パッシベーション層１５０の表面に配置され、接続端子１７０で取り囲まれることができる。その他、他の構成に対する説明等は上述した一例によるファンアウト半導体パッケージ１００Ａ及び他の一例によるファンアウト半導体パッケージ１００Ｂと実質的に同一であるため省略する。
図２５はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｄは、第２連結部材１１０が第１接続部材１４０と接する第１絶縁層１１１ａと、第１連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを通じて電気的に連結されることができる。
第１再配線層１１２ａが埋め込まれるため、上述したように、第１連結部材１４０の絶縁層１４１の絶縁距離が実質的に一定であり得る。また、第２連結部材１１０が多くの数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むため、第１連結部材１４０をさらに簡素化することができる。したがって、第１連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。また、第１再配線層１１２ａが第１絶縁層の内部にリセスされる。これにより、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面との間に段差を有するようになる。その結果、封止材１３０を形成する際に、封止材１３０の形成物質がブリージングし、第１再配線層１１２ａを汚染させることを防止することができる。
第２連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第１連結部材１４０の再配線層１４２と第２連結部材１１０の第１再配線層１１２ａとの間の距離は、第１連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より大きければよい。これは、第１再配線層１１２ａが絶縁層１１１の内部にリセスされることができるためである。なお、第２連結部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第２連結部材１１０は、半導体チップ１２０の厚さに対応する厚さで形成されることができる。これにより、第２連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
第２連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第１連結部材１４０の再配線層１４２の厚さより厚ければよい。第２連結部材１１０は、半導体チップ１２０の厚さ以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに合わせてより大きなサイズで形成することができる。これに対し、第１連結部材１４０の再配線層１４２は、薄型化のために、相対的に小さく形成することができる。
その他、他の構成は上述した一例によるファンアウト半導体パッケージ１００Ａと実質的に同一であるため省略する。図面には示さないが、上述した他の一例によるファンアウト半導体パッケージ１００Ｂ及び１００Ｃの特徴は他の一例によるファンアウト半導体パッケージ１００Ｄにも適用されることができる。
図２６はファンアウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファンアウト半導体パッケージ１００Ｅは、第２連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１２ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第２接続部材１１０がより多くの数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、第１接続部材１４０をさらに簡素化することができる。したがって、第１接続部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、図面には示さないが、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを通じて電気的に連結されることができる。
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さが厚ければよい。第１絶縁層１１１ａは、基本的に剛性を維持するために、比較的厚くてよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの再配線層１１２ｃ、１１２ｄを形成するために導入されたものであってよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってよく、第２絶縁層１１１ｃ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦフィルムまたは感光性絶縁膜であってよいが、これに限定されるものではない。
第２連結部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に位置することができる。また、第１連結部材１４０の再配線層１４２と第２連結部材１１０の第３再配線層１１２ｃとの間の距離は、第１連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より小さければよい。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第１連結部材１４０と接することができるためである。なお、第２連結部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第２連結部材１１０は、半導体チップ１２０の厚さに対応する厚さで形成されることができる。これにより、第２連結部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
第２連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第１連結部材１４０の再配線層１４２の厚さより厚ければよい。第２連結部材１１０は、半導体チップ１２０の厚さ以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄも、より大きいサイズで形成することができる。これに対し、第１連結部材１４０の再配線層１４２は、薄型化のために、相対的に小さく形成することができる。
その他、他の構成または製造方法に対する説明は上述した一例によるファンアウト半導体パッケージ１００Ａと実質的に同一であるため省略する。図面には示さないが、上述した他の一例によるファンアウト半導体パッケージ１００Ｂ及び１００Ｃの特徴は他の一例によるファンアウト半導体パッケージ１００Ｅにも適用されることができる。
図２７はファンアウト半導体パッケージがメインボードに実装された場合の一例を示す断面図である。
図面を参照すると、電子機器は、メインボード４００と、メインボード４００上に配置されたファンアウト半導体パッケージ１００Ａと、ファンアウト半導体パッケージ１００Ａ上に配置されたメモリチップパッケージ２００と、を含む。メインボード４００上には別の受動部品３００等がさらに配置されることができる。メインボード４００は、回路４０１が形成された通常のプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）であってよく、これはリジッド（Ｒｉｇｉｄ）及び／またはフレキシブル（Ｆｌｅｘｉｂｌｅ）基板であることができる。ファンアウト半導体パッケージ１００Ａは上述した通りである。但し、ファンアウト半導体パッケージに上述した他の一例によるファンアウト半導体パッケージ１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅが適用されることもできることはもちろんである。メモリチップパッケージ２００は、配線基板２１０と、配線基板２１０上に配置された一つ以上のメモリチップ２２０と、メモリチップ２２０を封止する封止材２３０と、を含むことができる。このとき、メモリチップ２２０は、ワイヤボンディングで配線基板２１０に連結されることができる。受動部品３００は、キャパシタ、インダクタ等であってよいが、これに限定されるものではない。
ファンアウト半導体パッケージ１００Ａは、接続端子１７０を通じてメインボード４００と電気的に連結されることができる。メインボード４００上に実装された他の受動部品３００等は、メインボード４００に形成された回路４０１を通じて結果的にファンアウト半導体パッケージ１００Ａと電気的に連結されることができる。ファンアウト半導体パッケージ１００Ａは、同様に接続端子２４０を通じてメモリチップパッケージ２００と電気的に連結されることができる。メモリチップパッケージ２００も、結果的に、メインボード４００及び／または他の受動部品３００と電気的に連結されることができる。ファンアウト半導体パッケージ１００Ａの同一のパワー用配線に連結されたキャパシタ１８０、１９０は、メモリチップのパッケージ２００の配線基板２１０内の特定のパワー用配線を通じてメモリチップ２２０と電気的に連結されることができる。また、メインボード４００の特定のパワー用配線とも電気的に連結されることができる。なお、受動部品３００がキャパシタ等である場合は、これらともメインボード４００の特定のパワー用配線を通じて電気的に連結されることができる。その結果、いずれか特定のパワー供給に対するインピーダンスを最小限に抑えることができる。
図２８は第１及び第２キャパシタの組み合わせによるインピーダンスの変化を示す図面である。
図面では、丸１は第１キャパシタ１８０なしで容量１００ｎＦの第２キャパシタ１９０をパワー用配線に連結した場合であり、丸２は容量１００ｎＦの第１キャパシタ１８０と１００ｎＦの第２キャパシタ１９０を同一のパワー用配線に連結した場合であり、丸３は容量２２０ｎＦの第１キャパシタ１８０と容量１００ｎＦの第２キャパシタ１９０を同一のパワー用配線に連結した場合であり、丸４は容量４７０ｎＦの第１キャパシタ１８０と容量１００ｎＦの第２キャパシタ１９０を同一のパワー用配線に連結した場合である。第１キャパシタ１８０の容量を増加させる方法としては、第１キャパシタ１８０自体の容量を増加させる方法及び／または数を増加させる方法を用いることができる。図面を参照すると、第１キャパシタ１８０の容量を増加させ、全体の容量を増加させるほど、インピーダンスを減少させることができることが確認できる。このとき、第２キャパシタ１９０は固定された状態であるため、接続端子１７０が配置される領域が減少せずに限られた空間でもインピーダンスが改善できることが分かる。
一方、本発明で用いられた「一例」または「変更例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例または変更例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１連結部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファンイン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ 成形材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファンアウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ ファンアウト半導体パッケージ
１１０ 第２連結部材
１１１、１１２ａ、１１２ｂ、１１２ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１３０ 封止材
１３１ 開口部
１４０ 第１連結部材
１４１ａ、１４１ｂ 絶縁層
１４２ａ、１４２ｂ 再配線層
１４３ａ、１４３ｂ ビア
１５０ パッシベーション層
１５１ 開口部
１６０ アンダーバンプ金属層
１７０ 接続端子
１８０ 第１キャパシタ
１８１ 本体
１８２ａ、１８２ｂ 外部電極
１８３ 誘電体
１８４ａ、１８４ｂ 内部電極
１９０ 第２キャパシタ
１９１ 基板
１９２ａ、１９２ｂ 内部電極
１９３ 誘電体
１９４ 絶縁層
１９５ａ、１９５ｂ 絶縁膜
１９６ａ、１９６ｂ ビア電極
１９７ 本体
１９８ａ、１９８ｂ 外部電極
２００ メモリチップパッケージ
２１０ 配線基板
２２０ メモリチップ
２３０ 封止材
２４０ 接続端子
３００ 受動部品
４００ メインボード
４０１ 回路

Claims (21)

  1. 接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記半導体チップの周りに配置された第１キャパシタと、
    前記第１キャパシタ及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記封止材、前記第１キャパシタ、及び前記半導体チップの活性面上に配置された第１連結部材と、
    前記第１連結部材の前記半導体チップが配置された側の反対側に配置された第２キャパシタと、を含み、
    前記第１連結部材は、前記半導体チップの接続パッド、前記第１キャパシタ、及び前記第２キャパシタと電気的に連結された再配線層を含み、
    前記第１キャパシタ及び前記第２キャパシタは前記再配線層の同一のパワー用配線を通じて前記半導体チップの接続パッドと電気的に連結される、ファンアウト半導体パッケージ。
  2. 前記第１及び第２キャパシタの容量をそれぞれＣ１及びＣ２とするとき、Ｃ１＝Ｃ２を満たす、請求項１に記載のファンアウト半導体パッケージ。
  3. 前記第１及び第２キャパシタの厚さをそれぞれｔ１及びｔ２とするとき、ｔ１＞ｔ２を満たす、請求項１または２に記載のファンアウト半導体パッケージ。
  4. 前記第１及び第２キャパシタの等価直列インダクタンスをそれぞれＬ１及びＬ２とするとき、Ｌ１＝Ｌ２を満たす、請求項１〜３のいずれか一項に記載のファンアウト半導体パッケージ。
  5. 前記第１及び第２キャパシタの等価直列抵抗をそれぞれＲ１及びＲ２とするとき、Ｒ１＝Ｒ２を満たす、請求項１〜４のいずれか一項に記載のファンアウト半導体パッケージ。
  6. 前記第１及び第２キャパシタは並列連結される、請求項１〜５のいずれか一項に記載のファンアウト半導体パッケージ。
  7. 前記第１連結部材の前記半導体チップが配置された側の反対側に配置され、前記再配線層の配線の少なくとも一部を露出させる開口部を有するパッシベーション層をさらに含み、
    前記第２キャパシタは前記パッシベーション層の表面に配置される、請求項１〜６のいずれか一項に記載のファンアウト半導体パッケージ。
  8. 前記パッシベーション層の開口部上に配置された接続端子をさらに含み、
    前記接続端子は前記第２キャパシタの周りに配置される、請求項７に記載のファンアウト半導体パッケージ。
  9. 貫通孔を有する第２連結部材をさらに含み、
    前記貫通孔内に前記半導体チップ及び前記第１キャパシタが配置され、
    前記封止材の一部が前記第２連結部材の少なくとも一部を封止する、請求項１〜８のいずれか一項に記載のファンアウト半導体パッケージ。
  10. 前記第２連結部材は、第１絶縁層、前記第１連結部材と接し、前記第１絶縁層に埋め込まれた第１再配線層、及び前記第１絶縁層の前記第１再配線層が埋め込まれた側の反対側上に配置された第２再配線層を含み、
    前記第１及び第２再配線層は前記接続パッドと電気的に連結される、請求項９に記載のファンアウト半導体パッケージ。
  11. 前記第２連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結される、請求項１０に記載のファンアウト半導体パッケージ。
  12. 前記第１連結部材の再配線層と前記第１再配線層との間の距離が、前記第１連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項１０または１１に記載のファンアウト半導体パッケージ。
  13. 前記第１再配線層は前記第１連結部材の再配線層より厚さが厚い、請求項１０〜１２のいずれか一項に記載のファンアウト半導体パッケージ。
  14. 前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、請求項１０〜１３のいずれか一項に記載のファンアウト半導体パッケージ。
  15. 前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１１〜１４のいずれか一項に記載のファンアウト半導体パッケージ。
  16. 前記第２連結部材は、第１絶縁層、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置された第３再配線層を含み、
    前記第１〜第３再配線層は前記接続パッドと電気的に連結される、請求項９〜１５のいずれか一項に記載のファンアウト半導体パッケージ。
  17. 前記第２連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第３絶縁層、及び前記第３絶縁層上に配置された第４再配線層をさらに含み、
    前記第４再配線層は前記接続パッドと電気的に連結される、請求項１６に記載のファンアウト半導体パッケージ。
  18. 前記第１絶縁層は前記第２絶縁層より厚さが厚い、請求項１６または１７に記載のファンアウト半導体パッケージ。
  19. 前記第３再配線層は前記第１連結部材の再配線層より厚さが厚い、請求項１６〜１８のいずれか一項に記載のファンアウト半導体パッケージ。
  20. 前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１６〜１９のいずれか一項に記載のファンアウト半導体パッケージ。
  21. 前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、請求項１６〜２０のいずれか一項に記載のファンアウト半導体パッケージ。
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