JP2019087731A - ファン−アウト半導体パッケージ - Google Patents

Abstract

【課題】優れた放熱特性を有するとともに、反りの制御にも効果的であるファン−アウト半導体パッケージを提供する。【解決手段】本発明は、接続パッドが配置された活性面、及び活性面の反対側である非活性面を有する半導体チップと、上記半導体チップの非活性面に付着された放熱部材と、上記半導体チップ及び上記放熱部材のそれぞれの少なくとも一部を覆う封止材と、上記半導体チップの活性面上に配置され、上記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、上記放熱部材の厚さが上記半導体チップの厚さよりも厚いファン−アウト半導体パッケージに関するものである。【選択図】図９

Description

本発明は、半導体パッケージ、例えば、電気接続構造体を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。

最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。

これに応えるために提案された半導体パッケージ技術のうちの一つがファン−アウト半導体パッケージである。ファン−アウトパッケージは、電気接続構造体を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。

一方、最近のファン−アウトパッケージには、プレミアム ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）で必須とされる放熱特性を向上させることが要求されている。

本発明の様々な目的のうちの一つは、優れた放熱特性を有するとともに、反り（Ｗａｒｐａｇｅ）の制御にも効果的であるファン−アウト半導体パッケージを提供することである。

本発明を通じて提案するいくつかの解決手段のうちの一つは、半導体チップの非活性面に半導体チップよりも厚い放熱部材を付着してパッケージングすることである。

本発明のいくつかの効果のうちの一効果は、優れた放熱特性を有するとともに、反りの制御にも効果的であるファン−アウト半導体パッケージを提供することができることである。

電子機器システムの例を概略的に示したブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの一例を概略的に示した断面図である。 図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。 放熱部材に有機コーティング層を形成する過程を概略的に示した断面図である。 半導体チップの非活性面に放熱部材を付着する過程の様々な例を示した工程図である。 半導体チップの非活性面に放熱部材を付着する過程の様々な例を示した工程図である。 ファン−アウト半導体パッケージの製造一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの製造一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 一例に従って製造されたファン−アウト半導体パッケージの放熱効果を概略的に示したものである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。

図２は電子機器の一例を概略的に示した斜視図である。

図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。

半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。

半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。

このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。

以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。

（ファン−イン半導体パッケージ）
図３ａ及び図３ｂはファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。

図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。

このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。

しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。

図５は、ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

図６は、ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆うことができる。又は、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。

このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。

（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。

図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。

このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップを実装することができる。

図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。

このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。

一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などのプリント回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。

以下では、図面を参照して、優れた放熱特性を有するとともに、反りの制御にも効果的であるファン−アウト半導体パッケージについて説明する。

図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。

図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。

図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、接続パッド１２２が配置された活性面１２２Ａ、及び活性面１２２Ａの反対側に配置された非活性面１２２Ｐを有する半導体チップ１２０と、半導体チップ１２０の非活性面１２２Ｐに付着された放熱部材１２５と、半導体チップ１２０及び放熱部材１２５のそれぞれの少なくとも一部を覆う封止材１３０と、半導体チップ１２０の活性面１２２Ａ上に配置され、接続パッド１２２と電気的に連結された再配線層１４２を含む連結部材１４０と、を含む。一例によるファン−アウト半導体パッケージ１００Ａは、半導体チップ１２０の非活性面１２２Ｐに放熱部材１２５が付着されているため、半導体チップ１２０の熱を効果的に放出することができる。

一方、放熱部材１２５は、放熱効果に優れた金属物質で構成されることができ、例えば、銅塊（Ｃｕ ｌｕｍｐ）の形態であればよい。この場合、少ない費用で高放熱効果を期待することができる。さらに、硬い金属の性質や、熱膨張係数のミスマッチの改善などを通じて反りの改善効果も期待することができる。銅塊などを用いる場合、封止材１３０との密着力を改善させるために、放熱部材１２５の表面には表面処理が施されることができる。例えば、一例のように、放熱部材１２５の表面に対しては、シラン処理のような有機物コーティング処理により表面処理することができる。この場合、放熱部材１２５の表面には、シランコーティング層のような有機コーティング層１２７が形成されることができる。

一方、放熱部材１２５は、半導体チップ１２０の非活性面１２２Ｐに接着フィルム１２４によって付着されることができる。接着フィルム１２４は、通常のダイアタッチフィルム（ＤＡＦ：Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）であればよく、これに限定されないが、熱伝導率が高い物質を含む接着フィルムであれば、如何なるものも使用することができる。当業界で通常市販されているダイアタッチフィルムを使用する場合には、接着フィルム１２４の厚さは最小化することが放熱効果のために好ましく、例えば、１０μｍ以下、すなわち、１μｍ〜１０μｍ程度とすることが好ましい。

一方、放熱部材１２５の厚さｔ２は、半導体チップ１２０の厚さｔ１よりも厚ければよい。この場合、高放熱効果を有することは言うまでもなく、封止材１３０で封止する際に、後述するコア部材１１０との高さ違いを最小限に抑えることができるため、封止厚さの不均一による不良を最小化することができる。具体的には、半導体チップ１２０を研削（Ｇｒｉｎｄｉｎｇ）しない状態で放熱部材１２５を付着する場合、付着後の全厚さがコア部材１１０の厚さよりも厚くなることにより、封止厚さの不均一の問題が発生することがある。これを解決するために、放熱部材１２５の厚さｔ２を低減する場合には、放熱効果が十分ではなくなる可能性がある。よって、半導体チップ１２０の厚さｔ１を放熱部材１２５の厚さｔ２よりも薄くすることが好ましい。このような観点から、半導体チップ１２０の厚さｔ１は、放熱部材１２５の厚さｔ２の０．４倍〜０．６倍程度であればよい。

一方、封止材１３０は、絶縁樹脂及び無機フィラーを含む材料で形成することができる。この際、封止材１３０は、熱伝導率を高めるために無機フィラーの含有量を一般の成形材や封止材に比べて高くしたものであればよい。例えば、封止材１３０は、無機フィラーの含有量が６０重量％〜８０重量％程度であればよいが、これに限定されるものではない。

一方、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０ＨＡを有するコア部材１１０をさらに含むことができる。コア部材１１０が導入される場合、反りをより効果的に制御することができる。特に、コア部材１１０に金属物質で形成される複数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成される場合には、より効果的に剛性を維持することができる。接着フィルム１２４及び放熱部材１２５は、半導体チップ１２０と同様に、コア部材１１０の貫通孔１１０ＨＡ内に配置されることができる。すなわち、後述のように、ウェハ状態で放熱部材１２５が接着フィルム１２４を介して半導体チップ１２０の非活性面１２２Ｐに付着された後、ダイシング工程で切断され、このような付着状態で貫通孔１１０ＨＡ内に配置されることができる。この場合、半導体チップ１２０の側面、接着フィルム１２４の側面、及び放熱部材１２５の側面は実質的に同一のレベルに位置することができ、これにより、貫通孔１１０ＨＡを封止材１３０で埋める際に、ボイド不良などの副作用を最小限に抑えることができる。放熱部材１２５の側面に有機コーティング層１２７が形成される場合は、有機コーティング層１２７の側面が半導体チップ１２０の側面及び接着フィルム１２４の側面と実質的に同一のレベルに位置することができる。

一方、一例によるファン−アウト半導体パッケージ１００Ａは、封止材１３０上に配置された放熱パターン層１３２Ｂと、封止材１３０の少なくとも一部を貫通し、放熱パターン層１３２Ｂと放熱部材１２５とを連結する放熱ビア１３３Ｂと、をさらに含むことができる。放熱パターン層１３２Ｂ及び放熱ビア１３３Ｂを導入する場合、放熱部材１２５を通じて放出された熱がより効果的にファン−アウト半導体パッケージ１００Ａの上部に放出されることができる。

一方、一例によるファン−アウト半導体パッケージ１００Ａは、封止材１３０上に配置されたバックサイド配線層１３２Ａと、封止材１３０の少なくとも一部を貫通し、バックサイド配線層１３２Ａとコア部材１１０の複数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのうち最上側に配置される配線層１１２ｄとを電気的に連結するバックサイドビア１３３Ａと、をさらに含むことができる。また、封止材１３０上に配置され、バックサイド配線層１３２Ａの少なくとも一部を露出させる開口部１８０ｈを有するカバー層１８０をさらに含むことができ、この際、露出しているバックサイド配線層１３２Ａの表面には、貴金属めっきのように金属めっきによって形成される表面処理層Ｐが配置されることができる。また、連結部材１４０の下側に配置され、連結部材１４０の再配線層１４２のうち最下側に配置された再配線層１４２の少なくとも一部を露出させる開口部１５０ｈを有するパッシベーション層１５０と、パッシベーション層１５０の開口部１５０ｈに露出する再配線層１４２と連結される複数のアンダーバンプメタル１６０と、パッシベーション層１５０の下側に配置され、複数のアンダーバンプメタル１６０と連結される複数の電気接続構造体１７０と、をさらに含むことができる。また、パッシベーション層１５０の下面に表面実装（ＳＭＴ）された表面実装部品１９０をさらに含むことができる。

以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。

コア部材１１０は、具体的な材料に応じてファン−アウト半導体パッケージ１００Ａの剛性をより改善させることができ、封止材１３０の厚さ均一性を確保するなどの役割を果たすことができる。コア部材１１０に配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄや、接続ビア層１１３ａ、１１３ｂ、１１３ｃなどを形成する場合、ファン−アウト半導体パッケージ１００ＡがＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプのパッケージとして活用されることができる。コア部材１１０は貫通孔１１０ＨＡを有する。貫通孔１１０ＨＡには、接着フィルム１２４を介して放熱部材１２５が付着された半導体チップ１２０がコア部材１１０と所定距離離隔するように配置されることができる。これらの側面周囲はコア部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形で多様に変形することができ、その形態に応じて他の機能を果たすことができる。

コア部材１１０は、連結部材１４０と接する第１絶縁層１１１ａと、連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第２絶縁層１１１ｂ上に配置され、第３配線層１１２ｃを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３接続ビア層１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結される。

第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合には、第１配線層１１２ａの厚さによって発生する段差が最小限に抑えられるため、連結部材１４０の絶縁距離が一定となる。コア部材１１０の第１配線層１１２ａの下面は半導体チップ１２０の接続パッド１２２の下面よりも上側に位置することができる。すなわち、第１配線層１１２ａが第１絶縁層の内部にリセスされて、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面とが段差を有することができる。この場合、封止材１３０の形成物質がブリードされて、第１配線層１１２ａを汚染させることを防止することができる。コア部材１１０は、基板工程などで十分な厚さを有するように製造されることができる一方で、連結部材１４０は半導体工程などで薄く製造されることができるため、コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのそれぞれの厚さは連結部材１４０の再配線層１４２のそれぞれの厚さよりも厚ければよい。

絶縁層１１１ａ、１１１ｂ、１１１ｃの材料は、特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。

配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、該当層の設計デザインに応じて、様々な機能を果たすことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。

接続ビア層１１３ａ、１１３ｂ、１１３ｃは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを電気的に連結させ、その結果、コア部材１１０内に電気経路を形成させる。接続ビア層１１３ａ、１１３ｂ、１１３ｃも、形成物質としては、導電性物質を用いることができる。接続ビア層１１３ａ、１１３ｂ、１１３ｃは、導電性物質で完全に充電されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。一方、工程上の理由で、接続ビア層１１３ａ、１１３ｂ、１１３ｃは、すべて同一の方向に向くテーパー状、すなわち、上部直径が下部直径よりも大きいテーパー状を有することができる。

半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのプロセッサチップ、具体的には、アプリケーションプロセッサチップ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であってもよいが、これに限定されるものではなく、メモリーや電力管理素子のような他の種類の集積回路であってもよいことは言うまでもない。

半導体チップ１２０は、活性ウェハをベースに形成されたものであればよい。この場合、半導体チップの本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであり、形成物質としては、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を特に制限なく用いることができる。本体１２１の活性面１２２Ａ上には、接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができる。これにより、封止材１３０は、パッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を満たすことができる。この場合、封止材１３０が接続パッド１２２の下面にブリードされることをある程度防止することができる。また、その他の必要な位置に絶縁膜（不図示）などがさらに配置されてもよい。半導体チップ１２０はベアダイ（Ｂａｒｅ Ｄｉｅ）であってもよい。これにより、接続パッド１２２が連結部材１４０の接続ビア１４３と物理的に接することができる。但し、半導体チップ１２０の種類に応じて、半導体チップ１２０の活性面１２２Ａ上に別途の再配線層（不図示）がさらに形成されることができ、バンプ（不図示）などが接続パッド１２２と連結された形態を有することもできる。

接着フィルム１２４は、通常のダイアタッチフィルム（ＤＡＦ：Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）であってもよいが、これに限定されるものではなく、熱伝導率が高い物質を含む接着フィルムであれば如何なるものも用いることができる。当業界で通常市販されているダイアタッチフィルムを用いる場合には、接着フィルム１２４の厚さを最小限に抑えることが放熱効果のために好ましく、例えば、１０μｍ以下、すなわち、１μｍ〜１０μｍ程度とすることが好ましい。

放熱部材１２５は、放熱効果に優れた金属物質で構成されることができ、例えば、銅塊（Ｃｕ ｌｕｍｐ）の形態であることができる。この場合、少ない費用で高放熱効果を期待することができる。さらに、硬い金属の性質や、熱膨張係数のミスマッチの改善などを通じて反りの改善効果も期待することができる。銅塊などを用いる場合、封止材１３０との密着力を改善させるために、放熱部材１２５の表面には表面処理が施されることができる。例えば、一例のように、放熱部材１２５の表面に対しては、シラン処理のような有機物コーティング処理により表面処理することができる。この場合、放熱部材１２５の表面には、シランコーティング層のような有機コーティング層１２７が形成されることができる。

放熱部材１２５の厚さｔ２は、半導体チップ１２０の厚さｔ１よりも厚ければよい。この場合、高放熱効果を有することは言うまでもなく、封止材１３０で封止する際に、後述するコア部材１１０との高さ違いを最小限に抑えることができるため、封止厚さの不均一による不良を最小化することができる。具体的には、半導体チップ１２０を研削（Ｇｒｉｎｄｉｎｇ）しない状態で放熱部材１２５を付着する場合、付着後の全厚さがコア部材１１０の厚さよりも厚くなることにより、封止厚さの不均一の問題が発生することがある。これを解決するために、放熱部材１２５の厚さｔ２を低減する場合には、放熱効果が十分ではなくなる可能性がある。よって、半導体チップ１２０の厚さｔ１を放熱部材１２５の厚さｔ２よりも薄くすることが好ましい。このような観点から、半導体チップ１２０の厚さｔ１は、放熱部材１２５の厚さｔ２の０．４倍〜０．６倍程度であればよい。

封止材１３０は、コア部材１１０、半導体チップ１２０、接着フィルム１２４、放熱部材１２５などを保護することができる。封止形態は、特に制限されず、コア部材１１０、半導体チップ１２０、接着フィルム１２４、放熱部材１２５などの少なくとも一部を包み込む形であれば問題ない。例えば、封止材１３０は、コア部材１１０及び放熱部材１２５の上部を覆うことができ、貫通孔１１０ＨＡの少なくとも一部を満たすことにより、接着フィルム１２４及び半導体チップ１２０の側部を覆うことができる。封止材１３０が貫通孔１１０ＨＡを満たすことにより、具体的な物質に応じて接着剤の役割を果たすとともに、バックリングを減少させることができる。

封止材１３０の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ：ＰＩＥ）樹脂を用いることもできる。

封止材１３０が絶縁樹脂及び無機フィラーを含む材料で形成される場合、封止材１３０は、熱伝導率を高めるために、無機フィラーの含有量を一般的な成形材又は封止材に比べて高めたものであればよい。例えば、封止材１３０は、無機フィラーの含有量が６０重量％〜８０重量％程度であればよいが、これに限定されるものではない。

バックサイド配線層１３２Ａ及びバックサイドビア１３３Ａの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。放熱パターン層１３２Ｂ及び放熱ビア１３３Ｂも、形成物質として、上述した導電性物質を用いることができる。バックサイド配線層１３２Ａは、設計デザイン応じて様々な機能を果たすことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。バックサイドビア１３３Ａ及び放熱ビア１３３Ｂの形状は、それぞれコア部材１１０の接続ビア層１１３ａ、１１３ｂ、１１３ｃと同一の方向に向くテーパー状であることができる。

連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線することができる。連結部材１４０により、様々な機能を有する数十、数百の半導体チップ１２０の接続パッド１２２が再配線されることができ、電気接続構造体１７０を介して、その機能に合わせて、外部に物理的及び／又は電気的に連結されることができる。連結部材１４０は、コア部材１１０と、半導体チップ１２０の活性面１２２Ａ上に配置された絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、接続パッド１２２と再配線層１４２とを連結する接続ビア１４３と、を含む。図面には、連結部材１４０が複数の絶縁層、再配線層及びビア層で構成されるように示されているが、設計に応じて、連結部材１４０を、より少ない数、又はより多くの数の絶縁層、再配線層及びビア層で構成することができる。

絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂のような感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は、それぞれ感光絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をさらに薄く形成することができ、より容易に接続ビア１４３のファインピッチを実現することができる。絶縁層１４１は、それぞれ絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層である場合、これらの物質は、互いに同一であってもよく、必要に応じて、互いに異なってもよい。絶縁層１４１が多層である場合、工程により一体化されてこれら自体では境界が不明確であってもよいが、これに限定されるものではない。

再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすことができ、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて、様々な機能を果たすことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、各種のパッドパターンを含むことができる。

接続ビア１４３は、互いに異なる層に形成された再配線層１４２や、接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気経路を形成させる。接続ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。接続ビア１４３は、導電性物質で完全に充電されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。一方、連結部材１４０の接続ビア１４３の形状は、コア部材１１０の接続ビア層１１３ａ、１１３ｂ、１１３ｃとは、反対方向に向くテーパー状であることができる。すなわち、上側の直径が下側の直径よりも小さければよい。

パッシベーション層１５０は、連結部材１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の最下側の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。かかる開口部１５０ｈは、パッシベーション層１５０に数十〜数千個が形成されることができる。露出している再配線層１４２の表面には、貴金属めっきのようなめっきにより形成された表面処理層Ｐが形成されることができる。パッシベーション層１５０の材料としては、特に限定しない。例えば、絶縁物質を用いることができ、この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることもできる。

アンダーバンプメタル１６０は、電気接続構造体１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベルの信頼性を改善させる。アンダーバンプメタル１６０は、パッシベーション層１５０の開口部１５０ｈを介して露出する連結部材１４０の再配線層１４２と連結される。アンダーバンプメタル１６０は、パッシベーション層１５０の開口部１５０ｈに、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。

電気接続構造体１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させる。例えば、ファン−アウト半導体パッケージ１００Ａは、電気接続構造体１７０を介して電子機器のメインボードに実装されることができる。電気接続構造体１７０は、低融点金属、例えば、スズ（Ｓｎ）−アルミニウム（Ａｌ）−銅（Ｃｕ）などの半田（Ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。

電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。電気接続構造体１７０が半田ボールである場合、電気接続構造体１７０は、パッシベーション層１５０の一面上に延長されて形成されたアンダーバンプメタル１６０の側面を覆うことができ、接続信頼性にさらに優れることができる。電気接続構造体１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。

カバー層１８０は、バックサイド配線層１３２Ａ及び／又は放熱パターン層１３２Ｂを外部からの物理的又は化学的損傷などから保護することができる。カバー層１８０は、バックサイド配線層１３２Ａの少なくとも一部を露出させる開口部１８０ｈを有することができる。かかる開口部１８０ｈは、カバー層１８０に数十〜数千個が形成されることができる。露出しているバックサイド配線層１３２Ａの表面には、表面処理層Ｐが形成されることができる。カバー層１８０の材料としては、特に限定されないが、例えば、絶縁物質が用いられることができ、この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることもできる。

表面実装部品１９０は、表面実装技術（ＳＭＴ）を用いてパッシベーション層１５０の下面に実装されることができる。表面実装部品１９０は、キャパシタ、インダクタなどの公知の受動部品であればよいが、これに限定されるものではなく、必要に応じて、能動部品であってもよい。表面実装部品１９０は、連結部材１４０の再配線層１４２を介して、半導体チップ１２０の接続パッド１２２と電気的に連結されることができる。

一方、図面には示されていないが、必要に応じて、貫通孔１１０ＨＡ内に、互いに同一又は異なる機能を果たす複数の半導体チップ１２０を配置することもできる。また、必要に応じては、貫通孔１１０ＨＡ内に、別の受動部品、例えば、インダクタやキャパシタなどを配置することもできる。

図１１ａは放熱部材に有機コーティング層を形成する過程を概略的に示した断面図である。

図面を参照すると、放熱部材１２５は、シラン処理のような有機物処理によって表面処理されることができる。この場合、図面に示すように、放熱部材１２５の表面にシランコーティング層のような有機コーティング層１２７が形成されることができる。上述のように、表面処理を施すことにより、放熱部材１２５と封止材１３０との間の密着力を向上させることができる。

図１１ｂ及び図１１ｃは、半導体チップの非活性面に放熱部材を付着する過程の様々な例を示した工程図である。

図１１ｂを参照すると、表面処理によって有機コーティング層１２７が形成された放熱部材１２５の下側に接着フィルム１２４を付着し、その後、接着フィルム１２４を介してこれらを半導体チップ１２０の非活性面に付着することで、放熱部材１２５が付着された半導体チップ１２０を得ることができる。必要に応じて、一連の過程は、ウェハ状態の半導体チップ１２０にコーティングされた放熱部材１２５を接着フィルム１２４を介して付着し、その後、ダイシング工程を介して切断する工程を行うものであってもよい。

図１１ｃを参照すると、接着フィルム１２４を半導体チップ１２０の非活性面に予め付着した後、表面処理によって有機コーティング層１２７が形成された放熱部材１２５をかかる接着フィルム１２４に付着することで、放熱部材１２５が付着された半導体チップ１２０を得ることができる。必要に応じて、一連の過程は、ウェハ状態の半導体チップ１２０に接着フィルム１２４を付着し、その後、コーティングされた放熱部材１２５を接着フィルム１２４に付着した後、ダイシング工程を介して切断する工程を行うものであってもよい。

図１２ａ及び図１２ｂは、ファン−アウト半導体パッケージの製造一例を概略的に示した断面図である。

図１２ａを参照すると、先ず、コア部材１１０を設ける。コア部材１１０は、コアレス基板を用いて製造することができる。具体的には、コアレス基板上に第１配線層１１２ａをめっき工程で形成し、ＡＢＦなどをラミネートする方法で第１絶縁層１１１ａを形成し、第１配線層１１２ａの一部のパッドパターンをストッパー（ｓｔｏｐｐｅｒ）として用いることで、第１絶縁層１１１ａにレーザービアホールを形成した後、めっき工程で第２配線層１１２ａ及び第１接続ビア層１１３ａを形成し、一連の過程を繰り返すことで、最終的にコアレス基板を分離して除去する方法で設けることができる。コアレス基板の分離後に、コア部材１１０の下面に残っている金属層をエッチングで除去することができる。この際、コア部材１１０の第１絶縁層１１１ａの下面と第１配線層１１２ａの下面との間に段差を形成することができる。次に、レーザー及び／又は機械的ドリルなどを用いてコア部材１１０に貫通孔１１０ＨＡを形成し、コア部材１１０の下側にテープ２１０を付着する。次に、放熱部材１２５が付着された半導体チップ１２０を貫通孔１１０ＨＡ内のテープ２１０上に付着し、ＡＢＦラミネートなどで封止材１３０を形成する。

図１２ｂを参照すると、次に、テープ２１０を除去して、テープ２１０を除去した領域に連結部材１４０を形成する。連結部材１４０は、ＰＩＤコーティングで絶縁層１４１を形成し、フォトリソグラフィ方法で絶縁層１４１にフォトビアホールを形成し、めっき工程で再配線層１４２及び接続ビア１４３を形成し、一連の過程を繰り返すことで形成することができる。次に、封止材１３０にレーザービアホールを形成した後、めっきする方法でバックサイド配線層１３２Ａ、放熱パターン層１３２Ｂ、バックサイドビア１３３Ａ、放熱ビア１３３Ｂなどを形成し、パッケージの両側にＡＢＦラミネートなどを通じてパッシベーション層１５０及びカバー層１８０を形成した後、レーザードリルなどを用いてパッシベーション層１５０及びカバー層１８０のそれぞれに開口部１５０ｈ、１８０ｈを形成し、めっきでアンダーバンプメタル１６０を形成し、半田物質で電気接続構造体１７０を形成してからリフロー工程を経る。一連の過程により、上述した一例によるファン−アウト半導体パッケージ１００Ａを形成する。

上述した一連の過程は、大面積サイズ、すなわち、パネルサイズのコア部材１１０を用いて行うことができる。この場合、パネルサイズのコア部材１１０を介して複数のファン−アウト半導体パッケージ１００Ａを形成することができ、ダイシング工程でこれらを分離すると、一回の工程で複数のファン−アウト半導体パッケージ１００Ａを得ることができる。

図１３はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、貫通孔１１０ＨＡの壁面に形成された金属層１１５をさらに含む。金属層１１５は、コア部材１１０の上面に延長形成されることができ、コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのグランドパターン及び／又は連結部材１４０の再配線層１４２のグランドパターンと電気的に連結されることができる。金属層１１５により、半導体チップ１２０から発生する熱がファン−アウト半導体パッケージ１００Ｂのサイド部分にも効果的に伝達されて、究極的にはより容易に外部に放出されることができる。金属層１１５は、コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと同一の導電性物質で形成されることができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。

図１４はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは補強層１８１をさらに含む。補強層１８１は、封止材１３０とバックサイド配線層１３２Ａ及び放熱パターン層１３２Ｂとの間に配置される。補強層１８１を配置することにより、パッケージ１００Ｃの反りをさらに効果的に改善させることができる。このような観点から、補強層１８１は、封止材１３０及びカバー層１８０に比べて弾性モジュラス（ｅｌａｓｔｉｃ ｍｏｄｕｌｕｓ）が大きい。例えば、補強層１８１としては、絶縁樹脂、無機フィラー、及びガラス繊維を含む、例えば、プリプレグ（ｐｒｅｐｒｅｇ）やアンクラッド銅張積層板（Ｕｎｃｌａｄ ＣＣＬ）などを用いることができ、封止材１３０及びカバー層１８０としては、絶縁樹脂及び無機フィラーを含む、例えば、ＡＢＦなどを用いることができる。バックサイドビア１３３Ａ及び放熱ビア１３３Ｂは補強層１８１も貫通する。必要に応じては、補強層１８１に開口部をより容易に形成するために、補強層１８１とバックサイド配線層１３２Ａ及び放熱パターン層１３２Ｂとの間に樹脂層（不図示）がさらに配置されることができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。

図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、コア部材１１０において第３絶縁層１１１ｃ、第３接続ビア層１１３ｃ、及び第４配線層１１２ｄが省略されている。すなわち、コア部材１１０の絶縁層、配線層、及び接続ビア層は様々な層数で構成することができる。この際、コア部材１１０の厚さが変わるため、半導体チップ１２０及び放熱部材１２５も、研削工程などを介して変更されたコア部材１１０の厚さに合わせて厚さが変更されることができる。但し、この場合にも、半導体チップ１２０の厚さが放熱部材１２５の厚さの０．４倍〜０．６倍程度となるようにすることが放熱効果の側面において好ましい。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。

図１６はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。

図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｅは、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの下面及び上面にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａの下面に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの下面に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａの上面に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃの上面に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。コア部材１１０が多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０を簡素化することができる。これにより、連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３接続ビア層１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。

第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚さが厚ければよい。第１絶縁層１１１ａは、基本的には、剛性を維持するために、比較的厚ければよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、ガラス繊維、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦフィルム又はＰＩＤフィルムであってもよいが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１接続ビア層１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３接続ビア層１１３ｂ、１１３ｃよりも直径が大きければよい。

コア部材１１０の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面よりも下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さければよい。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形で配置されることができ、その結果、連結部材１４０と接することができるためである。コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのそれぞれの厚さは、連結部材１４０の再配線層１４２のそれぞれの厚さよりも厚ければよい。第１接続ビア層１１３ａは、砂時計状を有することができ、第２及び第３接続ビア層１１３ｂ、１１３ｃは、互いに反対方向に向くテーパー状を有することができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。

図１７は一例に従って製造されたファン−アウト半導体パッケージの放熱効果を概略的に示したものである。

実験では、放熱部材として銅塊を使用し、接着フィルムとしてはダイアタッチフィルム（ＤＡＦ）を使用した。この際、銅塊とダイアタッチフィルムの厚さの合計は２１０μｍ程度、半導体チップの厚さは１００μｍとなるように固定した。パッケージの基本構造は、上述した一例によるファン−アウト半導体パッケージ１００Ａの構造を適用した。従来のインターポーザを用いるパッケージオンパッケージ構造（ＩＰＯＰ：Ｉｎｔｅｒｐｏｓｅｒ Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）は、２０℃／Ｗのレベルの熱抵抗を有する。一方、図面から分かるように、一例によるファン−アウト半導体パッケージの場合は、１７℃／Ｗのレベル以下に熱抵抗を下げることができる点が確認できる。この際、ダイアタッチフィルムの厚さが１０μｍ以下であるものが、１７℃／Ｗ以下の熱抵抗を有する面において好ましいことが分かる。

本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもない。

本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。

本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。

なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

Claims (20)

1. 接続パッドが配置された活性面、及び活性面の反対側である非活性面を有する半導体チップと、
   前記半導体チップの非活性面に付着された放熱部材と、
   前記半導体チップ及び前記放熱部材のそれぞれの少なくとも一部を覆う封止材と、
   前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、
   前記放熱部材の厚さが前記半導体チップの厚さよりも厚い、ファン−アウト半導体パッケージ。
2. 前記半導体チップの厚さは前記放熱部材の厚さの０．４倍〜０．６倍である、請求項１に記載のファン−アウト半導体パッケージ。
3. 前記放熱部材は、接着フィルムを介して前記半導体チップの非活性面に付着されている、請求項１または２に記載のファン−アウト半導体パッケージ。
4. 前記接着フィルムは厚さが１μｍ〜１０μｍのダイアタッチフィルム（ＤＡＦ）である、請求項３に記載のファン−アウト半導体パッケージ。
5. 前記放熱部材は銅塊（Ｃｕ ｌｕｍｐ）である、請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
6. 前記銅塊の表面には有機コーティング層が形成されている、請求項５に記載のファン−アウト半導体パッケージ。
7. 前記有機コーティング層はシランコーティング層である、請求項６に記載のファン−アウト半導体パッケージ。
8. 前記封止材は絶縁樹脂及び無機フィラーを含み、
   前記封止材の無機フィラーの含有量は６０重量％〜８０重量％である、請求項１から７のいずれか一項に記載のファン−アウト半導体パッケージ。
9. 前記封止材上に配置された放熱パターン層と、
   前記封止材の少なくとも一部を貫通し、前記放熱パターン層と前記放熱部材とを連結する放熱ビアと、をさらに含む、請求項１から８のいずれか一項に記載のファン−アウト半導体パッケージ。
10. 前記封止材と前記放熱パターン層との間に配置される補強層と、
    前記補強層上に配置され、前記放熱パターン層の少なくとも一部を覆うカバー層と、をさらに含み、
    前記補強層は前記封止材及び前記カバー層よりも弾性モジュラスが大きい、請求項９に記載のファン−アウト半導体パッケージ。
11. 貫通孔を有するコア部材をさらに含み、
    前記半導体チップ及び前記放熱部材は前記貫通孔内に配置され、
    前記封止材は、前記コア部材及び前記半導体チップならびに前記放熱部材の少なくとも一部を覆い、前記貫通孔の少なくとも一部を満たす、請求項１から１０のいずれか一項に記載のファン−アウト半導体パッケージ。
12. 前記コア部材は複数の配線層を含み、
    前記コア部材の複数の配線層は、前記連結部材の前記再配線層を介して前記半導体チップの前記接続パッドと電気的に連結されている、請求項１１に記載のファン−アウト半導体パッケージ。
13. 前記封止材上に配置されたバックサイド配線層と、
    前記封止材の少なくとも一部を貫通し、前記バックサイド配線層と前記コア部材の複数の配線層のうち最上側に配置された配線層とを電気的に連結するバックサイドビアと、をさらに含む、請求項１２に記載のファン−アウト半導体パッケージ。
14. 前記封止材と前記バックサイド配線層との間に配置される補強層と、
    前記補強層上に配置され、前記バックサイド配線層の少なくとも一部を覆うカバー層と、をさらに含み、
    前記補強層は前記封止材及び前記カバー層よりも弾性モジュラスが大きい、請求項１３に記載のファン−アウト半導体パッケージ。
15. 前記コア部材は、前記連結部材と接する第１絶縁層と、前記第１絶縁層に埋め込まれ、前記連結部材と接する第１配線層と、前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側上に配置された第２配線層と、前記第１絶縁層上に配置され、前記第２配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、を含み、
    前記第１〜第３配線層は前記半導体チップの前記接続パッドと電気的に連結されている、請求項１２から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
16. 前記コア部材は、前記第２絶縁層上に配置され、前記第３配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、をさらに含み、
    前記第１〜第４配線層は前記半導体チップの前記接続パッドと電気的に連結されている、請求項１５に記載のファン−アウト半導体パッケージ。
17. 前記第１配線層の下面と前記第１絶縁層の下面とが段差を有する、請求項１５または１６に記載のファン−アウト半導体パッケージ。
18. 前記コア部材は、第１絶縁層と、前記第１絶縁層の下面に配置された第１配線層と、前記第１絶縁層の上面に配置された第２配線層と、を含み、
    前記第１及び第２配線層は前記半導体チップの前記接続パッドと電気的に連結されている、請求項１２から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
19. 前記コア部材は、前記第１絶縁層の下面に配置され、前記第１配線層を覆う第２絶縁層と、前記第２絶縁層の下面に配置された第３配線層と、前記第１絶縁層の上面に配置され、前記第２配線層を覆う第３絶縁層と、前記第３絶縁層の上面に配置された第４配線層と、をさらに含み、
    前記第１〜第４配線層は前記半導体チップの前記接続パッドと電気的に連結されている、請求項１８に記載のファン−アウト半導体パッケージ。
20. 前記第１絶縁層は前記第２及び第３絶縁層よりも厚さが厚い、請求項１９に記載のファン−アウト半導体パッケージ。