CN103985695B - 一种扇出型封装结构及其制作工艺 - Google Patents

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Abstract

本发明提供了一种扇出型封装结构,包括设置芯片的芯片层、设置在所述芯片正面和背面的有机基板,设置在所述芯片背面基板上与所述芯片连接作为热沉的金属背板、设置在所述芯片正面和背面基板上的盲孔、及固定在与所述芯片连接的焊盘上的焊球。本发明还提供了一种扇出型封装结构的制作工艺,包括制作厚铜基板、制作辅助图形、贴装芯片、压合、制作盲孔、减铜、化铜电镀、制作阻焊层以及表面涂覆、植球等步骤。本发明提供的一种扇出型封装结构及其制作工艺,封装的散热性能好、生产成本低。

Description

一种扇出型封装结构及其制作工艺
技术领域
本发明涉及半导体芯片技术领域,特别涉及一种扇出型封装结构及其制作工艺。
背景技术
随着信息技术的不断发展,手机和各种电子产品越来越向轻薄短小的方向发展,手机电脑的性能越来越高,体积变得越来越小,对芯片和器件的集成度要求也越来越高。随着大规模集成电路的不断发展和革新,线宽已经接近22纳米,集成度达到空前的水平。对于技术和设备的要求也达到了一个全新的高度。线宽进一步变小的难度越来越大,技术和设备的加工能力的提升难度更大,技术和设备水平的发展趋于减缓。
这种情况下,3D高密度封装受产业界广泛的重视,一个器件中的芯片不再是一个,而是多个,并且不再是只在一层排列,而是堆叠成三维高密度微组装芯片。芯片三维堆叠有效减少了器件的三维尺寸,芯片间的堆叠方式也在不断的改进。从FLIP CHIP到硅基TSV(Through Silicon Via)通孔互联技术,器件的三维尺寸变得越来越小。封装工艺也从原来的键合、贴片、塑封,演变成引入前段工艺的RDL、Flip Chip、晶圆键合、TSV等等关键工艺技术,使得芯片密度更大、尺寸更小的封装结构不断涌现。
现有的电路板和有机封装基板的制造方法中,金属承载板的应用中存在与有机基板工艺不兼容的问题,且成本过高,各道加工工艺难度很大,加工质量不高,稳定性很差。
发明内容
本发明所要解决的技术问题是提供一种散热性能好、生产成本低的扇出型封装结构及其制作工艺。
为解决上述技术问题,本发明提供了一种扇出型封装结构,包括设置有芯片的芯片层、设置在所述芯片正面和背面的有机基板,设置在所述芯片背面基板上与所述芯片连接作为热沉的金属背板、设置在所述芯片正面和背面基板上的盲孔、及固定在与所述芯片连接的焊盘上的焊球。
进一步地,所述有机基板是双面或单面覆有厚铜的有机基板。
进一步地,所述有机基板的基材是BT、FR-4或高频的罗杰斯板材。
进一步地,所述芯片正面和背面基板中的盲孔中,所述芯片背面基板上的盲孔大于芯片正面基板上的盲孔。
本发明还提供了一种扇出型封装结构的制作工艺,包括下述工艺步骤:
第一步:制作双面覆有厚铜的有机基板作为芯片正面的基板;
第二步:在所述有机基板的双面厚铜上制作辅助图形,所述制作辅助图形包括盲孔和贴装芯片的对准标记制作;
第三步:贴装芯片并进行贴片胶固化;
第四步:将外表面覆有厚铜的基板和贴装芯片的基板进行压合,并在两基板之间应用半固化片作为芯片层;
第五步:在芯片两面的基板上制作激光盲孔,且芯片背面基板上的盲孔比芯片正面基板上的盲孔大;
第六步:将芯片两面基板外表面的覆铜全部蚀刻掉或刻蚀剩下一层薄铜;
第七步:进行化学镀铜或电镀铜,在芯片背面的基板外表面形成金属背板,并在芯片正面的基板外表面进行外层图形制作;
第八步:在芯片正面基板的外层线路上进行阻焊层制作,并在裸露的铜表面进行涂覆制作;
第九步:将对应的焊球制作在与芯片连接的焊盘上,从而形成扇出型封装结构。
进一步地,所述辅助图形制作包括贴膜、曝光、显影、蚀刻、剥膜工艺步骤。
进一步地,所述外层图形制作包括贴膜、曝光、显影、蚀刻、剥膜工艺步骤。
进一步地,所述焊球的制作是通过植球、印刷、电镀或化学镀工艺制成。
本发明提供的一种扇出型封装结构及其制作工艺,具有以下优点:
1、本发明提供的扇出型封装的基板采用有机基板,有机基板的生产工艺相对于晶圆级生产工艺对设备和环境等条件的要求比较低,材料在价格上具有很大优势,生产成本低,更适合于大规模生产。
2、本发明提供的扇出型封装,在芯片的正面和背面都设置有有机基板,这种种对称式结构不仅可以平衡整个封装的应力分布问题,还能够避免整个封装在制作过程中出现翘曲现象,对机械应力问题更具有优势。
3、本发明提供的扇出型封装,在芯片背面的基板上设置一层金属背板,作为封装的热沉,实现了芯片和背板之间的金属连接,能将芯片的热量直接散出,增加了封装的导热性,从而使封装获得了良好的散热性能。
4、相对于传统的基于有机基板的fan-out工艺技术来说,本发明提供的封装制作工艺均为其有机基板制作技术中的常规工艺,更能适应于在基板量产厂商的推广和大规模量产。
附图说明
图1为本发明实施例提供的扇出型封装结构示意图。
图2为本发明实施例提供的扇出型封装结构的制作工艺流程图。
图3为本发明实施例提供的扇出型封装结构制作工艺中的制作厚铜基板示意图。
图4为本发明实施例提供的扇出型封装结构制作工艺中的制作辅助图形示意图。
图5为本发明实施例提供的扇出型封装结构制作工艺中的贴装芯片示意图。
图6为本发明实施例提供的扇出型封装结构制作工艺中的压合示意图。
图7为本发明实施例提供的扇出型封装结构制作工艺中的制作盲孔示意图。
图8为本发明实施例提供的扇出型封装结构制作工艺中的减铜示意图。
图9为本发明实施例提供的扇出型封装结构制作工艺中的化铜电镀示意图。
图10为本发明实施例提供的扇出型封装结构制作工艺中的制作阻焊层以及表面涂覆示意图。
图11为本发明实施例提供的扇出型封装结构制作工艺中的植球示意图。
具体实施方式
参见图1,本发明实施例提供的一种扇出型封装结构,包括设置有芯片102的芯片层101、设置在芯片102背面的有机基板103和芯片102正面的有机基板106、设置在芯片102背面基板103上与芯片102连接作为热沉的金属背板104、设置在芯片102背面的有机基板103上盲孔105和芯片102正面的有机基板106上的盲孔108、与芯片102连接的焊盘109、以及制作在焊盘109对应位置制作的焊球110。其中,有机基板106是双面覆有厚铜的有机基板,而有机基板103是单面覆有厚铜的有机基板。有机基板的基材可以是BT、FR-4或高频的罗杰斯板材等。作为热沉的金属背板104与芯片102的连接是通过激光盲孔、化铜电镀等工艺流程制作实现,芯片102和金属背板104之间直接用金属连接增加了其导热性。芯片102正面基板106上的盲孔108能够实现芯片102的I/O往外层的扇出,是有功能的盲孔。而为了能够更好实现其导热性能,芯片102背面基板103上的盲孔105采用了比芯片102正面基板106上的盲孔108大的盲孔结构,这样可以增加金属背板104与芯片102的连接面积,从而更好的进行封装散热。
参见图2,本发明实施例提供的一种扇出型封装结构的制作工艺,具体包括如下工艺步骤:
S1:制作厚铜基板,参见图3,采用双面覆有厚铜的有机基板作为扇出型封装的芯片102的基板106进行后续的工艺。
S2:制作辅助图形,参见图4,在基板106上通过贴膜、曝光、显影、蚀刻、剥膜等工艺步骤进行辅助图形的制作,辅助图形的制作主要是激光钻盲孔和贴装芯片的对准标记制作。
S3:贴装芯片,参见图5,应用树脂胶将扇出型芯片102的正面贴装在基板106上,并进行贴片胶的固化。
S4:压合,参见图6,将上层覆有厚铜的基板103贴装在芯片102的背面,并将基板103和基板106进行层压,基板103和基板106之间填充半固化片作为芯片层。
S5:制作盲孔,参见图7,使用激光钻孔机在芯片102背面的基板103和芯片102正面的基板106上进行激光盲孔的制作,并且为了实现封装更好的导热性能,芯片102背面基板103上的盲孔105比芯片102正面基板106上的盲孔108要大。
S6:减铜,参见图8,将基板103和基板106未接触芯片102那一表面上的厚铜全部蚀刻掉。当然作为本发明的另一种实施方式,也可以把基板103和基板106未接触芯片102的那一表面上的厚铜刻蚀到剩余一层薄铜。
S7:化铜电镀,参见图9,在基板103和基板106的表面进行化学镀铜以及电镀铜,在基板103的表面形成金属背板104作为封装的热沉,金属背板104通过盲孔105与芯片102接触,实现了芯片102和背板104之间的直接金属连接,从而增加了封装的导热性。基板106的表面的盲孔108通过镀铜后可实现芯片102的I/O往外层的扇出,同时在各个盲孔108上形成与芯片102连接的焊盘109。然后在芯片102正面的基板106上通过贴膜、曝光、显影、蚀刻、剥膜等工艺步骤进行外形图形的制作,形成芯片102正面的外层线路。
S8:制作阻焊层以及表面涂覆,参见图10,在芯片102正面基板106上的线路上制作阻焊层107,然后在裸露的铜上面进行表面涂覆制作。
S9:植球,参见图11,将对应的焊球110通过植球、印刷、电镀或化学镀工艺制作在封装的各个焊盘109上,从而形成芯片102的扇出型封装。
最后所应说明的是,以上具体实施方式仅用以说明本发明的技术方案而非限制,尽管参照实例对本发明进行了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或者等同替换,而不脱离本发明技术方案的精神和范围,其均应涵盖在本发明的权利要求范围当中。

Claims (5)

1.一种扇出型封装结构,其特征在于:包括设置芯片的芯片层、设置在所述芯片正面和背面的有机基板,设置在所述芯片背面基板上与所述芯片连接作为热沉的金属背板、设置在所述芯片正面和背面基板上的盲孔、及固定在与所述芯片连接的焊盘上的焊球,所述芯片的正面基板是双面覆有厚铜的有机基板,所述芯片的背面基板是单面覆有厚铜的有机基板,所述有机基板的基材是BT、FR-4或罗杰斯板材,所述金属背板与所述芯片的连接是通过激光盲孔、化铜电镀工艺流程制作形成的金属连接,所述芯片正面和背面基板的盲孔中,所述芯片正面基板上的盲孔能够实现所述芯片的I/O往外层的扇出,是有功能的盲孔,且所述芯片背面基板上的盲孔大于芯片正面基板上的盲孔,所述焊盘通过所述盲孔与所述芯片连接。
2.一种权利要求1所述的扇出型封装结构的制作工艺,其特征在于,包括下述工艺步骤:
第一步:制作双面覆有厚铜的有机基板作为芯片正面的基板;
第二步:在所述有机基板的双面厚铜上制作辅助图形,所述制作辅助图形包括盲孔和贴装芯片的对准标记制作;
第三步:贴装芯片并进行贴片胶固化;
第四步:将外表面覆有厚铜的基板和贴装芯片的基板进行压合,并在两基板之间应用半固化片作为芯片层;
第五步:在芯片两面的基板上制作激光盲孔,且芯片背面基板上的盲孔比芯片正面基板上的盲孔大;
第六步:将芯片两面基板外表面的覆铜全部蚀刻掉或刻蚀剩下一层薄铜;
第七步:进行化学镀铜或电镀铜,在芯片背面的基板外表面形成金属背板,并在芯片正面的基板外表面进行外层图形制作;
第八步:在芯片正面基板的外层线路上进行阻焊层制作,并在裸露的铜表面进行涂覆制作;
第九步:将对应的焊球制作在与芯片连接的焊盘上,从而形成扇出型封装结构。
3.根据权利要求2所述的扇出型封装结构的制作工艺,其特征在于:所述辅助图形制作包括贴膜、曝光、显影、蚀刻、剥膜工艺步骤。
4.根据权利要求2所述的扇出型封装结构的制作工艺,其特征在于:所述外层图形制作包括贴膜、曝光、显影、蚀刻、剥膜工艺步骤。
5.根据权利要求2所述的扇出型封装结构的制作工艺,其特征在于:所述焊球的制作是通过植球、印刷、电镀或化学镀工艺制成。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161466B (zh) * 2015-07-08 2018-04-17 华进半导体封装先导技术研发中心有限公司 高功率器件扇出型封装结构及生产工艺
CN104966677B (zh) * 2015-07-08 2018-03-16 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN105590906B (zh) * 2016-01-11 2019-02-01 江苏科技大学 一种用于扇出式圆片级封装的散热构件及制造方法
CN105957836A (zh) * 2016-06-01 2016-09-21 格科微电子(上海)有限公司 半导体器件的扇出型晶圆级封装方法
CN106129023A (zh) * 2016-08-30 2016-11-16 华天科技(昆山)电子有限公司 双面贴装的扇出封装结构及封装方法
KR102185706B1 (ko) * 2017-11-08 2020-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
CN109309064A (zh) * 2018-08-10 2019-02-05 北京嘉楠捷思信息技术有限公司 芯片器件、电路板及数字货币挖矿机
CN112151469A (zh) * 2020-09-21 2020-12-29 青岛歌尔微电子研究院有限公司 一种散热封装结构及其制备方法、以及电子器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452245A (zh) * 2002-04-19 2003-10-29 富士通株式会社 半导体器件及其制造方法
CN1971862A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 芯片埋入半导体封装基板结构及其制法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074497A (ja) * 2010-09-28 2012-04-12 Denso Corp 回路基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1452245A (zh) * 2002-04-19 2003-10-29 富士通株式会社 半导体器件及其制造方法
CN1971862A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 芯片埋入半导体封装基板结构及其制法

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