CN106356340B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。使用集成扇出型堆叠封装架构以及参考通孔以提供延伸穿过InFO‑POP架构的参考电压。如果需要，可以露出参考通孔，然后连接至可用于屏蔽InFO‑POP架构的屏蔽涂层。可以通过使用一个或多个分割工艺露出参考通孔的顶面或侧壁来露出参考通孔。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历了快速发展。很大程度上，集成密度的这种改进源于最小部件尺寸的重复减小(例如，朝向亚20nm节点缩小半导体工艺节点)，这允许更多的部件集成到给定区域中。随着近来对小型化、更高速度和更大带宽以及更低功耗和等待时间(latency，又称延迟)的需求的增加，需要半导体管芯的更小且更具创造性的封装技术。
随着半导体技术的进一步发展，堆叠和接合半导体器件成为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠半导体器件中，诸如逻辑电路、存储电路、处理器电路等的有源电路被至少部分地制造在独立的衬底上，然后按顺序物理且电接合到一起以形成功能器件。这种接合工艺使用复杂的技术，因此期望进行改进。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：半导体管芯，被包围在密封剂中；第一通孔，延伸穿过所述密封剂并通过所述密封剂与所述半导体管芯分离；至少一个参考通孔，延伸穿过所述密封剂，其中所述半导体管芯、所述第一通孔和所述至少一个参考通孔是第一集成扇出型封装件的一部分；以及第二半导体器件，与所述第一通孔电连接但是没有与所述至少一个参考通孔电连接。
优选地，半导体器件还包括位于所述第二半导体器件上方的屏蔽涂层，所述屏蔽涂层与所述至少一个参考通孔物理接触。
优选地，所述屏蔽涂层与所述至少一个参考通孔的侧壁物理接触。
优选地，所述屏蔽涂层与所述至少一个参考通孔的顶面物理接触。
优选地，所述屏蔽涂层与所述至少一个参考通孔的顶面和侧壁均物理接触。
优选地，所述至少一个参考通孔是接地通孔。
优选地，所述第二半导体器件是位于所述第一集成扇出型封装件的动态随机存取存储器(DRAM)区域上方的动态随机存取存储器封装件，所述参考通孔在与所述第一集成扇出型封装件的主面平行的方向上位于所述动态随机存取存储器区域之外。
根据本发明的另一方面，提供了一种半导体器件，包括：半导体管芯；第一组通孔，通过密封剂与所述半导体管芯分离；参考通孔，通过所述密封剂与所述半导体管芯和所述第一组通孔分离；以及屏蔽涂层，与所述参考通孔的第一表面物理接触。
优选地，所述密封剂具有第一厚度，并且所述参考通孔具有小于所述第一厚度的第二厚度。
优选地，所述屏蔽涂层在第二半导体管芯上方延伸，所述第二半导体管芯与所述第一组通孔电连接但是没有与所述参考通孔电连接。
优选地，所述参考通孔具有鳍形形状，所述鳍形形状具有第一延伸部。
优选地，所述鳍形形状具有与所述第一延伸部成直角的第二延伸部。
优选地，所述参考通孔具有壁形状，在所述壁形状内具有直角。
优选地，所述屏蔽涂层与所述参考通孔的第二表面物理接触，所述参考通孔的第二表面不同于所述参考通孔的第一表面。
根据本发明的又一方面，提供了一种制造半导体器件的方法：利用密封剂来密封半导体管芯、第一组通孔和参考通孔；利用所述半导体管芯的第一侧上的平面化工艺露出所述第一组通孔和所述参考通孔；将位于所述半导体管芯的与所述第一侧相对的第二侧上的所述第一组通孔连接至第二半导体管芯；以及在连接所述第一组通孔之后，利用分割工艺露出所述参考通孔的第一表面。
优选地，所述第一表面是所述参考通孔的顶面。
优选地，所述第一表面是所述参考通孔的侧壁。
优选地，制造半导体器件的方法还包括：利用分割工艺露出所述参考通孔的第二表面，其中所述第一表面是所述参考通孔的顶面，以及所述第二表面是所述参考通孔的侧壁表面。
优选地，制造半导体器件的方法，还包括使所述第一表面与屏蔽涂层接触。
优选地，使所述第一表面与所述屏蔽涂层接触还包括：沉积粘合层；沉积导体；以及沉积抗氧化涂层。
附图说明
当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了根据一些实施例的连同通孔一起形成参考通孔。
图2示出了根据一些实施例的半导体管芯。
图3示出了根据一些实施例的通孔之间的半导体管芯的放置。
图4示出了根据一些实施例的参考通孔、通孔和半导体管芯的密封。
图5示出了根据一些实施例的再分布层的形式。
图6A和图6B示出了根据一些实施例的载体的去除。
图7示出了根据一些实施例的聚合物层的图案化。
图8示出了根据一些实施例的外部连接件的放置。
图9示出了根据一些实施例的保护层的放置。
图10示出了根据一些实施例的第一封装件和第二封装件的接合。
图11A和图11B示出了根据一些实施例的参考通孔的暴露。
图12A和图12B示出了根据一些实施例的屏蔽涂层的形成。
图13示出了根据一些实施例的屏蔽涂层的分割。
图14A和图14B示出了根据一些实施例的参考通孔的侧壁的暴露。
图15A和图15B示出了根据一些实施例的与参考通孔的侧壁连接的屏蔽涂层的形成。
图16示出了根据一些实施例的屏蔽涂层的分离。
图17A和图17B示出了根据一些实施例的参考通孔的顶面和侧壁的暴露。
图18A和图18B示出了根据一些实施例的与参考通孔的顶面和侧壁连接的屏蔽涂层的形成。
图19示出了根据一些实施例的屏蔽涂层的分离。
图20示出了根据一些实施例的可用于参考通孔的不同形状。
图21A和图22B示出了根据一些实施例的鳍形参考通孔。
图22A和图22B示出了根据一些实施例的用于参考通孔的其他形状。
具体实施方式
以下公开内容提供了用于实施本发明主题的不同特征的许多不同的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，本文中可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
现在参照图1，示出了第一载体衬底101以及位于第一载体衬底101上方的粘合层103、聚合物层105和第一晶种层107。例如，第一载体衬底101包括基于硅的材料(诸如玻璃或氧化硅)或其他材料(诸如氧化铝)、这些材料的任何组合等。第一载体衬底101是平坦的，以适合附接诸如第一半导体器件201和第二半导体器件301(在图1中未示出，但下面参照图2和图3进行了说明和讨论)的半导体器件。
粘合层103被放置在第一载体衬底101上以帮助上覆结构(例如，聚合物层105)的粘合。在一个实施例中，粘合层103可以包括紫外线凝胶，该粘合层在暴露于紫外光时失去其粘性。然而，还可以使用其他类型的粘合剂，诸如压敏粘合剂、辐射可固化粘合剂、环氧树脂、光热转换(LTHC)材料、它们的组合等。粘合层103可以以半液体或凝胶形式(在压力下容易变形)放置在第一载体衬底101上。
聚合物层105被放置在粘合层103上方，并且一旦附接第一半导体器件201和第二半导体器件301，聚合物层105用于例如为第一半导体器件201和第二半导体器件301提供保护。在一个实施例中，聚合物层105可以是聚苯并恶唑(PBO)，但是可以可选地使用任何适当的材料，诸如聚酰亚胺或聚酰亚胺衍生物。可以例如使用旋涂工艺将聚合物层105放置为大约0.5μm和大约10μm之间的厚度(诸如大约5μm)，但是还可以可选地使用任何适当的方法和厚度。
第一晶种层107形成在聚合物层105上方。在一个实施例中，第一晶种层107是导电材料的薄层，其在后续处理步骤期间帮助形成较厚层。第一晶种层107可以包括厚度为大约的钛层，然后是厚度为大约的铜层。根据期望的材料，可以使用诸如物理气相沉积、蒸发或PECVD工艺或金属箔层压工艺等来创建第一晶种层107。第一晶种层107可以形成为具有大约0.3μm和大约1μm之间的厚度，诸如大约0.5μm。
图1还示出了第一晶种层107上方的光刻胶109的放置和图案化。在一个实施例中，例如可以使用旋涂技术光刻胶109在第一晶种层107上方放置为大约50μm和大约250μm之间的高度，诸如大约120μm。一旦被放置，然后就可以通过将光刻胶109暴露给图案化能量源(例如，图案化光源)以产生化学反应来图案化光刻胶109，从而在光刻胶109暴露给图案化光源的那些部分中产生物理改变。然后，根据期望的图案，对曝光的光刻胶109施加显影剂以利用物理改变并选择性地去除光刻胶109的曝光部分或光刻胶109的非曝光部分。
在一个实施例中，形成在光刻胶109中的图案是用于通孔111和参考通孔113的图案。以通孔位于随后附接的器件(诸如第一半导体器件201和第二半导体器件301)的不同侧上的这种放置方式来形成通孔111。然而，对于通孔111的图案可以可选地使用任何适当的配置，诸如定位为使得第一半导体器件201和第二半导体器件被放置在通孔111的相对侧。
参考通孔113可以被定位以提供参考电压(诸如接地参考电压)通过封装件但不是为上覆半导体器件(诸如第一半导体器件201或第二半导体器件301)提供参考电压。在另一实施例中，参考通孔113可以定位为向屏蔽涂层1201(在图1中未示出，但下文中参照图12进一步进行说明和描述)提供参考电位。然而，可以可选地使用任何适当的定位。
在一个实施例中，参考通孔113可以形成为圆柱形状，其具有大约70μm和大约400μm之间(诸如大约190μm)的第一直径D1。然而，还可以使用任何适当的形状(下面参照图21A至图22B进一步进行描述)。另外，还可以利用其它使得的尺寸。所有这些形状和尺寸完全包括在实施例的范围内。
在一个实施例中，通孔111和参考通孔113形成在光刻胶109内。在一个实施例中，通孔111和参考通孔113包括一种或多种导电材料，诸如铜、钨、其他导电金属等，并且例如可以通过电镀、化学镀等来形成通孔111和参考通孔113。在一个实施例中，使用电镀工艺，其中第一晶种层107和光刻胶109被浸没或浸入到电镀溶液中。第一晶种层107表面电连接至外部DC电源的负极侧，使得第一晶种层107用作电镀工艺中的阴极。诸如铜阳极的固态导电阳极也浸入溶液中并附接至电源的正极侧。来自阳极的原子被溶解到溶液中，例如第一晶种层107的阴极从溶液中获取溶解的原子，从而在光刻胶109的开口内镀第一晶种层107的暴露导电区域。
一旦使用光刻胶109和第一晶种层107形成通孔111和参考通孔113，就可以使用适当的去除工艺(图1中未示出，但以下参见图3)来去除光刻胶109。在一个实施例中，等离子体灰化工艺可用于去除光刻胶109，从而可以增加光刻胶109的温度直到光刻胶109经历热分解并且可被去除。然而，可以可选地使用任何其他适当的工艺，诸如湿式剥离工艺。光刻胶109的去除可以暴露下面的第一晶种层107的多部分。
一旦被暴露，就可以执行第一晶种层107的暴露部分的去除(图1中未示出，但参见以下图3)。在一个实施例中，可以例如通过湿或干蚀刻工艺来去除第一晶种层107的暴露部分(例如，没有被通孔111和参考通孔113覆盖的那些部分)。例如，在干蚀刻工艺中，可以将通孔111和参考通孔113用作掩模将蚀刻剂引导至第一晶种层107。在另一实施例中，蚀刻剂可以被喷射或以其他方式与第一晶种层107接触以去除第一晶种层107的暴露部分。在蚀刻掉第一晶种层107的暴露部分之后，在通孔111和参考通孔113之间暴露聚合物层105的一部分。
图2示出了第一半导体器件201，其将附接至通孔111内的聚合物层105(图2中未示出，但以下参照图3进行说明和描述)。在一个实施例中，第一半导体器件201包括第一衬底203、第一有源器件(未单独示出)、第一金属化层205、第一接触焊盘207、第一钝化层211和第一外部连接件209。第一衬底203可以包括掺杂或非掺杂的体硅或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合。可使用的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
第一有源器件包括各种有源器件和无源器件(诸如电容器、电阻器、电感器等)，可用于生成用于第一半导体器件201的设计的期望结构和功能部件。在第一衬底203内或上，可以使用任何适当的方法来形成第一有源器件。
第一金属化层205形成在第一衬底203和第一有源器件上方，并且被设计为连接各个有源器件以形成功能电路。在一个实施例中，第一金属化层205由介电材料和导电材料的交替层形成，并且可以通过任何适当的工艺(诸如衬底、镶嵌、双镶嵌等)来形成该第一金属化层205。在一个实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底203分离的四个金属化层，但是第一金属化层205的精确数量取决于第一半导体器件201的设计。
第一接触焊盘207可以形成在第一金属化层205上方并与第一金属化层205电接触。第一接触焊盘207可包括铝，但是可以可选地使用诸如铜的其他材料。可使用沉积工艺(诸如溅射)形成第一接触焊盘207以形成材料层(未示出)，然后可以通过适当的工艺(诸如光刻掩模和蚀刻)去除材料层的多部分以形成第一接触焊盘207。然而，任何其他适当的工艺可用于形成第一接触焊盘207。第一接触焊盘可以形成为具有大约0.5μm和大约4μm之间(诸如大约1.45μm)的厚度。
第一钝化层211在第一衬底203上可形成在第一金属化层205和第一接触焊盘207上方。第一钝化层211可以由一种或多种适当的介电材料制成，诸如氧化硅、氮化硅、低k介电质(诸如掺碳氧化物)、极低k介电质(诸如多孔碳掺杂的二氧化硅)、它们的组合等。可以通过诸如化学气相沉积(CVD)的工艺来形成第一钝化层211，但是可以使用任何适当的工艺，并且可具有大约0.5μm和大约5μm之间(诸如大约)之间的厚度。
可以形成第一外部连接件209以为第一接触焊盘207和例如再分布层(RDL)501(图2中未示出，但以下参照图5进行说明和描述)之间的接触提供导电区域。在一个实施例中，第一外部连接件209可以是导电柱，并且可以通过在第一钝化层211上方初始形成光刻胶(未示出)到大约5μm和大约20μm之间(诸如大约10μm)的厚度来形成第一外部连接件209。光刻胶可以被图案化以露出第一钝化层211，导电柱将通过其延伸。一旦被图案化，光刻胶然后就可以被用作掩模，以去除第一钝化层211的期望部分，从而露出下面的第一接触焊盘207将与第一外部连接件209接触的那些部分。
第一外部连接件209可以形成在第一钝化层211和光刻胶的开口内。第一外部连接件209可以由导电材料(诸如铜)形成，但是还可以使用其他导电材料，诸如镍、金、焊料、金属合金、它们的组合等。此外，可以使用诸如电镀的工艺来形成第一外部连接件209，电流流经第一接触焊盘207的导电部分，到达期望形成第一外部连接件209的位置，并且第一接触焊盘207被浸入溶液。例如，溶液和电流在开口中沉积铜以填充和/或过填充光刻胶和第一钝化层211的开口，从而形成第一外部连接件209。然后，例如使用灰化工艺、化学机械抛光(CMP)工艺、它们的组合等去除第一钝化层211的开口外的过量导电材料和光刻胶。
然而，本领域技术人员应该意识到，形成第一外部连接件209的上述工艺仅仅是一种描述，并且不将实施例限于这种精确的工艺。此外，上述工艺仅仅是示意性的，可以可选地使用用于形成第一外部连接件209的任何适当的工艺。所有适当的工艺均包括在本发明实施例的范围内。
第一管芯附接膜217可以放置在第一衬底203的相对侧以帮助第一半导体器件201附接至聚合物层105。在一个实施例中，第一管芯附接膜217是环氧树脂、酚树脂、丙烯酸橡胶、二氧化硅填料或它们的组合，并且使用层压技术来施加第一管芯附接膜。然而，可以可选地使用任何其他适当的可选材料和形成方法。
图3示出了随着放置第二半导体器件301在聚合物层105上放置第一半导体器件201。在一个实施例中，第二半导体器件301可以包括第二衬底303、第二有源器件(未单独示出)、第二金属化层305、第二接触焊盘307、第二钝化层311、第二外部连接件309和第二管芯附接膜317。在一个实施例中，第二衬底303、第二有源器件、第二金属化层305、第二接触焊盘307、第二钝化层311、第二外部连接件309和第二管芯附接膜317可以类似于上面参照图2描述的第一衬底203、第一有源器件、第一金属化层205、第一接触焊盘207、第一钝化层211、第一外部连接件209和第一管芯附接膜211，但是它们还可以不同。
在一个实施例中，第一半导体器件201和第二半导体器件301可以放置在不同的通孔111或参考通孔113之间的聚合物层105上。在一个实施例中，例如可以使用拾取和放置工艺来放置第一半导体器件201和第二半导体器件301。然而，还可以使用在聚合物层105上放置第一半导体器件201和第二半导体器件301的任何其他方法。
图4示出了通孔111、参考通孔113、第一半导体器件201和第二半导体器件301的密封。可以在模制器件(在图4中未单独示出)执行密封，该模制器件可以包括顶部模制部分和与顶部模制部分分离的底部模制部分。当顶部模制部分下降到与底部模制部分相邻时，可以形成用于第一载体衬底101、通孔111、参考通孔113、第一半导体器件201、第二半导体器件301的模制腔。
在密封工艺期间，顶部模制部分可以被放置为与底部模制部分相邻，从而将第一载体衬底101、通孔111、参考通孔113、第一半导体器件201、第二半导体器件301封入模制腔内。一旦被封入，顶部模制部分和底部模制部分就可以形成气密密封以控制来自模制腔的气体的流入和流出。一旦被密封，密封剂401就可以被放置在模制腔内。密封剂401可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热结晶树脂、它们的组合等。密封剂401可以在顶部模制部分和底部模制部分的对齐之前放置在模制腔内，或者可以通过注射口被注射到模制腔中。
一旦密封剂401被放置在模制腔中使得密封剂401密封第一载体衬底101、通孔111、参考通孔113、第一半导体器件201和第二半导体器件301，密封剂401就可以被固化以硬化密封剂401用于最优保护。虽然精确的固化工艺至少部分地取决于为密封剂401所选择的具体材料，但在模塑料被选择作为密封剂401的实施例中，可以通过诸如在大约60秒至大约3600秒(诸如600秒)的时间内将密封剂401加热到大约100℃和大约130℃之间(诸如大约125℃)的工艺来进行固化。此外，可以在密封剂401内包括引发剂和/或催化剂来更好地控制固化工艺。
然而，本领域技术人员应该意识到，上述固化工艺仅仅是示例性工艺而不用于限制本实施例。可以可选地使用其他固化工艺，诸如照射或者甚至允许密封剂401在室温下硬化。可以使用任何适当的固化工艺，并且所有的这些工艺完全包括在本文所讨论的实施例的范围内。
图4还示出了密封剂401的薄化以露出通孔111、参考通孔113、第一半导体器件201和第二半导体器件301，从而用于进一步的处理。例如，可以使用机械研磨或化学机械抛光(CMP)工艺来执行薄化，从而化学蚀刻剂和研磨剂用于发生反应并研磨掉密封剂401、第一半导体器件201和第二半导体器件301直到露出通孔111、参考通孔113、第一外部连接件209(在第一半导体器件201上)和第二外部连接件309(在第二半导体器件301上)。如此，第一半导体器件201、第二半导体器件301、通孔111和参考通孔113可以具有平坦的表面，该平坦的表面还与密封剂401共面。
然而，虽然上述CMP工艺被表现为一个示例性实施例，但不用于限制实施例。任何适当的去除工艺可用于薄化密封剂401、第一半导体器件201和第二半导体器件301并露出通孔111。例如，可以使用一系列的化学蚀刻。该工艺和任何其他适当的工艺可用于薄化密封剂401、第一半导体器件201和第二半导体器件301，并且所有这些工艺完全包括在实施例的范围内。
图5示出了形成RDL 50以互连第一半导体器件201、第二半导体器件301、通孔111、参考通孔113和第三外部连接件505。通过使用RDL 501来互连第一半导体器件201和第二半导体器件301，第一半导体器件201和第二半导体器件301的引脚数可以大于1000个。
在一个实施例中，可以通过适当的形成工艺(诸如CVD或溅射)最初形成钛铜合金的晶种层(未示出)来形成RDL 501。然后，可以形成光刻胶(也未示出)以覆盖晶种层，并且然后可以图案化光刻胶来露出晶种层位于期望形成RDL 501的那些位置的部分。
一旦光刻胶被形成和图案化，诸如铜的导电材料就可以通过诸如镀的沉积工艺形成在晶种层上。导电材料可形成为具有大约1μm和大约10μm之间(诸如大约5μm)的厚度。然而，虽然所讨论的材料和方法适合于形成导电材料，但这些材料仅仅是示例性的。任何其他适当的材料(诸如AlCu或Au)以及任何其他适当的形成工艺(诸如CVD或PVD)可用于形成RDL501。
一旦形成了导电材料，就可以通过适当的去除工艺(诸如灰化)去除光刻胶。此外，在去除光刻胶之后，例如可以将导电材料用作掩模通过适当的蚀刻工艺去除晶种层被光刻胶覆盖的那些部分。
图5还示出了在RDL 501上方形成第三钝化层503来为RDL 501和其他下面的结构提供保护和隔离。在一个实施例中，第三钝化层503可以是聚苯并恶唑(PBO)，但是还可以使用任何适当的材料，诸如聚酰亚胺或聚酰亚胺衍生物。第三钝化层503可以例如使用旋涂工艺来放置为大约5μm和大约25μm之间(诸如大约7μm)的厚度，但是可以可选地使用任何适当的方法和厚度。
在一个实施例中，从第三钝化层503到聚合物层105的结构的厚度可以小于或等于大约200μm。通过使该厚度尽可能薄，可以在各种小尺寸应用(诸如蜂窝电话等)中使用整体结构，同时仍然保持期望功能。然而，本领域技术人员应该意识到，结构的精确厚度可以至少部分地取决于用于单元的整体设计，因此可以可选地使用任何适当的厚度。
此外，RDL 501被形成为将参考通孔113与一个第三外部连接件505互连(只有单个参考通孔113被实际示为连接)。在一个实施例中，连接至参考通孔113的一个第三外部连接件505可以(例如通过未示出的印刷电路板)连接至参考电压(例如，参考偏压)，但是还可以使用任何适当的参考偏压。
此外，虽然在图5中示出了单个RDL 501，但这是为了清楚而不用于限制实施例。此外，可以通过重复上述工艺来形成任何适当数量的导电和钝化层(诸如三个RDL 501层)以形成RDL 501。可以使用任何适当数量的层。
图5还示出了形成第三外部连接件505以与RDL 501电接触。在一个实施例中，在形成第三钝化层503之后，可以通过去除第三钝化层503的一部分来制造穿过第三钝化层503的开口，从而露出下面的RDL 501的至少一部分。开口允许RDL 501和第三外部连接件505之间的接触。可以使用适当的光刻掩模和蚀刻工艺来形成开口，但是还可以使用任何适当的工艺来露出RDL 501的一部分。
在一个实施例中，可以通过第三钝化层503将第三外部连接件505放置在RDL 501上，并且第三外部连接件505可以是包括诸如焊料的共晶材料的球栅阵列(BGA)，但是可以可选地使用任何适当的材料。任选地，可以在第三外部连接件505和RDL 501之间使用凸块下金属化层。在第三外部连接件505是焊料凸块的实施例中，可以使用落球法(诸如直接落球法)来形成第三外部连接件505。可选地，可以通过使用任何适当的方法(诸如蒸发、电镀、印刷、焊料转移)最初形成锡层，然后执行回流以使材料成形为期望的凸块形状来形成焊料凸块。一旦形成了第三外部连接件505，就可以进行测试来确保结构适合于进一步的处理。
图6A示出了使第一载体衬底101与第一半导体器件201和第二半导体器件301分离。在一个实施例中，第三外部连接件505(因此包括第一半导体器件201和第二半导体器件301的结构)可以附接至环结构601。环结构601可以是用于在分离工艺期间和之后为结构提供支持和稳定性的金属环。在一个实施例中，第三外部连接件505、第一半导体器件201和第二半导体器件301例如使用紫外线带603附接至环结构，但是可以可选地使用任何其他适当的粘合剂或附接。
一旦第三外部连接件505(因此为包括第一半导体器件201和第二半导体器件301的结构)附接至环结构601，例如就可以使用热工艺改变粘合层103的粘合特性来使第一载体衬底101与包括第一半导体器件201和第二半导体器件301的结构分离。在具体实施例中，诸如紫外线(UV)激光、二氧化碳(CO2)激光或红外线(IR)激光的能量源被用于照射并加热粘合层103，直到粘合层103失去至少一部分粘性。一旦被执行，第一载体衬底101和粘合剂103就可以与包括第三外部连接件505、第一半导体器件201和第二半导体器件301的结构物理分离并从该结构去除第一载体衬底101和粘合剂103。
图6B示出了用于使第一载体衬底101与第一半导体器件201和第二半导体器件301分离的另一实施例。在该实施例中，第三外部连接件505可以例如使用第一胶粘剂607附接至第二载体衬底605。在一个实施例中，第二载体衬底605类似于第一载体衬底101，但是它们还可以不同。一旦被附接，粘合层103就可以被照射，并且粘合层103和第一载体衬底101可以被物理去除。
返回到使用环结构601的实施例，图7示出了图案化聚合物层105以形成第一开口703并露出通孔111(与相关联的第一晶种层107一起)。在一个实施例中，例如，为了露出下面的通孔111，可以使用激光钻孔方法来图案化聚合物层105，其中激光被导向聚合物层105的期望被去除的那些部分。在激光钻孔工艺期间，钻孔能量可以在0.1mJ到大约60mJ的范围内，并且钻孔角度相对于聚合物层105的法线为大约0度(垂直于聚合物层105)到大约80度。在一个实施例中，图案化可以在通孔111上方形成开口，其具有大约70μm和大约300μm之间(诸如大约200μm)的宽度。
在另一实施例中，可以通过以下步骤来图案化聚合物层105：最初向聚合物层105施加光刻胶(在图7中未单独示出)，然后将光刻胶暴露给图案化能量源(例如，图案化光源)以产生化学反应，从而在光刻胶暴露给图案化光源的那些部分中产生物理变化。然后，向曝光的光刻胶施加显影剂以利用物理改变并根据期望图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如利用干蚀刻工艺去除下面的聚合物层105暴露部分。然而，可以使用用于图案化聚合物层105的任何其他适当的方法，诸如等离子体蚀刻(PLDC)。
图8示出了在第一开口703内放置背侧球焊盘801以保护现在暴露的通孔111。在一个实施例中，背侧球焊盘801可以包括导电材料，诸如焊料膏(solder on paste)或有机可焊性保护剂(OSP)，但是可以可选地使用任何适当的材料。在一个实施例中，可以使用模板(Stencil)来施加背侧球焊盘801，但是可以可选地使用任何适当的施加方法，然后进行回流以形成凸块形状。
图8还示出了可对背侧球焊盘801执行的任选调平或压模(coin，又称压纹)工艺。在一个实施例中，可以例如使用放置在每个背侧球焊盘801周围的模板和施加压力的力来物理成型背侧球焊盘801，以使背侧球焊盘801的一部分物理变形并使背侧球焊盘801的顶面变平。
图9示出了在背侧球焊盘801上方放置和图案化任选的背侧保护层901，有效地密封背侧球焊盘801和通孔111之间的接头免受湿气的侵入。在一个实施例中，背侧保护层901可以是保护材料，诸如PBO、阻焊剂(SR)、层压化合物(LC)带、味之素内建膜(ABF)、非导电膏(NCP)、非导电膜(NCF)、图案化底部填充物(PUF)、翘曲改进的粘合剂(WIA)、液体模塑料V9、它们的组合等。然而，还可以使用任何适当的材料。可以使用诸如丝印、层压、旋涂等的工艺将背侧保护层901涂覆到大约1μm和大约100μm之间的厚度。
图9还示出了一旦放置了背侧保护层901就可以图案化背侧保护层901以露出背侧球焊盘801。在一个实施例中，可以形成图案化，以在背侧球焊盘801上方形成第二开口905，并且第二开口905可以形成为具有大约30μm和大约300μm之间(诸如大约150μm)的直径。在一个实施例中，可以通过以下步骤来进行图案化背侧保护层901：最初向背侧保护层901施加光刻胶(在图9中未单独示出)，然后将光刻胶暴露给图案化的能量源(例如，图案化的光源)以产生化学反应，从而在光刻胶被暴露给图案化的光源的那些部分中产生物理变化。然后，向曝光的光刻胶施加显影剂以利用物理变化，并且根据期望图案选择性地去除光刻胶的暴露部分或光刻胶的未暴露部分，并且例如利用干蚀刻工艺去除下面的背侧保护层901的暴露部分。然而，可以使用用于图案化背侧保护层901的任何其他适当的方法。
图9还示出了在图案化背侧保护层901的开口内放置第四外部连接件903。在一个实施例中，第四外部连接件903可以形成为在背侧球焊盘801与例如第一封装件1000和第二封装件1019(图9中未示出，但以下参照图10进行了说明和讨论)之间的外部连接。第四外部连接件903可以是接触凸块，诸如微凸块或可控坍塌芯片连接(C4)凸块，并且可以包括诸如锡的材料或者其他适当的材料(诸如焊料膏、银或铜)。在第四外部连接件903是锡焊料凸块的实施例中，可以通过以下工艺来形成第四外部连接件903：最初通过任何适当的方法(诸如蒸发、电镀、印刷、焊料转移、球置放等)将锡层形成为大约100μm的厚度。一旦在结构上形成锡层，就执行回流以将材料成形为期望的凸块形状。
图10示出了背侧球焊盘801与第一封装件1000的接合。在一个实施例中，第一封装件1000可以包括第三衬底1003、第三半导体器件1005、第四半导体器件1007(接合至第三半导体器件1005)、第三接触焊盘1009(用于电连接至第四外部连接件903)和第二密封剂1011。在一个实施例中，例如，第三衬底1003可以是包括内部互连(例如，衬底通孔1015)的封装衬底以将第三半导体器件1005和第四半导体器件1007连接至背侧球焊盘801。
可选地，第三衬底1003可以是用作中间衬底的中介片以将第三半导体器件1005和第四半导体器件1007连接至背侧球焊盘801。在该实施例中，例如，第三衬底1003可以是掺杂或非掺杂的硅衬底或者绝缘体上硅(SOI)衬底的有源层。然而，第三衬底1003可选地可以是玻璃衬底、陶瓷衬底、聚合物衬底或任何其他衬底(可提供适当的保护和/或互连功能)。这些和任何其他适当的材料可以可选地被用于第三衬底1003。
第三半导体器件1005可以是被设计用于预期目的的半导体器件(诸如逻辑管芯、中央处理单元(CPU)管芯、存储器管芯(例如，动态随机存取存储器DRAM管芯)、它们的组合等)。在一个实施例中，第三半导体器件1005根据期望的特定功能包括集成电路器件，诸如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等。在一个实施例中，第三半导体器件1005被设计和制造为与第一半导体器件201联合或同时工作。
第四半导体器件1007可以类似于第三半导体器件1005。例如，第四半导体器件1007可以是被设计用于预期目的的半导体器件(例如，DRAM管芯)并且包括用于期望功能的集成电路器件。在一个实施例中，第四半导体器件1007被设计为与第一半导体器件201和/或第三半导体器件1005联合或同时工作。
第四半导体器件1007可以接合至第三半导体器件1005。在一个实施例中，第四半导体器件1007诸如通过使用粘合剂仅与第三半导体器件1005物理接合。在该实施例中，第四半导体器件1007和第三半导体器件1005可以例如使用接合线1017电连接至第三衬底1003，但是可以使用任何适当的接合方式。
可选地，第四半导体器件1007可以物理且电接合至第三半导体器件1005，在该实施例中，第四半导体器件1007可以包括第四外部连接件(在图10中未单独示出)，第四外部连接件与第三半导体器件1005上的第五外部连接件(在图10中也未示出)连接，以将第四半导体器件1007和第三半导体器件1005互连。
第三接触焊盘1009可形成在第三衬底1003上以在第三半导体器件1005与例如第四外部连接件903之间形成电连接。在一个实施例中，第三接触焊盘1009可以形成在第三衬底1003内的电布线(诸如衬底通孔1015)上方并与其电接触。第三接触焊盘1009可包括铝，但是还可以可选地使用其他材料(诸如铜)。可以使用以下步骤形成第三接触焊盘1009：使用沉积工艺(诸如溅射)以形成材料层(未示出)，并且然后通过适当的工艺(诸如光刻掩模和蚀刻)去除材料层的一部分以形成第三接触焊盘1009。然而，任何其他适当的工艺可用于形成第三接触焊盘1009。第三接触焊盘1009可以形成为具有大约0.5μm和大约4μm之间(诸如大约1.45μm)的厚度。
第二密封剂1011可用于密封和保护第三半导体器件1005、第四半导体器件1007和第三衬底1003。在一个实施例中，第二密封剂1011可以是模塑料，并且可以使用模制设备(图10中未示出)来放置。例如，第三衬底1003、第三半导体器件1005和第四半导体器件1007可以放置在模制设备的腔内，并且可以与外界隔绝地密封腔。第二密封剂1011可以在与外界隔绝地密封腔之前被放置在腔内或者可以通过注射端口被注射到腔中。在一个实施例中，第二密封剂1011可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、它们的组合等。
一旦第二密封剂1011被放置在腔中使得第二密封剂1011密封第三衬底1003、第三半导体器件1005和第四半导体器件1007周围的区域，就可以固化第二密封剂1011来使第二密封剂1011硬化以用于最优保护。虽然精确的固化工艺至少部分地取决于第二密封剂1011所选择的具体材料，但在模塑料被选择作为第二密封剂1011的实施例中，可以通过诸如在大约60秒至大约3000秒之间(诸如大约600秒)的时间内将第二密封剂1011加热到大约100℃和大约130℃之间(诸如大约125℃)的工艺来进行固化。此外，可以在第二密封剂1011内包括引发剂和/或催化剂以更好地控制固化工艺。
然而，本领域技术人员应该意识到，上述固化工艺仅仅是示例性工艺而不用于限制本发明的实施例。可以使用其他固化工艺，诸如照射或者甚至允许第二密封剂1011在室温下硬化。可以使用任何适当的固化工艺，并且这些工艺完全包括在本文讨论的实施例的范围内。
一旦形成第四外部连接件903，就可以将第四外部连接件903与背侧球焊盘801对齐并放置为与背侧球焊盘901物理接触，并且执行接合。例如，在第四外部连接件903为焊料凸块的实施例中，接合工艺可以包括回流工艺，从而将第四外部连接件903的温度提升到第四外部连接件903液化和流动的熔点，从而在第四外部连接件903再次固化时将第一封装件100接合至背侧球焊盘801。
通过在第一半导体器件301上方放置第一封装件1000(例如可以是DRAM封装件)，第一封装件1000被放置在被设计为接收第一封装件1000的第一接收区域1002上方。在一个实施例中，第一接收区域1002具有通过放置在第一接收区域1002上的第一封装件1000的期望尺寸所确定的尺寸和形状。然而，参考通孔113在与密封剂401的主面平行的方向上位于第一接收区域1002之外，使得第一封装件1000不直接位于参考通孔113上方。
图10还示出了第二封装件1019与背侧球焊盘801的接合。在一个实施例中，第二封装件1019可以类似于第一封装件1000，并且可以利用类似工艺接合至背侧球焊盘801。然而，第二封装件1019还可以不同于第一封装件1000。
图10还示出了在第一封装件1000、第二封装件1019和背侧保护层901之间放置底部填充材料1021。在一个实施例中，底部填充材料1021是用于缓冲和支持第一封装件1000、第二封装件1019和背侧保护层901的保护材料以免操作和环境毁坏(诸如操作期间的热量生成引起的应力)。底部填充材料1021可以被注射或者以其他方式形成在第一封装件1000、第二封装件1019和背侧保护层901之间的空间中，并且例如可以包括被分散在第一封装件1000、第二封装件1019和背侧保护层901之间的液体环氧树脂，然后进行固化以硬化。
图11A和图11B示出了用于开始分割和形成第一集成扇出型堆叠封装(InFO-POP)结构1103和第二集成扇出型堆叠封装(InFO-POP)结构1105的第一分割工艺(在图11A中通过虚线框1101来表示)(图11B示出了图11A中标为1103的虚线框的放大图)。在一个实施例中，可以通过使用锯条(未单独示出)来执行第一分割工艺1101，以切断通孔111之间以及环绕第一InFO-POP结构1103和第二InFO-POP结构1105的划线区域内的底部填充材料1021、背侧保护层901和聚合物层105，并且还露出参考通孔113的上表面。然而，本领域技术人员应该意识到，使用锯条用于第一分割工艺1101仅仅是一个示例性实施例而不用于限制本发明。可以使用用于执行第一分割工艺1101的任何方法，诸如利用一次或多次蚀刻。这些方法和任何其他适当方法可用于分割第一InFO-POP结构1103。
此外，虽然图11A示出使用单一切割来露出多个参考通孔113，但这是用于示意性的而不用于限制本发明的实施例。此外，可以使用任何适当数量的切割方式(诸如一次切割来露出每一个参考通孔113，或者露出多个参考通孔113的切割的组合，或者任何其他组合)。切割、蚀刻或其他分割工艺的任何适当组合完全包括在实施例的范围内。
仔细参照图11B，第一晶种层107和通孔111通过密封剂401保持绝缘。然而，通过利用第一分割工艺1101露出参考通孔113的顶面，在一些实施例中，第一分割工艺1101可以去除参考通孔113的一部分，引起参考通孔113(以及密封剂401不被第一分割工艺1101影响的那些部分)与密封剂401不被第一分割工艺1101影响的部分之间的高度差，以及形成与通孔111不同的高度。例如，在执行第一分割工艺1101之后，参考通孔113可以具有大约80和250μm之间(诸如大约120μm)的第一高度H1，同时密封剂401可具有大于第一高度H1的第二高度H2，该第二高度诸如在大约100μm和大约300μm之间(诸如大约150μm)。此外，由于通孔111可具有相同的第二高度H2(参见图4)，所以参考通孔113的第一高度H1也小于通孔111的第二高度H2。
图12A和图12B示出了一旦露出了参考通孔113的上表面，屏蔽涂层1201就可以形成在第一InFO-POP结构1103和第二InFO-POP结构1105上方并且与参考通孔113的暴露顶面物理且电连接(图12B示出了图12A中虚线框1204的放大图)。在一个实施例中，屏蔽涂层1201可以包括多个共形的材料层，其中每层的厚度保持相对恒定，因为每一层跟随下面的结构(该层形成在下面的结构上)的轮廓，以屏蔽第一InFO-POP结构1103和第二InFO-POP结构1105，但是如果需要，可以使用单个材料层。
在一个实施例中，屏蔽涂层1201是多层结构，诸如双层结构或三层结构(具有粘合层1203、高导电性金属1205和防氧化材料1207)。粘合层1203用于帮助高导电性金属1205粘合至下面的第一InFO-POP结构1103和第二InFO-POP结构1105。在一个实施例中，粘合层1203可以是诸如钛的导电金属，但是可以可选地使用可帮助粘合高导电性金属的任何适当的导电材料。粘合层1203可以例如使用沉积工艺(诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、喷涂、化学镀等)形成为大约0.05μm和大约5μm之间(诸如大约0.1μm)的厚度。
在形成粘合层1203之后，可以形成高导电性金属1205以为第一InFO-POP结构1103和第二InFO-POP结构1105提供期望的屏蔽。在一个实施例中，高导电性金属1205可以是诸如铜、银、钯/铜合金等的材料，并且可以形成为大约2μm和大约10μm之间(诸如大约6μm)的厚度。高可以使用诸如PVD、CVD、ALD、镀或喷射的工艺来形成导电性金属1205。
任选地，如果需要，则一旦形成高导电性金属1205，就可以通过涂覆防氧化材料1207来保护高导电性金属1205以免被氧化。在一个实施例中，防氧化材料1207可以是诸如镍的保护材料，但是可以使用任何其他适当的材料，诸如镍或SUS。防氧化材料1207可以通过诸如PVD、CVD、ALD、镀等的工艺沉积为大约0.1μm和大约15μm之间(诸如大约0.3μm)的厚度。
在屏蔽涂层1201的形成期间，屏蔽涂层1201将形成为与一个或多个参考通孔113的暴露顶面物理且电连接并且与密封剂401和底部填充材料1021物理接触。通过形成与参考通孔113电连接的屏蔽涂层1201，屏蔽涂层1201可以通过第三外部连接件505电连接至参考电压(例如，地电压)。如此，参考电压(例如，地)可以被施加给屏蔽涂层1201，并帮助屏蔽第一InFO-POP结构1103和第二InFO-POP结构1105。
图13示出了可用于分离第一InFO-POP结构1103和第二InFO-POP结构1105的第二分割工艺(在图13中通过标为1301的虚线框表示)(其中，第一封装件1000附接至集成扇出型封装件(InFO封装件)1303)。此外，为了清楚，图13中的屏蔽涂层1201被示为单层，而不是图12A和图12B中所示的三层。在一个实施例中，可以通过使用锯条(未示出)来执行第二分割工艺1301以切断参考通孔113之间的屏蔽涂层1201和密封剂401，从而将一个部分与另一部分分离以形成第一InFO-POP结构1103和第二InFO-POP结构1105。然而，本领域技术人员应该意识到，使用锯条分割第一InFO-POP结构1103和第二InFO-POP结构1105仅仅是一个示例性实施例而不用于限制。可以单独或组合使用用于分割第一InFO-POP结构1103和第二InFO-POP结构1105的可选方法，诸如利用一次或多次蚀刻来分离第一InFO-POP结构1103和第二InFO-POP结构1105。可以可选地使用这些方法和任何其他适当的方法以分割第一InFO-POP结构1103和第二InFO-POP结构1105。
通过利用参考通孔113以将屏蔽涂层1201连接至参考电位，可以实现用于InFO-POP的共形屏蔽结构而不需要通过在形成通孔111时增加附加的接地焊盘来放大InFO管芯尺寸并且不需要在InFO管芯边缘增加又一球(例如，InFO管芯边缘处的DRAM球)。此外，在不包括接地焊盘的情况下，也不需要在形成期间研磨接地焊盘的额外工艺，使得可以实现附加成本的节省。最后，仅由于共形屏蔽涂层1201而不需要在前侧再分布层或背侧再分布层处接地，这减少了关于屏蔽涂层1201的纵横比的任何问题。
图14A和图14B示出了利用单个组合的第三分割工艺(在图14A中通过虚线1401来表示)来同时分离第一InFO-POP结构1103和第二InFO-POP结构1105以及露出参考通孔113的侧壁(图14B示出了图14A中标为1403的虚线框的放大图)的另一实施例，以代替使用第一分割工艺1101和第二分割工艺1301来露出参考通孔113、然后分割第一InFO-POP结构1103和第二InFO-POP结构1105。在该实施例中，第三分割工艺1401可以类似于第一分割工艺1101，诸如通过锯切工艺。
然而，代替如上面参照图11A和图11B所示的露出参考通孔113的顶面，第三分割工艺1401通过切断与参考通孔113相邻的密封剂401或者通过实际切断参考通孔113本身来露出参考通孔113的侧壁。可使用利用第三分割工艺1401的任何适当方法，以露出参考通孔113的侧壁而不露出参考通孔113的顶面(其保持被聚合物层105覆盖)。
图15A和图15B示出了在露出参考通孔113的侧壁之后在第一InFO-POP结构1103和第二InFO-POP结构1105上方形成屏蔽涂层1201(图15B示出了图15A中标为1504的虚线框的放大图)。在该实施例中，由于第一InFO-POP结构1103和第二InFO-POP结构1105已经完全分离，所以第一InFO-POP结构1103和第二InFO-POP结构1105被移动到第一支持结构1501。此外，第三外部连接件505被覆盖以防止屏蔽涂层1201和第三外部连接件505之间的接触。
在一个实施例中，第一InFO-POP结构1103和第二InFO-POP结构1105可以从环结构601移动到例如第一支持结构1501(例如可以为胶带)，但是可以使用任何可选的支持结构。在一个实施例中，第一InFO-POP结构1103和第二InFO-POP结构1105可以使用拾取和放置工艺移动，但是可以使用移动第一InFO-POP结构1103和第二InFO-POP结构1105的任何适当方法。
在一个实施例中，第一支持结构1501可以进一步包括可用于粘合覆盖第三外部连接件505的胶层1503。此外，胶层1503还可以用于覆盖第三外部连接件505，使得屏蔽涂层1201的沉积不会与第三外部连接件505短路。例如，胶层1503可以是任何适当的粘合剂(诸如丙烯酸基粘合剂、硅粘合剂或PSA)，但是可以使用任何其他适当的粘合剂或覆盖材料。
图15A和图15B还示出了在第一InFO-POP结构1103和第二InFO-POP结构1105被放置在第一支持结构1501上并且第三外部连接件505被覆盖之后形成屏蔽涂层1201。在一个实施例中，可以由与上面参照图12A和图12B所述的类似材料和使用类似工艺来形成屏蔽涂层1201。例如，屏蔽涂层1201可以是使用PVD或CVD工艺形成的包括粘合层1203、高导电性金属1205和防氧化材料1207的三层结构，或者可以为包括粘合层1203和高导电性金属1205的双层结构，但是可以可选地使用任何适当的方法和材料。
详细参照图15B，由于参考通孔113具有被第三分割工艺1401露出的侧壁，所以当形成屏蔽涂层1201时，屏蔽涂层1201将与参考通孔113的露出侧壁物理且电连接并且与密封剂401(参考通孔113周围，并且在图15B的具体截面中没有具体示出)和底部填充材料1021物理连接。如此，施加于参考通孔113的参考电压(例如通过第三外部连接件505)也施加于屏蔽涂层1201(通过侧壁)，屏蔽涂层1201现在覆盖第一InFO-POP结构1103和第二InFO-POP结构1105。此外，参考电压(例如，地)可用于帮助屏蔽第一InFO-POP结构1103和第二InFO-POP结构1105。
图16示出了第四分割工艺(在图16中通过标为1601的虚线框表示)，其可用于在涂覆屏蔽涂层1201之后分离第一InFO-POP结构1103和第二InFO-POP结构1105。在一个实施例中，第四分割工艺1601可类似于上面参照图13描述的第二分割工艺1301。例如，第四分割工艺1601可以是用于切断屏蔽涂层1201并分离第一InFO-POP结构1103和第二InFO-POP结构1105的锯切。然而，可以可选地使用任何适当的分割工艺。
图17A和图17B示出了露出参考通孔113的顶面和侧壁的又一实施例，以代替仅露出参考通孔113的顶面或侧壁(其中，图17B示出了图17A中标为1703的虚线框的放大图)。在该实施例中，第一分割工艺1101(上面参照图11A和图11B所示)可以首先用于暴露参考通孔113的顶面，以及使得参考通孔113具有第一高度H1，该第一高度小于周围密封剂401的第二高度H2。一旦露出顶面，第三分割工艺1401(如上面参照图14A和图14B所示)就可用于分割第一InFO-POP结构1103和第二InFO-POP结构1105以及还露出参考通孔113的至少一个侧壁。
图17B示出了露出顶面和侧壁之后参考通孔113的近视图。可以看出，通过第一分割工艺1101从参考通孔113的顶面去除聚合物层105，并且可以通过第三分割工艺1401从参考通孔113的侧壁去除模塑料401。如此，参考通孔113的顶面和侧壁都可用于进一步的处理。
然而，虽然上面工艺首先使用第一分割工艺1101，然后使用第三分割工艺1401，但这只是示意性的而不用于限制实施例。此外，可以可选地使用以任何适当顺序执行的任何适当工艺。可用于露出参考通孔113的顶面和侧壁的所有的这些工艺均完全包括在实施例的范围内。
图18A和图18B示出了从环结构601去除第一InFO-POP结构1103和第二InFO-POP结构1105，并将第一InFO-POP结构1103和第二InFO-POP结构1105放置在第一支持结构1501上(图18B示出了图18A中标为1803的虚线框的放大图)。在一个实施例中，如上文中参照图15所述，可以移动第一InFO-POP结构1103和第二InFO-POP结构1105(例如，拾取和放置工艺)，但是可以可选地使用用于移动第一InFO-POP结构1103和第二InFO-POP结构1105的任何适当的工艺。
一旦第一InFO-POP结构1103和第二InFO-POP结构1105被移动(并且例如通过胶层1503覆盖第三外部连接件505)，就可以涂覆屏蔽涂层1201。在一个实施例中，可以由与上面参照图12A和图12B描述的类似的材料并使用类似工艺来形成屏蔽涂层1201。例如，屏蔽涂层1201可以是使用PVD或CVD工来形成的包括粘合层1203、高导电性金属1205和防氧化材料1207的三层结构，或者是包括粘合层1203和高导电性金属1205的双层，但是可以可选地使用任何适当的方法和材料。在该实施例中，屏蔽涂层1201将与密封剂401、底部填充材料1021、参考通孔113的顶部和参考通孔113的侧壁物理接触。
仔细参照图18B，由于参考通孔113将具有露出的顶面和侧壁，所以当形成屏蔽涂层1201时，屏蔽涂层1201与参考通孔113的露出顶面和侧壁物理且电连接。如此，施加于参考通孔113的参考电压(例如通过第三外部连接件505)也被施加于屏蔽涂层1201，屏蔽涂层1201现在被第一InFO-POP结构1103和第二InFO-POP结构1105覆盖。如此，参考电压(例如，地)可用于帮助屏蔽第一InFO-POP结构1103和第二InFO-POP结构1105。
图19示出了在该实施例中涂覆屏蔽涂层1201之后，第四分割工艺1601可用于分离第一InFO-POP结构1103和第二InFO-POP结构1105。在一个实施例中，第四分割工艺1601可以类似于上面参照图13描述的第二分割工艺1301。例如，第四分割工艺1601可以是用于切断屏蔽涂层1201并分离InFO-POP结构1103和第二InFO-POP结构1105的锯切。然而，可以可选地使用任何适当的分割工艺。
如前所述，通过利用参考通孔113将屏蔽涂层1201连接至参考电位，可以实现用于InFO-POP的共形屏蔽结构而不通过在形成通孔111处添加附加的接地焊盘放大InFO尺寸以及不需要在InFO管芯边缘处的又一球(例如，InFO管芯边缘处的DRAM球)。此外，在不包括接地焊盘的情况下，不需要在形成期间用于研磨接地焊盘的额外工艺，因此可以实现附加的成本节省。最后，仅由于共形屏蔽涂层1201不需要在前侧再分布层或背侧再分布层处接地，这减少了关于屏蔽涂层1201的纵横比的任何问题。
图20示出了参考通孔113和通孔111的从上往下的示图，它们形成在具有多个封装件2001的半导体晶圆中，其中多个封装件2001中的四个在图20的中部处相接。在该实施例中，参考通孔113形成为圆柱形状(从圆形的从上往下示图中看出)。可以看出，参考通孔113形成在多个封装件2001的独立的每一个的边角中。然而，参考通孔113的圆柱形状不用于限制，并且可以可选地使用任何其他适当的形状。
图21A和图21B示出了可用于参考通孔113的形状的另一实例。在该实施例中，参考通孔113可成形为具有第一延伸部2103的第一鳍2101。在一个实施例中，第一鳍1201可以包括圆形部分2105，例如圆形部分2105具有大约70μm和大约400μm之间(诸如大约190μm)的第二直径D2。第一鳍2101可以另外具有第一延伸部2103，第一延伸部2103具有大约50μm和大约200μm之间(诸如大约140μm)的第一宽度W1。在一个实施例中，第一延伸部1203可延伸(在露出之前)到半导体器件的边缘，具有大约100μm和大约350μm之间(诸如大约200μm)的第一长度L1。
图21B示出了结合到相邻的半导体器件中的第一鳍2101的从上往下的示图。可以看出，多个第一鳍2101可以具有第一延伸部2103，第一延伸部2103在分割器件之前朝向彼此延伸。当露出第一鳍2101时(例如使用第一分割工艺1101、第三分割工艺1401或它们的组合)，圆形部分2105或第一延伸部2103或者这两者可以露出以用于与随后沉积的屏蔽涂层2102连接。
图22A和图22B示出了可用于形成参考通孔113的另一形状。图22A示出了与第一鳍2101类似的第二鳍2201，其中第二鳍2201具有圆形部2105并且还具有第一延伸部2103。然而，此外，如图22A所示，第二鳍2201具有两个附加延伸部2203，其与第一延伸部2103呈直角延伸。在一个实施例中，两个附加延伸部2203可具有第一宽度W1并且可以远离第一延伸部2103延伸大约30μm和大约200之间μm(诸如大约100μm)的第二长度L2。
图22B示出了可代替第一鳍1201或第二鳍2201使用的直角形状2205。在该实施例中，该形状可具有大约100μm和大约600μm之间(诸如大约250μm)的总体第二宽度W2以及大约100μm和大约600μm之间(诸如大约250μm)的总体第三长度L3。此外，在该实施例中，直角形状2205可形成有大约70μm和大约400μm之间(诸如大约190μm)的第三宽度W3。然而，可以可选地使用任何适当的形状。
此外，虽然在上面的描述中详细描述了四种形状，但这些描述是示意性的而不用于限制实施例。此外，可以可选地使用任何适当的形状以及任何适当的尺寸。所有这些形状和尺寸完全包括在实施例的范围内。
根据一个实施例，提供了一种半导体器件，包括在密封剂中被包围的半导体管芯。第一通孔延伸穿过密封剂并且通过密封剂与半导体管芯分离。至少一个参考通孔延伸穿过密封剂，其中划线区域环绕半导体管芯、第一通孔和至少一个参考通孔，其中半导体管芯仅是划线区域内的半导体管芯。第二半导体器件电连接至第一通孔但是没有与至少一个参考通孔电连接。
根据另一实施例，提供了一种半导体器件，包括半导体管芯以及通过密封剂与半导体管芯分离的第一组通孔。参考通孔通过密封剂与半导体管芯和第一组通孔分离，并且屏蔽涂层与参考通孔的第一表面物理接触。
根据又一实施例，提供了一种制造半导体器件的方法，包括利用密封剂密封半导体管芯、第一组通孔和参考通孔。利用半导体管芯的第一侧上的平面化工艺露出第一组通孔和参考通孔。位于半导体管芯的与第一侧相对的第二侧上的第一组通孔连接至第二半导体管芯，并且在连接第一组通孔之后，利用分割工艺露出参考通孔的第一表面。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (18)

1.一种半导体器件，包括：
半导体管芯，被包围在密封剂中；
第一通孔，延伸穿过所述密封剂并通过所述密封剂与所述半导体管芯分离；
至少一个参考通孔，延伸穿过所述密封剂，其中所述半导体管芯、所述第一通孔和所述至少一个参考通孔是第一集成扇出型封装件的一部分；以及
第二半导体器件，位于所述半导体管芯上方，与所述第一通孔电连接但是没有与所述至少一个参考通孔电连接；
屏蔽涂层，位于所述第二半导体器件上方，并且所述屏蔽涂层与所述至少一个参考通孔物理接触。
2.根据权利要求1所述的半导体器件，其中，所述屏蔽涂层与所述至少一个参考通孔的侧壁物理接触。
3.根据权利要求1所述的半导体器件，其中，所述屏蔽涂层与所述至少一个参考通孔的顶面物理接触。
4.根据权利要求1所述的半导体器件，其中，所述屏蔽涂层与所述至少一个参考通孔的顶面和侧壁均物理接触。
5.根据权利要求1所述的半导体器件，其中，所述至少一个参考通孔是接地通孔。
6.根据权利要求1所述的半导体器件，其中，所述第二半导体器件是位于所述第一集成扇出型封装件的动态随机存取存储器(DRAM)区域上方的动态随机存取存储器封装件，所述参考通孔在与所述第一集成扇出型封装件的主面平行的方向上位于所述动态随机存取存储器区域之外。
7.一种半导体器件，包括：
半导体管芯；
第一组通孔，通过密封剂与所述半导体管芯分离；
参考通孔，通过所述密封剂与所述半导体管芯和所述第一组通孔分离；以及
屏蔽涂层，与所述参考通孔的第一表面物理接触，
所述屏蔽涂层，在第二半导体管芯上方延伸，其中，所述第二半导体管芯位于所述半导体管芯上方，与所述第一组通孔电连接但是没有与所述参考通孔电连接。
8.根据权利要求7所述的半导体器件，其中，所述密封剂具有第一厚度，并且所述参考通孔具有小于所述第一厚度的第二厚度。
9.根据权利要求7所述的半导体器件，其中，所述参考通孔具有鳍形形状，所述鳍形形状具有第一延伸部。
10.根据权利要求9所述的半导体器件，其中，所述鳍形形状具有与所述第一延伸部成直角的第二延伸部。
11.根据权利要求7所述的半导体器件，其中，所述参考通孔具有壁形状，在所述壁形状内具有直角。
12.根据权利要求7所述的半导体器件，其中，所述屏蔽涂层与所述参考通孔的第二表面物理接触，所述参考通孔的第二表面不同于所述参考通孔的第一表面。
13.一种制造半导体器件的方法：
利用密封剂来密封半导体管芯、第一组通孔和参考通孔；
利用所述半导体管芯的第一侧上的平面化工艺露出所述第一组通孔和所述参考通孔；
将位于所述半导体管芯的与所述第一侧相对的第二侧上的所述第一组通孔连接至第二半导体管芯；以及
在连接所述第一组通孔之后，利用分割工艺露出所述参考通孔的第一表面。
14.根据权利要求13所述的制造半导体器件的方法，其中，所述第一表面是所述参考通孔的顶面。
15.根据权利要求13所述的制造半导体器件的方法，其中，所述第一表面是所述参考通孔的侧壁。
16.根据权利要求13所述的制造半导体器件的方法，还包括：利用分割工艺露出所述参考通孔的第二表面，其中所述第一表面是所述参考通孔的顶面，以及所述第二表面是所述参考通孔的侧壁表面。
17.根据权利要求13所述的制造半导体器件的方法，还包括使所述第一表面与屏蔽涂层接触。
18.根据权利要求17所述的制造半导体器件的方法，其中，使所述第一表面与所述屏蔽涂层接触还包括：
沉积粘合层；
沉积导体；以及
沉积抗氧化涂层。
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