TWI736344B - 成批具背沉積式遮蔽層之半導體封裝結構及其製法 - Google Patents

成批具背沉積式遮蔽層之半導體封裝結構及其製法 Download PDF

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Abstract

本發明係一種成批具外背沉積式遮蔽層之半導體封裝結構及其製法，係主要於一黏性基板上黏貼一具有多個框體的網框，將多個半導體元件分別對準並直接黏貼於對應框體內的黏性基板部分，再於該些半導體元件及該網框上形成金屬層；其中各該半導體元件底面之周緣與其對應之框體之間間距較該底面與該黏性基板之間的間距小，使得金屬層於成形過程中，能有效地縮小該金屬層向下延伸至底面周緣的範圍，且於拾取各該具金屬層的半導體元件後，不會存留金屬屑碎。如此，本發明黏性基板不必預先開洞可重覆使用，該網框也可重覆使用，能有效節省製程成本。

Description

成批具背沉積式遮蔽層之半導體封裝結構及其製法
本發明係關於一種半導體封裝結構及其製法，尤指一種成批具背沉積式遮蔽層之半導體封裝結構及其製法。
對於電磁干擾遮蔽與散熱需求的半導體封裝結構，通常會於半導體封裝結構的封裝體上設置有一外金屬層。
請參閱圖6A至圖6E所示，為一種半導體封裝結構形成外金屬層的製法，如圖6A及6B所示，先將一膠帶40切割多個開口41，其中各該開口41的尺寸係小於半導體元件50尺寸，如圖6C所示，將多個半導體元件50的底面分別對準該些開口41，令半導體元件50底面上的錫球51穿過對應的開口41，但半導體元件50的底面四周黏貼於開口41周圍的膠帶40上；接著，如圖6D所示，以金屬沉積製程在該些半導體元件50及膠帶40上形成金屬層52，以構成具有外金屬層的半導體封裝結構50'，如圖6E所示。
如圖6E所示，再自膠帶40上拾取各該具有外金屬層的半導體封裝結構50'。然而，因為該膠帶40上的金屬層52黏貼在膠帶40上，且與該半導體封 裝結構50'上的金屬層52係同時成形而一體連接，在拾取該半導體封裝結構50'後，其金屬層52邊緣連接一金屬屑碎521，必須再以額外的製程去除該金屬屑碎521；此外，此一製法因為必須對膠帶40開洞、膠帶40無法重覆使用等問題，使得製造成本高。
請參閱圖7所示，另一種半導體封裝結構50'形成外金屬層的製法與前揭製法大致相同，惟不對該膠帶40開洞，直接將該些半導體元件50黏貼於該膠帶40上，進行金屬沉積製程；然而，由於半導體元件50底面之錫球51有一定高度，膠帶40與該半導體元件50底面會存在一間隙，導致金屬沉積後，該半導體元件50底面出現溢鍍的情形，即該金屬層部分522係延伸至該半導體元件50底面周緣，由於此間隙過大，使得該半導體元件50底面的金屬層部分522溢鍍面積相對較大，進而與底面部分錫球51連接。因此，此一製程雖可減少膠帶40開洞的成本，但卻造成半導體封裝結構50'的良率降低，而有必要進一步改良之。
有鑑於上述半導體封裝結構形成外金屬層的製法的缺陷，本發明的主要發明係提供一種新的成批具背沉積式遮蔽層之半導體封裝結構及其製法。
欲達上述目的所使用的主要技術手段係令該成批具外金屬層之半導體封裝結構包含有：一基板，係包含有一黏膠層；一網框，係黏貼於該基板之黏膠層上，包含有多個框體；多個半導體元件，各該半導體元件係包含有： 一本體，係包含有第一至第六表面，該第一表面朝向該基板的黏膠層，並與黏膠層保持一第一間距，又該第一表面的周緣與對應之框體保持一第二間距；其中該第二間距係小於第一間距；以及多個錫球，係形成於該第一表面上，且對準對其對應的框體之開口並黏貼於開口內的黏膠層部分；以及一金屬層，係形成於該些半導體元件的本體的第二至第六表面上與該網框上。
由上述說明可知，本發明主要將一網框黏貼於該基板之黏膠層上，使各該半導體元件之具有錫球的第一表面周緣與該黏膠層距離可縮短甚至沒有距離，以有效縮小金屬層延伸至該半導體元件的第一表面周緣的範圍，令金屬層不與第一表面錫球連接；因此，本發明的基板不必開洞，且該基板與網框可重覆使用，有效減少背沉積式遮蔽層成形的製造成本。
欲達上述目的所使用的主要技術手段係令該成批具背沉積式遮蔽層之半導體封裝結構的製法包含有：(a)提供一黏性基板；(b)將一網框黏貼於該黏性基板上；其中該網框包含有多個框體；(c)將多個半導體元件分別對準該些框體後，以形成有錫球的一第一表面朝向該黏性基板，將錫球黏貼在該黏性基板上；其中各該半導體元件的第一表面與該黏性基板保持一第一間距，且該第一表面周緣係與其對應的框體保持一第二間距，又該第二間距小於第一間距；(d)於該些半導體元件的第二至第六表面上與該網框上一同形成有一金屬層；以及 (e)自該黏性基板上拾取各該半導體元件。
由上述說明可知，本發明主要將一網框黏貼於該黏性基板上，使各該半導體元件之具有錫球的第一表面周緣與該黏膠層距離可縮短甚至沒有距離，於形成金屬層步驟時，有效縮小金屬層延伸至該半導體元件的第一表面周緣的範圍，而不與第一表面的錫球連接；因此，本發明製法所使用的基板不必開洞，且該基板與網框可重覆使用，有效減少背沉積式遮蔽層成形的製造成本。
10:基板
11:黏膠層
12、12':金屬框架
20、20'、20"、20a、20a'、20a":網框
21、21'、21"、21a、21a'、21a":框體
211:開口
30、30':半導體元件
301:晶片
302:封膠體
31:本體
311:第一表面
32:錫球
33:金屬層
40:膠帶
41:開口
50:半導體元件
50':半導體封裝結構
51:錫球
52:金屬層
521:金屬屑碎
522:金屬層部分
圖1A：本發明成批具背沉積式遮蔽層之半導體封裝結構的第一實施例的一剖面圖。
圖1B：本發明成批具背沉積式遮蔽層之半導體封裝結構的第二實施例的一剖面圖。
圖1C：本發明成批具背沉積式遮蔽層之半導體封裝結構的第三實施例的一剖面圖。
圖2：本發明製法之其中一步驟的一立體分解圖。
圖3：本發明製法之其中一步驟的另一立體分解圖。
圖4A：本發明成批具背沉積式遮蔽層之半導體封裝結構的第四實施例的一剖面圖。
圖4B：本發明成批具背沉積式遮蔽層之半導體封裝結構的第五實施例的一剖面圖。
圖4C：本發明成批具背沉積式遮蔽層之半導體封裝結構的第六實施例的一剖面圖。
圖5：本發明製法之其中一步驟的又一立體分解圖。
圖6A至圖6E：既有一成批具背沉積式遮蔽層之半導體封裝結構的製法中不同步驟的剖面圖。
圖7：既有另一成批具背沉積式遮蔽層之半導體封裝結構的製法其中一步驟的一剖面圖。
本發明係主要提出一種成批製造具背沉積式遮蔽層之半導體封裝結構及其製法，以下謹以多個實施例配合圖式詳加說明本發明技術內容。
首先請參閱圖1A所示，為本發明成批背沉積式遮蔽層之半導體封裝結構的第一實施例，其包含有一基板10、一網框20、多個半導體元件30及一金屬層33。
上述基板10係包含有一黏膠層11；於本實施例，該基板10可為一軟性薄膜，該軟性薄膜包含有黏膠層11，也可以是一單面膠帶，但不以此為限。又如圖2所示，該基板10與其黏膠層11係固定於一金屬框架12上。
上述網框20黏貼於該基板10的黏膠層11上，且包含多個框體21；其中各該框體21包含有一開口211。於本實施例，係以一可撓性金屬板形成有多個開口211，如圖2所示，以構成該些框體21，故該些框體21係一體成型，且該可撓性金屬板也可進一步如圖3所示，與該金屬框架12'一體成型，但均不以此為 限。本實施例的可撓性金屬板可提供該基板於高熱製程不受熱過度變形。該網框又可稱為”foil pizza”。
上述該些半導體元件30係分別對準其對應的框體21之開口211，並黏貼於開口211內的黏膠層11部分，各該半導體元件30係包含有一本體31及多個錫球32，其中該本體31具有第一至第六表面，該些錫球32係形成在該第一表面311，即圖1A所示半導體元件30的底面。又，各該半導體元件30以第一表面311對準該黏膠層11，將其該第一表面311上的錫球32黏貼在其對應框的開口211內的黏膠層11部分，此時該第一表面311與黏膠層11保持一第一間距d1，又由於各該框體21的開口211尺寸小於該本體31尺寸，且各該框體21的厚度較第一間距d1小，故該第一表面311的周緣與對應之框體21係保持一第二間距d2，且該第二間距d2係小於第一間距d1。於本實施例，該半導體元件30的本體31係包含至少一晶片301及一包覆該晶片301的封膠體302。
該金屬層33係於同一製程步驟形成在該些半導體元件30的本體31的第二至第六表面上與該網框20上，即形成在該封膠體302的頂面及四外側面與該網框20上。
以上本發明的成批具外金屬層33之半導體封裝結構於拾取各該半導體元件30'時，因為該半導體元件30'的第一表面311之周緣對應之框體21，故其間的第二間距d2已小於第一間距d1，使得金屬層33於成形過程中，能有效地縮小該金屬層33向下延伸至該第一表面311周緣的範圍，確保該金屬層33不會與該第一表面311的錫球32連接。再者，雖然各該半導體元件30'的金屬層33與該網框20的金屬層33一體連接，但由於該網框20表面不具有黏性，故於拾取各該半導體元 件30'時，其第二至第六表面之金屬層33不會連同網框20表面上的金屬層33拔起，因此本發明不必再有額外去除金屬碎屑的步驟。
請參閱圖1B所示，為本發明成批具外金屬層之半導體封裝結構的第二實施例，其與第一實施例大致相同，惟本實施例使用的網框20'不同，如圖1B所示，該網框20'的厚度實質D2等於該第一間距d1，即該半導體元件30的第一表面311之周緣對應之框體21'之間的第二間距接近0；如此，相較第一實施例，更能有效地縮小該金屬層33向下延伸至該第一表面311周緣的範圍。
再請參閱圖1C所示，為本發明成批具背沉積式遮蔽層之半導體封裝結構的第三實施例，其與第一實施例大致相同，惟本實施例使用的網框20"不同，如圖1C所示，該網框20"的厚度D3大於該第一間距d1，即該半導體元件30的第一表面311之周緣對應之框體21"之間的第二間距為0；如此，相較第一及第二實施例，最能有效地縮小該金屬層33向下延伸至該第一表面311周緣的範圍。
請參閱圖4A所示，為本發明成批具背沉積式遮蔽層之半導體封裝結構的第四實施例，其與第一實施例大致相同，惟本實施例使用的網框20a不同，請配合圖5所示，該網框20a係為一耐熱膠框，各框體21a的寬度較圖1A所示的框體21窄，該框體21a的厚度較第一間距小。
請參閱圖4B所示，為本發明成批具背沉積式遮蔽層之半導體封裝結構的第五實施例，其與第四實施例大致相同，惟本實施例網框20a'的框體21a'之厚度實質等於該第一間距。
請參閱圖4C所示，為本發明成批具背沉積式遮蔽層之半導體封裝結構的第六實施例，其與第四實施例大致相同，惟本實施例網框20a"的框體21a"之厚度大於該第一間距。
以下進一步說明本發明成批具背沉積式遮蔽層之半導體封裝結構的製法，如圖1A及圖2所示，該製法係包含有以下步驟(a)至(e)。
於上述步驟(a)中，係提供一黏性基板10，即於一基板上形成有一黏膠層11；較佳者，該黏性基板10可為一單面膠，即該基板為耐熱軟性薄膜，且該單面膠係固定於一金屬框架12上。
於上述步驟(b)中，將一網框20黏貼於該黏性基板10上；其中該網框20包含有多個框體21；於本實施例，該網框20可為預先成型的金屬網板，也可如圖5所示，該網框20a可以耐熱膠材塗佈在該黏性基板10上，待固化後即形成該網框20a。
於上述步驟(c)，將多個半導體元件30分別對準該些框體21後，以形成有錫球32的一第一表面311朝向該黏性基板10，將錫球32黏貼在該黏性基板10上；如圖1A及圖4A所示，各該框體21、21a厚度係小於各該半導體元件30的第一表面311與該黏性基板10之間的第一間距，故該第一表面311周緣係與其對應的框體21、21a之間會保持一第二間距，且該第二間距小於第一間距；再請參閱圖1B及圖4B所示，各該框體21'、21a'厚度可實質等於該第一間距，令第二間距接近為0；再如圖1C及圖4C所示，各該框體21"、21a"厚度也可大於該第一間距，令該第二間距接近為0。
於上述步驟(d)中，於該些半導體元件30的第二至第六表面上與該網框20上一同形成有一金屬層33；於本實施例，可採以濺鍍製程、噴塗製程或塗佈製程將金屬離子、金屬粉末、液態金屬形成在該些半導體元件30的第二至第六表面上與該網框20上，以形成該金屬層33。
於上述步驟(e)中，自該黏性基板10上拾取各該半導體元件30'。
由上述步驟說明可知，由於該金屬層33部分形成在不具黏性表面的網框20，於拾取各該半導體元件30'時，各該半導體元件30'的金屬層33部分易於對應網框上之金屬層33部分分離，而且網框對應各該半導體元件30'第一表面311之周緣，縮小該第一表面311的周緣與該黏性基板10之間的間隔，於形成金屬層33過程中，減少大量金屬離子、金屬粉末、液態金屬累積形成在該第一表面311邊緣，即該金屬層33延伸至該第一表面311之周緣的範圍能有效被縮減，確保金屬層33不與第一表面311之錫球32連接。
綜上所述，本發明的黏性基板不必預先開洞，故可重覆使用，加上使用網框可避免拾取具外金屬層之半導體元件出現金屬屑碎，也可重覆使用，故可有效節省成批具背沉積式遮蔽層之半導體封裝結構的製程成本。
以上所述僅是本發明的實施例而已，並非對本發明做任何形式上的限制，雖然本發明已以實施例揭露如上，然而並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明技術方案的範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
10:基板 11:黏膠層 20:網框 21:框體 211: 開口 30、30':半導體元件 301:晶片 302:封膠體 31:本體 311:第一表面 32:錫球 33:金屬層

Claims (10)

  1. 一種成批具背沉積式遮蔽層之半導體封裝結構，包括： 一基板，係包含有一黏膠層； 一網框，係黏貼於該基板之黏膠層上，包含有多個框體； 多個半導體元件，各該半導體元件係包含有： 一本體，係包含有第一至第六表面，該第一表面朝向該基板的黏膠層，並與黏膠層保持一第一間距，又該第一表面的周緣與對應之框體保持一第二間距；其中該第二間距係小於第一間距；以及 多個錫球，係形成於該第一表面上，且對準對其對應的框體之開口並黏貼於開口內的黏膠層部分；以及 一金屬層，係形成於該些半導體元件的本體的第二至第六表面上與該網框上。
  2. 如請求項1所述之成批具背沉積式遮蔽層之半導體封裝結構，其中該基板為一軟性薄膜。
  3. 如請求項1或2所述之成批具背沉積式遮蔽層之半導體封裝結構，其中該網框的各該框體之厚度係小於或等於該第一間距。
  4. 如請求項2所述之成批具背沉積式遮蔽層之半導體封裝結構，其中該網框的各該框體之厚度係大於該第一間距。
  5. 如請求項1所述之成批具背沉積式遮蔽層之半導體封裝結構，其中各該網框係為一金屬網板。
  6. 如請求項5所述之成批具背沉積式遮蔽層之半導體封裝結構，其中該金屬網格係一體成型於該基板的固定金屬框架。
  7. 如請求項1所述之成批具背沉積式遮蔽層之半導體封裝結構，其中各該網框係為一耐熱膠框。
  8. 一種成批具背沉積式遮蔽層之半導體封裝結構的製法，包括： (a) 提供一黏性基板； (b) 將一網框黏貼於該黏性基板上；其中該網框包含有多個框體； (c) 將多個半導體元件分別對準該些框體後，以形成有錫球的一第一表面朝向該黏性基板，將錫球黏貼在該黏性基板上；其中各該半導體元件的第一表面與該黏性基板保持一第一間距，且該第一表面周緣係與其對應的框體保持一第二間距，又該第二間距小於第一間距； (d) 於該些半導體元件的第二至第六表面上與該網框上一同形成有一金屬層；以及 (e) 自該黏性基板上拾取各該半導體元件。
  9. 如請求項8所述之成批具背沉積式遮蔽層之半導體封裝結構的製法，其中於步驟(d)中，係以濺鍍或噴塗方式成形該金屬層。
  10. 如請求項1所述之成批具背沉積式遮蔽層之半導體封裝結構的製法，其中： 於步驟(b)中，該網框為預先製作的一金屬網板，直接黏貼在該黏性基板上；或 於步驟(b)中，該網框係以一耐熱膠液塗佈在該黏性基板上，形成一耐熱膠框。
TW109122151A 2020-01-14 2020-06-30 成批具背沉積式遮蔽層之半導體封裝結構及其製法 TWI736344B (zh)

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US17/094,537 US11658046B2 (en) 2020-01-14 2020-11-10 Semiconductor packaging structure with back-deposited shielding layer and manufacturing method thereof

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201703219A (zh) * 2015-07-15 2017-01-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201740468A (zh) * 2016-05-05 2017-11-16 力成科技股份有限公司 具有高溫塗層之晶片封裝構造之製造方法
TWI677951B (zh) * 2018-11-09 2019-11-21 恆勁科技股份有限公司 表面聲波濾波器封裝結構及其製作方法
US10497650B2 (en) * 2017-04-13 2019-12-03 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
TW202002215A (zh) * 2018-06-07 2020-01-01 力成科技股份有限公司 半導體封裝及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201703219A (zh) * 2015-07-15 2017-01-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201740468A (zh) * 2016-05-05 2017-11-16 力成科技股份有限公司 具有高溫塗層之晶片封裝構造之製造方法
US10497650B2 (en) * 2017-04-13 2019-12-03 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
TW202002215A (zh) * 2018-06-07 2020-01-01 力成科技股份有限公司 半導體封裝及其製造方法
TWI677951B (zh) * 2018-11-09 2019-11-21 恆勁科技股份有限公司 表面聲波濾波器封裝結構及其製作方法

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