CN108604582A - 承载超薄衬底 - Google Patents

承载超薄衬底 Download PDF

Info

Publication number
CN108604582A
CN108604582A CN201680064430.7A CN201680064430A CN108604582A CN 108604582 A CN108604582 A CN 108604582A CN 201680064430 A CN201680064430 A CN 201680064430A CN 108604582 A CN108604582 A CN 108604582A
Authority
CN
China
Prior art keywords
layer
substrate
packed structures
unsticking
electricity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680064430.7A
Other languages
English (en)
Other versions
CN108604582B (zh
Inventor
徐润忠
F·P·卡尔森
赖冠宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Computer Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Computer Inc filed Critical Apple Computer Inc
Publication of CN108604582A publication Critical patent/CN108604582A/zh
Application granted granted Critical
Publication of CN108604582B publication Critical patent/CN108604582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225Shielding layers formed together with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明描述了形成超薄无芯衬底的方法。在实施方案中,该方法利用包括承载衬底的高粘附力表面区域和低粘附力表面区域的脱粘层,并且切割通过低粘附力表面区域以从承载衬底去除堆积结构。可在脱粘层上形成电短层作为脱粘层的一部分,以促进在脱粘之前执行堆积结构的电气测试,并且帮助在支撑衬底上形成“已知良好”衬底。

Description

承载超薄衬底
背景技术
技术领域
本文所述的实施方案涉及电子封装。更具体地,所述实施方案涉及电 子封装衬底。
背景技术
塑料球栅阵列(BGA)衬底通常用于存储器、控制器和芯片组应用程序 等。BGA衬底通常以条状出售,并且其特征为包括芯的刚性衬底,诸如使 用玻璃布加固的树脂层,以及在芯的相对侧的堆积层。堆积层可通过延伸 穿过芯层的通孔互连。针对较高密度和较低轮廓(z高度)封装的持续趋 势,例如在移动设备中,最近的封装开发已经研究了芯层厚度的减小以及 无芯衬底的构造。
发明内容
本发明描述了形成无芯衬底的方法。在实施方案中,形成无芯衬底的 方法包括在承载衬底上形成脱粘层。脱粘层包括所述承载衬底上的第一表 面区域和第二表面区域,该第一表面区域围绕所述第二表面区域,并且该 第一表面区域具有比所述第二表面区域对所述承载衬底大的粘附力。接 着,在脱粘层上形成堆积结构,该堆积结构横跨脱粘层的第一表面区域和 第二表面区域,并且与承载衬底相对地将支撑衬底附接到堆积结构。然 后,衬底叠层切割穿过堆积结构、脱粘层的第二表面区域和承载衬底,这 允许承载衬底随后从堆积结构脱离。在实施方案中,在至少部分地去除脱 粘层之后也将支撑衬底和堆积结构切割成多个面板。
脱粘层可使用多种构型形成。在一个实施方案中,形成脱粘层包括将 金属箔放置到承载衬底上,并且在承载衬底上的金属箔上方以及侧向围绕 金属箔层压覆盖层。在一个实施方案中,形成脱粘层包括去除围绕承载芯 的侧向边缘的金属层的一部分,并且在承载芯上的金属层上方以及侧向围 绕金属层形成覆盖层。在一个实施方案中,形成脱粘层包括使承载衬底的 区域变粗糙,并且在承载衬底的粗糙区域和承载衬底的非粗糙区域上方形成覆盖层。也可在脱粘层上形成电短层作为脱粘层的一部分。
根据脱粘层,切割穿过脱粘层的第二表面区域包括切割穿过多个结 构。在实施方案中,切割穿过脱粘层的第二表面区域包括切割穿过金属 箔。在实施方案中,切割穿过脱粘层的第二表面区域包括切割穿过金属 层。在实施方案中,切割穿过脱粘层的第二表面区域包括切割穿过承载衬 底的非粗糙区域上方的覆盖层。
在一个实施方案中,形成脱粘层包括形成电短层。在此类实施方案 中,将支撑衬底附接到堆积结构可包括将支撑衬底附接到堆积结构的包括 多个BGA接合焊盘的BGA侧,该多个BGA接合焊盘与电短层电短接在一 起。在脱离承载衬底之后可至少部分地去除脱粘层。在实施方案中,这包 括去除电短层以暴露多个表面安装技术(SMT)接合焊盘。
在一个实施方案中,在脱粘层上形成电短层。在此类实施方案中,在 电短层上形成堆积结构,并且将支撑衬底附接到堆积结构可包括将支撑衬 底附接到堆积结构的包括多个接合焊盘的BGA侧,该多个接合焊盘与所述 电短层电短接在一起。在实施方案中,在至少部分地去除脱粘层之后去除 电短层以暴露多个SMT接合焊盘。
在实施方案中,形成无芯衬底的方法包括在承载衬底上形成电短层并 且在电短层上形成堆积结构。堆积结构包括位于堆积结构的前侧上的多个 接触垫(例如BGA接触垫),该多个接触垫通过堆积结构的后侧上的电短 层互相短接。支撑衬底附接到堆积结构的前侧。脱离承载衬底,去除电短 层并且暴露堆积结构的后侧上的第二多个接触垫(例如SMT接触垫)。在 实施方案中,在暴露第二多个接触垫之后将面板尺寸的衬底叠层切割穿过支撑衬底和堆积结构以形成多个衬底条。
在实施方案中,形成电短包括将金属箔放置到承载衬底上,并且在承 载衬底上的金属箔上方以及侧向围绕金属箔层压覆盖层。在此类实施方案 中,该方法还可包括在脱离承载衬底之前切割穿过金属箔、覆盖层、堆积 结构和支撑衬底。在实施方案中,形成电短层包括在承载衬底上形成覆盖 层,并且在覆盖层上形成种子层。在此类实施方案中,该方法还可包括在 脱离承载衬底之前切割穿过覆盖层、种子层、堆积结构和支撑衬底。
根据实施方案,可对BGA接触垫和SMT接触垫进行测试以验证“已 知良好”衬底。在实施方案中,在将支撑衬底附接到堆积结构的前侧之前 测试多个接触垫(例如BGA接触垫)以检测电开。并且在暴露堆积结构的 后侧上的第二多个接触垫之后测试第二多个接触垫(例如SMT接触垫)以 检测电短。
根据实施方案,可制备超薄无芯衬底条。在实施方案中,无芯衬底条 包括包含矩形侧向尺寸的支撑衬底、支撑衬底上的粘合层以及附接到粘合 层的堆积结构。堆积结构可包括包含多个BGA接触垫的底表面和包含多个 表面安装接触垫的顶表面。在实施方案中,堆积结构的厚度小于100μm。 在实施方案中,堆积结构的底表面还包括接地路由。堆积结构包括布置在 一系列条中的封装路由阵列,其中每个条都布置在模制组中,并且每个封 装路由包括围绕封装路由的外围的接地路由。
附图说明
图1A是示出了根据实施方案的在承载衬底上形成堆积结构的方法的 流程图。
图1B是示出了根据实施方案的使用在承载衬底上形成的堆积结构形成 封装的方法的流程图。
图2-3是根据实施方案的在承载衬底上形成脱粘层的示意性顶视图图 示。
图4-5是根据实施方案的在承载衬底上形成脱粘层的示意性顶视图图 示。
图6是根据实施方案的在脱粘层上形成堆积结构的示意性顶视图图 示。
图7是根据实施方案的沿图6的截面X-X截取的衬底条的横截面侧视 图图示。
图8是在堆积结构上封装多个芯片的横截面侧视图图示。
图9是根据实施方案的切割穿过脱粘层的横截面侧视图图示。
图10是根据实施方案的脱粘面板的横截面侧视图图示。
图11是根据实施方案的包括多层堆积结构的封装的横截面侧视图图 示。
图12是根据实施方案的包括单层堆积结构的封装的横截面侧视图图 示。
图13A-15B是根据实施方案的形成包括金属箔的脱粘层的过程的示意 性顶视图和横截面侧视图图示。
图16A-18B根据实施方案的形成包括牺牲层涂层的脱粘层的过程的示 意性顶视图和横截面侧视图图示。
图19A-21B是根据实施方案的在粗糙表面上形成脱粘层的过程的示意 性顶视图和横截面侧视图图示。
图22A是示出了根据实施方案的在支撑衬底上形成堆积结构的方法的 流程图。
图22B是示出了根据实施方案的在支撑衬底上形成堆积结构的方法的 流程图。
图23A-23G是根据实施方案的在支撑衬底上形成堆积结构的方法的横 截面侧视图图示。
图24A-24G是根据实施方案的在支撑衬底上形成堆积结构的方法的横 截面侧视图图示。
图25A是根据实施方案的在堆积结构上安装管芯的横截面侧视图图 示。
图25B是根据实施方案的包括多个封装区域的条状衬底的示意性顶视 图图示。
图26A是根据实施方案的在堆积结构上封装管芯的横截面侧视图图 示。
图26B是根据实施方案的包括多个封装的封装区域的条状衬底的示意 性顶视图图示。
图27是根据实施方案的从堆积结构中去除支撑衬底的横截面侧视图图 示。
图28是根据实施方案的包括施加于多层堆积结构的焊料凸块的封装的 横截面侧视图图示。
具体实施方式
实施方案描述了超薄无芯衬板处理技术。更具体地,实施方案描述了 与衬底条的BGA构造和装运兼容的无芯衬底过程。例如,传统的BGA芯 片组件在衬底条上批量实现,所述衬底条包括为单个或多个BGA封装单元 保留的一系列封装衬底区域。传统上,所述衬底条是矩形形状的。
一方面,实施方案描述了能够装运支撑衬底(例如运输衬底)上的 “已知良好”(即验证的电气测试)的无芯衬底构造过程。因此,封装过 程可以是在其中仅将芯片安装到“已知良好”衬底的“后芯片”过程。在 应用中,这可以増加组件吞吐量,因为“已知良好”衬底可在芯片组件之 前制备和储存。根据实施方案,电短层可在承载衬底上形成,随后在所述 电短层上形成堆积结构。在实施方案中,可在所述堆积结构的BGA接触垫 上执行电开测试。然后可去除承载衬底,随后在堆积结构的暴露表面安装 (SMT)接触垫上测试电短。所得到的“已知良好”衬底可按多种形状因素装 运,诸如面板尺寸或与BGA组件工具兼容的条状衬底尺寸。
另一方面,实施方案描述了可用于构造和装运在支撑衬底上支撑并且 易于释放的超薄衬底(例如条状堆积结构)的无芯衬底构造过程。因此, 不仅条衬底可以是“已知良好”衬底,而且易于释放的堆积结构可以比传 统的无芯衬底更薄。在一些实施方案中,所述条衬底可包括单层堆积结构 (1L,一个金属层)或多层堆积结构(例如3L,三个金属层)。在实施方 案中,所述3L堆积结构的厚度可能小于60μm,并且所述1L堆积结构的厚 度可能小于20μm。此外,由于所述堆积结构的厚度(例如厚度小于 100μm),因此明显减少了翘曲问题。
另一方面,实施方案描述了在选择性切割穿过将堆积结构连接到承载 衬底的脱粘层的低粘附区域之后承载衬底从堆积结构中脱粘的无芯衬底构 造过程。根据实施方案,脱粘层可包括对承载衬底具有不同粘附力(例如 高和低,彼此对应)的表面区域。以这种方式,可通过处理(例如切割) 选择性区域而不处理整个层实现承载衬底胶粘,例如,如同通常使用紫外 线(UV)、热或激光脱粘技术。
在各种实施方案中,参照附图来进行描述。然而,某些实施方案可在 不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和 构型相结合的情况下被实施。在以下的描述中,示出许多具体细节诸如特 定构型、尺寸工艺等,以提供对实施方案的透彻理解。在其他情况下,未 对熟知的半导体工艺和制造技术进行特别详细地描述,以免不必要地模糊 实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所 描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因 此,整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的 实施方案。此外,特定特征、结构、构型或特性可以任何适当的方式组合 在一个或多个实施方案中。
本文所使用的术语“在...之上”、“在...上方”、“至”、“在...之 间”、“跨越”和“在...上”可指一层相对于其他层的相对位置。一层在另 一层“在...之上”、“在...上方”、“跨越”或“在...上”或者粘结“至” 另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个 居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个 居间层。
图1是示出了根据实施方案的在承载衬底上形成堆积结构的方法的流 程图。图1B是示出了根据实施方案的使用在承载衬底上形成的堆积结构形 成封装的方法的流程图。图1A-1B中所示的序列可由单个参与者形成或由 单独的参与者执行。例如,图1A中所示的序列可由衬底制造商执行,而图 1B中所示的序列可由芯片组件制造商执行。因此,图1A中所示序列中的 制造衬底可为运输产品,例如BGA芯片组件的衬底条。为了清晰起见,结 合在本文中描述的其他图中的附图标记对图1A-1B进行以下描述。
现在参照图1A,在操作110,在承载衬底206上形成脱粘层200。在 实施方案中,脱粘层200包括承载衬底206上的第一表面区域202和第二 表面区域204,第一表面区域202具有比第二表面区域204(例如低粘性, 气隙)对承载衬底206大的粘附力(例如高粘性)。随后,在操作120,在 脱粘层200上形成堆积结构220。所述堆积结构220可跨越脱粘层的第一表 面区域和第二表面区域。然后,在操作130可任选地将包括堆积结构220、 脱粘层200和承载衬底206的衬底叠层(例如面板)切割成衬底条300。在 实施方案中,所述衬底叠层切割穿过第二表面区域204,使得所述堆积结构 220在切割成衬底条300时会从承载衬底206脱粘。在实施方案中,所述衬 底叠层仅通过第一表面区域202,使得所述堆积结构220在切割成衬底条 300时不会从承载衬底206脱粘。例如,所述承载衬底206可用作装运衬 底,并且在随后处理操作期间用于支撑,例如与芯片组件结合使用。根据 实施方案,所述承载叠层可作为面板状或衬底条状装运。
现在参照图1B,在操作140处,将一个或多个管芯240安装到堆积结 构220。管芯240可包括有源部件(例如逻辑部件、存储器、片上系统等) 或无源部件(例如电容器或电感器、MEMS器件、传感器等)。然后,可 在操作150,在堆积结构220上使用模制化合物250封装安装的管芯240。 在操作160,所述承载衬底206可脱粘。在实施方案中,所述承载衬底206通过切割穿过脱粘层200的第二表面区域204脱粘。然后,在操作170可 从堆积结构220去除脱粘层200,并且在操作180处可单一化各个封装 310。
现在参照图2-3,根据实施方案的在承载衬底上形成脱粘层200提供的 示意性顶视图图示。在这两个实施方案中,所述脱粘层200包括承载衬底 上的所述第一表面区域202和所述第二表面区域204,该第一表面区域202 围绕第二表面区域204,并且第一表面区域202具有比第二表面区域204对 承载衬底大的粘附力。在图2所示的实施方案中,存在多个第二表面区域 204,每个第二表面区域都被第一表面区域202围绕。衬底条300轮廓在围 绕第二表面区域204的特定实施方案中示出。在此类实施方案中,包括堆 积结构220、脱粘层200和承载衬底206的衬底叠层(例如面板)在操作 130处可切割成衬底条300,而堆积结构220不会从承载衬底206脱粘。在 图3所示的实施方案中,存在覆盖大多数承载衬底(例如面板)区域的单 个第二表面区域204。在此类实施方案中,面板尺寸堆积结构可从承载衬底206脱粘,随后切割成各个衬底条300。
现在参照图4-6,根据实施方案的为形成脱粘层和堆积结构的方法提供 的示意性俯视图图示。图7是根据实施方案的沿图6的截面X-X截取的衬 底条的横截面侧视图图示。在图4-7所示的特定实施方案中,示出了包括防 粘涂层的脱粘层200。然而,实施方案不限于此并且可利用多个脱粘层 200,诸如但不限于关于图13A-21B示出和描述的脱粘层。另外,根据实施 方案可利用多个承载衬底206。例如,所述承载衬底可以是预浸料、玻璃、 金属(例如不锈钢)等。所述承载衬底可具有或不具有金属表面层。
现在参照图4,在承载衬底206上方形成具有图案化牺牲层212的多个 第二表面区域204。图案化金属层210(例如铜)可任选地在牺牲层212下 方形成。所述牺牲层212可具有防粘属性以便形成具有底层(例如图案化 金属层210)的低粘结强度界面。示例性材料可包括聚氟乙烯(PVF)、镍、 铬。承载衬底206的暴露部分对应于用于形成高粘结强度界面202的第一 表面区域。
然后,可在承载衬底206和图案化牺牲层212上方并且直接在两个表 面区域202和204上形成覆盖层414。在实施方案中,覆盖层414由绝缘材 料形成。在实施方案中,层压覆盖层414。形成覆盖层414后,在覆盖层 414上方形成包括封装路由221阵列的堆积结构220。堆积结构220和封装 路由221可包括单金属路由层224(例如1L)或多金属路由层224和电介质层214。在图6所示的特定实施方案中,堆积结构220在两个表面区域 202和204上方形成,而封装路由221仅在第二表面区域204上方形成。封 装路由221可布置在一系列条中,并且在布置在模制组251中的每个条内 随后都将支撑在单个模制化合物内模制在一起的管芯。形成堆积结构220 后,衬底叠层可任选地切割穿过第一表面区域202以形成多个衬底条300。
图7是根据实施方案的沿图6的截面X-X截取的衬底条的横截面侧视 图图示。在所示的实施方案中,除了一个或多个金属路由层224和电介质 层214之外,所述堆积结构220还可包括接地路由222。接地路由222可完 全围绕各个封装轮廓或可选地仅部分围绕封装轮廓。在实施方案中,每个 封装路由221包括围绕封装路由221的外围的接地路由。例如,接地路由 222可为接地环。在实施方案中,接地路由222与封装路由221绝缘。
现在参照图8-10,面板状或条状(例如衬底条300)衬底叠层可适用 芯片组装过程。在图8所示的实施方案中,多个管芯240安装在堆积结构 220的多个封装路由221上。例如,多个管芯240可以是安装的倒装芯片, 并且使用焊点粘结到堆积结构220。然后,使用模制化合物250将管芯240 封装在堆积结构220上。简要参照图6,模制化合物250的独立位置可在模 制组251中的多个管芯240上方形成。这也在图25B和图26B中示出了。
现在参照图8,切割衬底叠层(例如衬底条300)以使承载衬底206脱 粘。如图所示,衬底堆层切割穿过包括牺牲层212的第二表面区域204(例 如低粘性区域)。切割后,堆积结构220可从承载衬底206和金属层210 脱粘(例如剥离)。脱粘后,处理堆积结构220,以去除残余覆盖层414并 暴露堆积结构220中的接触垫226和接地路由222。例如,残余覆盖层414可通过等离子蚀刻或研磨去除。随后,可任选地将焊料凸块312施加到暴 露的接触垫226和接地路由222,然后可将各个封装310进行单一化,如图 10所示。在实施方案中,通过接地路由222和与其附接的任选焊料凸块 312执行切割或锯切,以使得接地路由222暴露在切割侧表面上。
例示性多金属路由层224封装310和单金属路由层224封装310在图 11-12中示出。如图所示,管芯240的接触垫或螺柱242可使用焊点244粘 结到堆积结构220的顶表面229的SMT接触垫227。可任选地将焊料312 施加到堆积结构220的底表面225的BGA接触垫226和接地路由222。在 实施方案中,导电屏蔽314(例如金属层)可在封装310的暴露侧和顶表面 上形成,例如通过溅射电磁干扰(EMI)屏蔽。屏蔽314可在带有接地路由 222的电触点中。在实施方案中,切割或锯切以单分封装310后,可将封装 放置在另一个带层上接着进行溅射以形成屏蔽314。焊料312可在溅射过程 中嵌入带层中以使得屏蔽314不覆盖焊料312。然后,可从带层中去除封装 310。
在上面的描述中,描述并且示出了脱粘层200包括牺牲层(例如防粘 涂层)的封装方法。然而,实施方案不限于此并且可利用多个脱粘层200, 诸如但不限于关于图13A-21B示出和描述的脱粘层。在图13A-21B所示的 特定实施方案中,所述脱粘层200包括承载衬底401上的第一表面区域202 和第二表面区域204,该第一表面区域202围绕第二表面区域204,并且第 一表面区域202具有比第二表面区域204对承载衬底401大的粘附力。在 所示的实施方案中,存在覆盖大多数承载衬底(例如面板)区域的单个第 二表面区域204。在此类实施方案中,面板尺寸堆积结构可从承载衬底401 脱粘。示例性面板500轮廓由虚线示出。另外,可存在多个第二表面区域 204,每个第二表面区域204都被第一表面区域202围绕,与图2所示类 似。
现在参照图13A-15B,根据实施方案的提供了形成包括金属箔412的 脱粘层200的过程的示意性顶视图和横截面侧视图图示。承载衬底401可 由与承载衬底206相同的材料形成并且可任选地包括前表面和后表面上的 导电层(例如金属层)410。在实施方案中,所述承载衬底401包括承载芯 的一侧或两侧上的载体芯(例如玻璃,金属)和金属层410。例如,金属层 410可由铜形成,并且厚度为约10-20μm。在所示的实施方案中,金属箔层412和覆盖层414已预定并且层压到承载衬底401的一侧或两侧,例如使用 真空层压。在实施方案中,金属箔层412为铜,并且厚度为约10-20μm。 在实施方案中,覆盖层414由合适的绝缘材料诸如聚(N-异丙基丙烯酰胺- co-N、N-二甲基丙烯酰胺)(PID)、聚苯并双噁唑(PBO)、环氧树脂 Ajinomoto积层薄膜(ABF)等形成。在图13A-15B所示的实施方案中,承载 衬底的金属箔层412和金属层410之间的第二表面区域204中可能存在气 隙。根据一些实施方案,金属箔层412也可用作电短层,例如在电开测试 期间,堆积结构的BGA侧。
图16A-18B是根据实施方案的形成包括牺牲(抗粘)层413涂层的脱 粘层200的过程的示意性顶视图和横截面侧视图图示。承载衬底401可与 关于图13A-15B描述的承载衬底401类似地形成。例如,承载衬底401可 包括承载芯的一侧或两侧上的承载芯(例如玻璃,金属)和金属层410。如 图17A-17B所示,可将牺牲层413涂覆到金属层410,然后通过蚀刻承载 衬底401的侧向边缘或周边的金属层410以暴露衬底芯,其中所述衬底芯 具有比牺牲层413高的粘结强度能力。所述牺牲层413可具有抗粘属性以 便形成具有底层(例如图案化金属层210)的低粘结强度界面。所述牺牲层 413的示例性材料可包括聚氟乙烯(PVF)、镍、铬。承载衬底401的暴露部 分可对应于用于形成高粘结强度界面的第一表面区域202。
然后,可在承载衬底401和牺牲层413上方并且直接在两个表面区域 202和204上形成覆盖层414。在实施方案中,层压覆盖层414。
图19A-21B是根据实施方案的在粗糙表面上形成脱粘层200的过程的 示意性顶视图和横截面侧视图图示。
所述承载衬底401可以是各种材料包括预浸料、玻璃和金属(例如不 锈钢)。在实施方案中,预浸料承载衬底401为金属承载衬底,并且可任 选地具有抗粘附表面涂层。在实施方案中,承载衬底401的周边区域使用 合适的工艺例如喷射喷砂、激光蚀刻或化学蚀刻来粗糙化以用于第一表面 区域402。然后,使用合适的技术诸如真空层压在承载衬底401的表面区域 402、404上方形成覆盖层414。
现在参照图22A-22B,提供了示出在支撑衬底上形成堆积结构的方法 的流程图。虽然图22A-22B中单独示出了序列,但操作中的一个或多个是 可组合的。因此,序列并不意味着彼此排斥,并且可解释为表征同一过程 的不同方法。为了清晰起见,结合在本文中描述的其他图中的附图标记对 图22A-22B进行以下描述。
参照图22A,在操作2210处,在承载衬底401上形成脱粘层200。在 实施方案中,形成脱粘层200包括将金属箔412放置到承载衬底401上, 并且在承载衬底401上的金属箔412上方以及侧向围绕金属箔412层压覆 盖层414,如同上面关于图13A-15B所述。在实施方案中,形成脱粘层200 包括去除围绕承载芯的侧向边缘的金属层410的一部分,并且在承载芯上 的金属层410上方以及侧向围绕金属层410形成覆盖层414,如同上面关于 图16A-18B所述。在实施方案中,形成脱粘层200包括使承载衬底401的 区域420变粗糙,并且在所述承载衬底401的粗糙区域和所述承载衬底401 的非粗糙区域400上方形成覆盖层414。随后,在操作2220处,堆积结构 220在脱粘层200上形成。在操作2230,支撑衬底600附接到堆积结构,随后将承载衬底401从堆积结构220脱离(脱粘)。承载衬底401的脱粘 可包括切割穿过脱粘层的第二表面区域404。在一个实施方案中,切割穿过 脱粘层200的第二表面区域404包括切割穿过金属箔412。在一个实施方案 中,切割穿过脱粘层200的第二表面区域404包括切割穿过金属层210。在 一个实施方案中,切割穿过脱粘层200的第二表面区域404包括切割穿过 承载衬底401的非粗糙区域400上方的覆盖层414。然后,脱粘承载衬底 401后可任选地将保留的残余脱粘层200至少部分地从堆积结构220去除。
参照图22B,在操作2202处,电短层在承载衬底401上形成。根据实 施方案,电短层可形成作为脱粘层200的一部分或在脱粘层200上形成。 例如,金属箔412可用作电短层。另外,在脱粘层200上形成的种子层450 可用作电短层。然后,在操作2222处,堆积结构220在电短层上形成。此 时,可在堆积结构220的暴露的接触垫226(例如BGA接触垫)上执行测 试以检测电开。在实施方案中,每个暴露的接触垫226都与种子层450或 金属箔412短接在一起。在实施方案中,一旦测试完成,在操作2230将支 撑衬底600附接到堆积结构220。在操作2242,承载衬底401从堆积结构 220脱离(脱粘)。在操作2252将电短层从堆积结构去除,并且在操作 2254处暴露堆积结构220上的接触垫227(例如SMT接触垫)。此时,可 在堆积结构220的暴露的接触垫227(例如SMT接触垫)上执行测试以检 测电短。然后,可将通过电气测试的面板500或衬底条300进一步处理为 “已知良好”衬底。
在支撑衬底600上形成堆积结构220的方法如图23A-23G和图24A- 24G所示。图23A-23G是根据实施方案的利用图13A-15B中所示的脱粘层 200的方法的横截面侧视图图示。图24A-24G是利用图16A-18B或图19A- 21B中所示的脱粘层200的方法的横截面侧视图图示。在所示的特定实施 方案中,处理两侧的各个承载衬底401以便从单个承载衬底401构造两个 面板500。
如图23A所示,脱粘层200在承载衬底401的相对侧上形成,与图 13A-15B所示类似。如图24A所示,脱粘层200在承载衬底401的相对侧 上形成,与图16A-18B所示类似。虽然图19A-21B中的特定脱粘层200在 图24A-24G中没有单独示出,但在形成脱粘层200之后处理序列大体上是 类似的。
在图23B所示的实施方案中,使用合适的技术诸如光刻或激光蚀刻在 覆盖层414中形成凸块开口421。然后,将金属屏蔽层223镀覆在凸块开口 421中。例如,金属屏蔽层223可以是材料诸如金、镍金或铜。在图23所 示的实施方案中,种子层450在覆盖层414上方形成。例如,种子层可以 是铜,并且可使用技术诸如溅射或无电镀覆形成。随后,可在种子层450 上方形成电介质层214并图案化以形成凸块开口211。然后,将金属屏蔽层 223镀覆在凸块开口211中。例如,金属屏蔽层223可以是材料诸如金、镍 金或铜。
然后,可执行金属路由层224和电介质层214的顺序堆积过程以形成 堆积结构220,如图23C和图24C中所示。另外,可形成BGA侧钝化层 215,包括暴露接触垫226的开口217(例如BGA接触垫)。钝化层215可 由与电介质层214相同或不同的材料形成。此时,可在堆积结构220的底 表面225的暴露的接触垫226(例如BGA接触垫)上执行测试以检测电 开。在实施方案中,每个暴露的接触垫226都与种子层450或金属箔412 短接在一起。在实施方案中,一旦测试完成,将支撑衬底600附接到堆积 结构220。如图23D和24D所示,支撑衬底600可使用粘合层602附接。
现在参照图23E-23G和图24E-24G,顶部和底部面板500通过切割穿 过第二表面区域404从承载衬底401脱粘。在图23F所示的实施方案中, 金属箔412(脱粘层200的一部分)可在脱粘后保留在堆积结构220上。然 后,可通过蚀刻去除金属箔412以暴露接触垫227(例如SMT接触垫), 如图23G所示。在图24F所示的实施方案中,种子层450和覆盖层414 (脱粘层200的一部分)可在脱粘之后保留在堆积结构220上。在实施方 案中,通过等离子蚀刻去除覆盖层414,然后通过微蚀刻去除种子层450以 暴露接触垫227(例如SMT接触垫),如图24G所示。然后,可将图23G 和图24G中的所得面板单一化成衬底条300。此时,可在堆积结构220的 顶表面229的暴露的接触垫227(例如SMT接触垫)上执行测试以检测电 短。然后,可将通过电气测试的面板500或衬底条300进一步处理为“已 知良好”衬底。
现在参照图25A-28,为衬底条300上的芯片组装过程提供的横截面侧 视图和示意性顶视图图示,与之前关于图1B的描述类似。图25A是根据实 施方案的在堆积结构上安装管芯的横截面侧视图图示。图25B是根据实施 方案的包括多个封装区域的条状衬底的示意性顶视图图示。如图所示,多 个管芯240安装在堆积结构220上。与上面关于图8的描述类似,多个管 芯240安装在堆积结构220的多个封装路由221上。例如,多个管芯240可 以是安装的倒装芯片,并且使用焊点244粘结到堆积结构220。在所示的实 施方案中,多个管芯240布置在其各自使用同一模制化合物封装的模制组 251中。
图26A是根据实施方案的在堆积结构上封装管芯的横截面侧视图图 示。图26B是根据实施方案的包括多个封装的封装区域的条状衬底的示意 性顶视图图示。如图26B所示,模制化合物250的独立位置在模制组251 中的多个管芯240上方形成。
封装后,堆积结构220可从将堆积结构220保持在支撑衬底600上的 粘合层602脱粘(例如剥离)。随后,如图27所示可任选地将焊料凸块 312施加到暴露的接触垫226和接地路由222,然后可将各个封装310进行 单一化,如图28所示。在实施方案中,通过接地路由222和与其附接的任 选焊料凸块312执行切割或锯切,以使得接地路由222暴露在切割侧表面 上。在实施方案中,导电屏蔽314(例如金属层)可在包括接地路由222的 封装310的暴露侧和顶表面上形成,例如通过EMI屏蔽,与关于图11-12 的描述类似。
在利用实施方案的各个方面时,对本领域技术人员显而易见的是,对 于形成承载超薄衬底而言,以上实施方案的组合或变型是可能的。尽管以 特定于结构特征和/或方法行为的语言对实施方案进行了描述,但应当理 解,所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定 特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (23)

1.一种形成无芯衬底的方法,包括:
在承载衬底上形成脱粘层,其中所述脱粘层包括所述承载衬底上的第一表面区域和第二表面区域,所述第一表面区域围绕所述第二表面区域,并且所述第一表面区域具有比所述第二表面区域对所述承载衬底大的粘附力;
在所述脱粘层上形成堆积结构,所述堆积结构跨越所述脱粘层的所述第一表面区域和所述第二表面区域;
与所述承载衬底相对地将支撑衬底附接到所述堆积结构;
切割穿过所述堆积结构、所述脱粘层的所述第二表面区域和所述承载衬底;以及
从所述堆积结构中脱离所述承载衬底。
2.根据权利要求1所述的方法,还包括在至少部分地去除所述脱粘层之后将所述支撑衬底和所述堆积结构切割成多个面板。
3.根据权利要求1所述的方法,其中形成所述脱粘层包括:
将金属箔放置到所述承载衬底上;以及
在所述承载衬底上的所述金属箔上方并且侧向围绕所述金属箔层压覆盖层。
4.根据权利要求3所述的方法,其中切割穿过所述脱粘层的所述第二表面区域包括切割穿过所述金属箔。
5.根据权利要求1所述的方法,其中形成所述脱粘层包括:
去除围绕承载芯的侧向边缘的金属层的一部分;以及
在所述承载芯上的所述金属层上方并且侧向围绕所述金属层形成覆盖层。
6.根据权利要求5所述的方法,其中切割穿过所述脱粘层的所述第二表面区域包括切割穿过所述金属层。
7.根据权利要求1所述的方法,其中形成所述脱粘层包括:
使所述承载衬底的区域变粗糙;以及
在所述承载衬底的粗糙区域和所述承载衬底的非粗糙区域上方形成覆盖层。
8.根据权利要求7所述的方法,其中切割穿过所述脱粘层的所述第二表面区域包括切割穿过所述承载衬底的所述非粗糙区域上方的所述覆盖层。
9.根据权利要求1所述的方法:
其中形成所述脱粘层包括形成电短层;并且
将所述支撑衬底附接到所述堆积结构包括将所述支撑衬底附接到所述堆积结构的包括多个BGA接合焊盘的BGA侧,所述多个BGA接合焊盘与所述电短层电短接在一起。
10.根据权利要求9所述的方法,其中至少部分地去除所述脱粘层包括去除所述电短层以暴露多个表面安装接合焊盘。
11.根据权利要求1所述的方法:
还包括在所述脱粘层上形成电短层;并且
其中在所述脱粘层上形成所述堆积结构包括在所述电短层上形成所述堆积结构;以及
将所述支撑衬底附接到所述堆积结构包括将所述支撑衬底附接到所述堆积结构的包括多个接合焊盘的BGA侧,所述多个接合焊盘与所述电短层电短接在一起。
12.根据权利要求11所述的方法,还包括在至少部分地去除所述脱粘层之后去除所述电短层以暴露多个表面安装接合焊盘。
13.一种形成无芯衬底的方法,包括:
在承载衬底上形成电短层;
在所述电短层上形成堆积结构,其中所述堆积结构包括位于所述堆积结构的前侧上的多个接触垫,所述多个接触垫通过所述堆积结构的后侧上的所述电短层互相短接;
将支撑衬底附接到所述堆积结构的所述前侧;
脱离所述承载衬底;
去除所述电短层;以及
暴露所述堆积结构的所述后侧上的第二多个接触垫。
14.根据权利要求13所述的方法,还包括在暴露所述第二多个接触垫之后将所述支撑衬底和所述堆积结构切割成多个衬底条。
15.根据权利要求13所述的方法,其中形成所述电短层包括:
将金属箔放置到所述承载衬底上;以及
在所述承载衬底上的所述金属箔上方并且侧向围绕所述金属箔层压覆盖层。
16.根据权利要求15所述的方法,还包括在脱离所述承载衬底之前切割穿过所述金属箔、所述覆盖层、所述堆积结构和所述支撑衬底。
17.根据权利要求13所述的方法,其中形成所述电短层包括:
在所述承载衬底上形成覆盖层;以及
在所述覆盖层上形成种子层。
18.根据权利要求17所述的方法,还包括在脱离所述承载衬底之前切割穿过所述覆盖层、所述种子层、所述堆积结构和所述支撑衬底。
19.根据权利要求14所述的方法,还包括:
在将所述支撑衬底附接到所述堆积结构的所述前侧之前测试所述多个接触垫以检测电开;以及
在暴露所述堆积结构的所述后侧上的所述第二多个接触垫之后测试所述第二多个接触垫以检测电短。
20.一种衬底条,包括:
支撑衬底,所述支撑衬底包括矩形侧向尺寸;
粘合层,所述粘合层位于所述支撑衬底上;
堆积结构,所述堆积结构附接到所述粘合层,所述堆积结构包括底表面和顶表面,所述底表面包括多个BGA接触垫,所述顶表面包括多个表面安装接触垫。
21.根据权利要求20所述的衬底带,其中所述堆积结构的厚度小于100μm。
22.根据权利要求20所述的衬底带,其中所述堆积结构的所述底表面还包括接地路由。
23.根据权利要求22所述的衬底条,其中所述堆积结构包括布置在一系列条中的封装路由阵列,其中所述条中的每个条布置在模制组中,并且每个封装路由包括围绕所述封装路由的外围的接地路由。
CN201680064430.7A 2015-11-06 2016-09-13 承载超薄衬底 Active CN108604582B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/935,292 2015-11-06
US14/935,292 US9899239B2 (en) 2015-11-06 2015-11-06 Carrier ultra thin substrate
PCT/US2016/051479 WO2017078849A1 (en) 2015-11-06 2016-09-13 Carrier ultra thin substrate

Publications (2)

Publication Number Publication Date
CN108604582A true CN108604582A (zh) 2018-09-28
CN108604582B CN108604582B (zh) 2022-10-18

Family

ID=57047303

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680064430.7A Active CN108604582B (zh) 2015-11-06 2016-09-13 承载超薄衬底

Country Status (6)

Country Link
US (2) US9899239B2 (zh)
JP (1) JP6527640B2 (zh)
KR (1) KR102069986B1 (zh)
CN (1) CN108604582B (zh)
TW (1) TWI634821B (zh)
WO (1) WO2017078849A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023060432A1 (zh) * 2021-10-12 2023-04-20 华为技术有限公司 一种封装结构、电路板组件及电子设备
CN116631883A (zh) * 2023-05-31 2023-08-22 苏州兴德森电子科技有限公司 封装基板及其制作方法、芯片及其制作方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017149810A1 (ja) * 2016-02-29 2017-09-08 三井金属鉱業株式会社 キャリア付銅箔及びその製造方法、並びに配線層付コアレス支持体及びプリント配線板の製造方法
US9793222B1 (en) * 2016-04-21 2017-10-17 Apple Inc. Substrate designed to provide EMI shielding
US10804119B2 (en) * 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
US10224254B2 (en) * 2017-04-26 2019-03-05 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
US10714431B2 (en) * 2017-08-08 2020-07-14 UTAC Headquarters Pte. Ltd. Semiconductor packages with electromagnetic interference shielding
KR102525490B1 (ko) 2017-10-24 2023-04-24 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법
JP7153438B2 (ja) * 2017-10-26 2022-10-14 日東電工株式会社 基板集合体シート
US10368448B2 (en) 2017-11-11 2019-07-30 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method of manufacturing a component carrier
KR102179165B1 (ko) * 2017-11-28 2020-11-16 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
CN108269766A (zh) * 2017-12-20 2018-07-10 深南电路股份有限公司 一种超薄封装基板结构及其加工制作方法
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
US11545455B2 (en) * 2019-05-28 2023-01-03 Apple Inc. Semiconductor packaging substrate fine pitch metal bump and reinforcement structures
JP7474608B2 (ja) * 2020-03-09 2024-04-25 アオイ電子株式会社 半導体装置の製造方法、および半導体封止体
AT17082U1 (de) * 2020-04-27 2021-05-15 Zkw Group Gmbh Verfahren zur befestigung eines elektronischen bauteils
JP7528578B2 (ja) 2020-07-09 2024-08-06 Toppanホールディングス株式会社 支持体付き基板ユニット、基板ユニット、半導体装置、および、支持体付き基板ユニットの製造方法
WO2024214797A1 (ja) * 2023-04-11 2024-10-17 大日本印刷株式会社 第1配線基板群、第2配線基板群、配線基板及び配線基板の製造方法

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091743A (ja) * 1998-07-16 2000-03-31 Sumitomo Metal Electronics Devices Inc ビルドアップ多層基板及びその製造方法
CN1257402A (zh) * 1998-12-02 2000-06-21 味之素株式会社 粘接薄膜的真空层叠方法
US6246015B1 (en) * 1998-05-27 2001-06-12 Anam Semiconductor, Inc. Printed circuit board for ball grid array semiconductor packages
US20070124925A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
CN1980541A (zh) * 2005-12-07 2007-06-13 新光电气工业株式会社 制造布线基板的方法和制造电子元件安装结构的方法
US20080088004A1 (en) * 2006-10-17 2008-04-17 Advanced Chip Engineering Technology Inc. Wafer level package structure with build up layers
JP2009212140A (ja) * 2008-02-29 2009-09-17 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体パッケージの製造方法
JP2009246358A (ja) * 2008-03-13 2009-10-22 Ngk Spark Plug Co Ltd 多層配線基板
US20100081269A1 (en) * 2008-10-01 2010-04-01 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device having electrode for external connection
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
CN103249562A (zh) * 2010-12-09 2013-08-14 旭化成株式会社 微细结构积层体、微细结构积层体的制作方法以及微细结构体的制造方法
US20130335928A1 (en) * 2012-06-18 2013-12-19 Unimicron Technology Corporation Carrier and method for fabricating coreless packaging substrate
US20150084150A1 (en) * 2013-09-25 2015-03-26 Delphi Technologies, Inc. Ball grid array packaged camera device soldered to a substrate
CN104602459A (zh) * 2013-10-30 2015-05-06 京瓷电路科技株式会社 布线基板及其制造方法
CN104716114A (zh) * 2013-12-13 2015-06-17 株式会社东芝 半导体装置
JP5750400B2 (ja) * 2012-05-17 2015-07-22 新光電気工業株式会社 配線基板の製造方法、配線基板製造用の構造体
US20150235915A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate Design for Semiconductor Packages and Method of Forming Same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5505321A (en) * 1994-12-05 1996-04-09 Teledyne Industries, Inc. Fabrication multilayer combined rigid/flex printed circuit board
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US7148561B2 (en) 2001-03-29 2006-12-12 Siliconware Precision Industries Co., Ltd. Ball grid array substrate strip with warpage-preventive linkage structure
TWI241700B (en) * 2003-01-22 2005-10-11 Siliconware Precision Industries Co Ltd Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication
US7208825B2 (en) * 2003-01-22 2007-04-24 Siliconware Precision Industries Co., Ltd. Stacked semiconductor packages
JP2007335698A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法
JP4866268B2 (ja) * 2007-02-28 2012-02-01 新光電気工業株式会社 配線基板の製造方法及び電子部品装置の製造方法
JP5092662B2 (ja) 2007-10-03 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
US20090096098A1 (en) * 2007-10-15 2009-04-16 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor package and method of the same
JP4533449B2 (ja) 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
TW201041469A (en) * 2009-05-12 2010-11-16 Phoenix Prec Technology Corp Coreless packaging substrate, carrier thereof, and method for manufacturing the same
KR101058621B1 (ko) 2009-07-23 2011-08-22 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
EP2330618A1 (en) * 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Rebuilt wafer assembly
KR101055462B1 (ko) * 2010-01-07 2011-08-08 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
JP5896200B2 (ja) 2010-09-29 2016-03-30 日立化成株式会社 半導体素子搭載用パッケージ基板の製造方法
JP5848110B2 (ja) * 2011-02-15 2016-01-27 日本特殊陶業株式会社 多層配線基板の製造方法
TWI413475B (zh) * 2011-03-09 2013-10-21 Subtron Technology Co Ltd 電氣結構製程及電氣結構
JP5902931B2 (ja) * 2011-12-06 2016-04-13 新光電気工業株式会社 配線基板の製造方法、及び、配線基板製造用の支持体
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
JP6240007B2 (ja) * 2014-03-18 2017-11-29 日本メクトロン株式会社 フレキシブルプリント基板の製造方法およびフレキシブルプリント基板の製造に用いられる中間生成物

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246015B1 (en) * 1998-05-27 2001-06-12 Anam Semiconductor, Inc. Printed circuit board for ball grid array semiconductor packages
JP2000091743A (ja) * 1998-07-16 2000-03-31 Sumitomo Metal Electronics Devices Inc ビルドアップ多層基板及びその製造方法
CN1257402A (zh) * 1998-12-02 2000-06-21 味之素株式会社 粘接薄膜的真空层叠方法
US20070124925A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
CN1980541A (zh) * 2005-12-07 2007-06-13 新光电气工业株式会社 制造布线基板的方法和制造电子元件安装结构的方法
US20080088004A1 (en) * 2006-10-17 2008-04-17 Advanced Chip Engineering Technology Inc. Wafer level package structure with build up layers
JP2009212140A (ja) * 2008-02-29 2009-09-17 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体パッケージの製造方法
JP2009246358A (ja) * 2008-03-13 2009-10-22 Ngk Spark Plug Co Ltd 多層配線基板
US20100081269A1 (en) * 2008-10-01 2010-04-01 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device having electrode for external connection
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
US8237056B2 (en) * 2008-11-12 2012-08-07 Ibiden Co., Ltd. Printed wiring board having a stiffener
CN103249562A (zh) * 2010-12-09 2013-08-14 旭化成株式会社 微细结构积层体、微细结构积层体的制作方法以及微细结构体的制造方法
JP5750400B2 (ja) * 2012-05-17 2015-07-22 新光電気工業株式会社 配線基板の製造方法、配線基板製造用の構造体
US20130335928A1 (en) * 2012-06-18 2013-12-19 Unimicron Technology Corporation Carrier and method for fabricating coreless packaging substrate
US20150084150A1 (en) * 2013-09-25 2015-03-26 Delphi Technologies, Inc. Ball grid array packaged camera device soldered to a substrate
CN104602459A (zh) * 2013-10-30 2015-05-06 京瓷电路科技株式会社 布线基板及其制造方法
CN104716114A (zh) * 2013-12-13 2015-06-17 株式会社东芝 半导体装置
US20150235915A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate Design for Semiconductor Packages and Method of Forming Same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023060432A1 (zh) * 2021-10-12 2023-04-20 华为技术有限公司 一种封装结构、电路板组件及电子设备
CN116631883A (zh) * 2023-05-31 2023-08-22 苏州兴德森电子科技有限公司 封装基板及其制作方法、芯片及其制作方法
CN116631883B (zh) * 2023-05-31 2024-04-16 苏州兴德森电子科技有限公司 封装基板及其制作方法、芯片及其制作方法

Also Published As

Publication number Publication date
JP2018533848A (ja) 2018-11-15
KR20180056698A (ko) 2018-05-29
US20180082858A1 (en) 2018-03-22
CN108604582B (zh) 2022-10-18
WO2017078849A1 (en) 2017-05-11
JP6527640B2 (ja) 2019-06-05
TWI634821B (zh) 2018-09-01
US20170135219A1 (en) 2017-05-11
US9899239B2 (en) 2018-02-20
KR102069986B1 (ko) 2020-01-23
TW201735745A (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
CN108604582A (zh) 承载超薄衬底
JP6076559B1 (ja) 半導体パッケージのemiシールド処理工法
CN106252311A (zh) 指纹感测器以及其制造方法
US20160141233A1 (en) First-packaged and later-etched normal chip three dimension system-in-package metal circuit board structure and processing method thereof
US20060205119A1 (en) Method for manufacturing a semiconductor package with a laminated chip cavity
TW201711152A (zh) 電子封裝件及其製法
US20130075928A1 (en) Integrated circuit and method of making
TWI781735B (zh) 半導體封裝及其製造方法
TWI474449B (zh) 封裝載板及其製作方法
US8987060B2 (en) Method for making circuit board
CN102931095A (zh) 封装基板的制造方法及其半导体封装结构
JP2015222741A (ja) 多数個取り配線基板およびその製造方法
WO2018098648A1 (zh) 集成电路封装方法以及集成封装电路
US9084341B2 (en) Fabrication method of packaging substrate
TWI625799B (zh) 導線架結構的製作方法
KR101510625B1 (ko) 임베디드 연성회로기판의 제조방법
KR101148954B1 (ko) 회로 보드 구조, 패키징 구조 및 이들을 만드는 방법
JP3706082B2 (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
KR20170034157A (ko) 패키지 기판 및 그 제조방법
TWI469231B (zh) 晶片封裝結構之製造方法
KR20040048516A (ko) 반도체 패키지 적층용 플렉서블 배선 기판 및 그 제조 방법
KR20130068089A (ko) 패키징 기판 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant