KR102525490B1 - 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법이 제공된다. 기판, 기판 상의 반도체 칩, 반도체 칩을 덮고, 서로 대향되는 제1 측벽 및 제2 측벽을 포함하는 제1 몰딩부, 및 기판 상에, 제1 측벽 및 제2 측벽을 따라 연장되는 제2 몰딩부를 포함하고, 제1 몰딩부는 비전도성 물질을 포함하고, 제2 몰딩부는 전도성 물질을 포함한다.

Description

인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법{PRINTED CIRCUIT BOARD, SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING SEMICONDUCTOR PACKAGE}
본 발명은 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
최근 스마트폰과 같은 모바일 기기가 급속도로 소형화, 경량화, 고성능화됨에 따라, 반도체 패키지의 박판화 및 고집적화가 요구되고 있다. 이에 따라, 얇은 두께의 기판에 대한 요구가 증가하고 있는 실정이다.
그러나, 얇은 두께의 기판은 공정 상의 불량을 야기시키는 문제가 있다. 예를 들어, 얇은 두께의 기판은 강성 저하로 인하여 반도체 패키지의 제조 공정 중에 휘어지거나 찢어질 수 있다. 기판의 강성 저하를 보완하기 위해 지그(Jig) 또는 캐리어(Carrier)가 사용될 수 있으나, 이와 같은 방법은 신규 설비 및 공정 도입이 필요하다는 문제가 있다.
한편, 반도체 패키지가 박판화 및 고집적화됨에 따라, 전자기적 간섭(EMI; electromagnetic interference) 현상이 심화되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 전자기적 간섭 현상을 방지하며 강성이 보강된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 강성이 보강된 인쇄 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 전자기적 간섭 현상을 방지하며 강성이 보강된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 기판, 기판 상의 반도체 칩, 반도체 칩을 덮고, 서로 대향되는 제1 측벽 및 제2 측벽을 포함하는 제1 몰딩부, 및 기판 상에, 제1 측벽 및 제2 측벽을 따라 연장되는 제2 몰딩부를 포함하고, 제1 몰딩부는 비전도성 물질을 포함하고, 제2 몰딩부는 전도성 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 기판, 기판 상의 반도체 칩, 기판 상에, 반도체 칩을 덮는 제1 몰딩부, 기판 상에, 제1 몰딩부의 측벽을 따라 연장되는 제2 몰딩부, 및 제1 몰딩부의 상면 및 제2 몰딩부의 상면을 덮는 제3 몰딩부를 포함하고, 제2 몰딩부 및 제3 몰딩부는 전도성 EMC를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판은, 제1 방향을 따라 인접하는 제1 실장 영역 및 제2 실장 영역을 포함하는 기판, 및 기판 상에, 전도성 물질을 포함하는 몰딩 구조체를 포함하고, 몰딩 구조체는, 기판의 가장자리를 따라 연장되는 둘레부와, 제1 실장 영역과 제2 실장 영역을 분리시키는 제1 창살부를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 제1 방향을 따라 인접하는 제1 실장 영역 및 제2 실장 영역을 포함하는 기판을 제공하고, 기판 상에, 전도성 물질을 포함하는 몰딩 구조체를 형성하고, 제1 실장 영역 상에 제1 반도체 칩을 형성하고, 제2 실장 영역 상에 제2 반도체 칩을 형성하고, 기판 및 몰딩 구조체 상에, 제1 반도체 칩 및 제2 반도체 칩을 덮는 제1 몰딩부를 형성하는 것을 포함하되, 몰딩 구조체는, 기판의 가장자리를 따라 연장되는 둘레부와, 제1 실장 영역과 제2 실장 영역을 분리시키는 제1 창살부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판의 개략적인 상면도이다.
도 2는 도 1의 A-A'를 따라서 절단한 개략적인 단면도이다.
도 3은 도 1의 B-B'를 따라서 절단한 개략적인 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판의 개략적인 상면도이다.
도 5는 도 4의 C-C'를 따라서 절단한 개략적인 단면도이다.
도 6은 도 4의 D-D'를 따라서 절단한 개략적인 단면도이다.
도 7a, 도 7b, 및 도 7c는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 다양한 개략적인 상면도들이다.
도 8은 도 7a의 E-E'를 따라서 절단한 개략적인 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 10은 도 9의 F-F'를 따라서 절단한 개략적인 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 12는 도 11의 G-G'를 따라서 절단한 개략적인 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 14 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판의 개략적인 상면도이다. 도 2는 도 1의 A-A'를 따라서 절단한 개략적인 단면도이다. 도 3은 도 1의 B-B'를 따라서 절단한 개략적인 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 인쇄 회로 기판은, 기판(100) 및 몰딩 구조체(220S)를 포함한다.
기판(100)은 패키지용 기판일 수 있다. 예를 들어, 기판(100)은 박형 인쇄 회로 기판(thin PCB; thin printed circuit board)일 수 있다. 기판(100)의 두께는 예를 들어, 0.17 mm 이하일 수 있다. 기판(100)은 단층 또는 다층으로 구성될 수 있다.
기판(100)은 복수의 실장 영역(120)을 포함할 수 있다. 도 1에서, 복수의 실장 영역(120)은 바둑판 모양으로 배열되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 실장 영역(120)은 후술되는 반도체 칩(도 8의 300)이 실장되는 영역일 수 있다. 예를 들어, 각각의 실장 영역(120)은 회로 패턴을 포함할 수 있다. 실장 영역(120)의 회로 패턴은 반도체 칩(300)과 전기적으로 접속될 수 있다.
복수의 실장 영역(120)은 서로 인접하는 제1 실장 영역(121), 제2 실장 영역(122) 및 제3 실장 영역(123)을 포함할 수 있다.
예를 들어, 도 1에 도시된 것처럼, 제1 실장 영역(121)과 제2 실장 영역(122)은 제1 방향(X)을 따라 인접하여 배치될 수 있다. 그러나, 제1 실장 영역(121)과 제2 실장 영역(122)은 전기적으로 분리될 수 있다.
또한, 예를 들어, 도 1에 도시된 것처럼, 제1 실장 영역(121)과 제3 실장 영역(123)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 인접하여 배치될 수 있다. 그러나, 제1 실장 영역(121)과 제3 실장 영역(123)은 전기적으로 분리될 수 있다.
몇몇 실시예에서, 제3 실장 영역(123)은 복수의 실장 영역(120) 중 최외곽에 배치되는 실장 영역일 수 있다. 예를 들어, 제3 실장 영역(123)은 복수의 실장 영역(120) 중에서 기판(100)의 가장자리에 가장 인접하는 실장 영역일 수 있다.
또한, 기판(100)은 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)를 포함할 수 있다. 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)는 각각 복수 개로 형성될 수 있다. 또한, 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)는 각각 도전체로 형성될 수 있다.
제1 본딩 패드(102)는 예를 들어, 기판(100)의 상부에 형성될 수 있다. 제1 본딩 패드(102)는 기판(100) 상에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 연결될 수 있다. 또한, 제1 본딩 패드(102)는 후술되는 본딩 와이어(도 8의 306)와 접속되는 부분일 수 있다. 즉, 제1 본딩 패드(102)는 기판(100)의 회로 패턴이 외부로 연결되는 부분일 수 있다. 이에 따라, 기판(100)은 제1 본딩 패드(102)를 통해 반도체 칩 등과 전기적으로 연결될 수 있다.
제2 본딩 패드(104)는 예를 들어, 기판(100)의 하부에 형성될 수 있다. 제1 본딩 패드(102)와 마찬가지로, 제2 본딩 패드(104)는 기판(100) 상에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 연결될 수 있다. 또한, 제2 본딩 패드(104)는 후술되는 솔더 볼(도 8의 110)과 접속되는 부분일 수 있다. 즉, 제2 본딩 패드(104)는 기판(100)의 회로 패턴이 외부로 연결되는 부분일 수 있다.
접지 패드(106)는 예를 들어, 기판(100)의 상부에 형성될 수 있다. 접지 패드(106)는 기판(100) 내의 접지 라인과 전기적으로 연결될 수 있다. 그러나, 몇몇 실시예에서, 접지 패드(106)는 생략될 수도 있다.
몰딩 구조체(220S)는 기판(100) 상에 배치될 수 있다. 몰딩 구조체(220S)는 기판(100)의 상면으로부터 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z)을 따라 연장되도록 형성될 수 있다.
몇몇 실시예에 따른 몰딩 구조체(220S)는 둘레부(222) 및 제1 창살부(224)를 포함할 수 있다.
몰딩 구조체(220S)의 둘레부(222)는 기판(100)의 가장자리를 따라 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 기판(100)이 직사각형 모양인 경우에, 몰딩 구조체(220S)의 둘레부(222)는 상기 직사각형의 가장자리를 따라 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 모든 실장 영역(120)은 둘레부(222) 내에 배치될 수 있다. 예를 들어, 몰딩 구조체(220S)의 둘레부(222)는 복수의 실장 영역(120) 중 최외곽에 배치되는 실장 영역들의 둘레를 따라 연장될 수 있다. 이에 따라, 도 1 및 도 3에 도시된 것처럼, 둘레부(222)는 복수의 실장 영역(120) 중 최외곽에 배치되는 제3 실장 영역(123)에 인접할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 몇몇 실시예에서, 복수의 실장 영역(120) 중 일부의 실장 영역은 둘레부(222) 바깥에 배치될 수도 있다.
몰딩 구조체(220S)의 제1 창살부(224)는 복수의 실장 영역(120)의 적어도 일부를 분리시킬 수 있다. 몰딩 구조체(220S)의 제1 창살부(224)는 둘레부(222) 내에서 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 창살부(224)는 둘레부(222) 내에서 제2 방향(Y)을 따라 연장되어, 복수의 실장 영역(120)의 적어도 일부를 분리시킬 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 제1 창살부(224)는 제1 실장 영역(121)과 제2 실장 영역(122)을 분리시킬 수 있다.
제1 창살부(224)는 둘레부(222)와 연결될 수 있다. 또한, 제1 창살부(224)는 둘레부(222)로부터 복수 개로 제2 방향(Y)을 따라 연장될 수 있다. 예를 들어, 복수 개의 제1 창살부(224)는 모든 실장 영역(120)에 인접하며 제2 방향(Y)을 따라 연장될 수 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 기판(100)의 가장자리와 이격될 수 있다. 즉, 기판(100)의 최외곽 상에는 몰딩 구조체(220S)가 형성되지 않을 수 있다. 예를 들어, 도 1에 도시된 것처럼, 몰딩 구조체(220S)의 둘레부(222)의 가장자리는 기판(100)의 가장자리와 이격될 수 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 접지 패드(106)와 접촉할 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 둘레부(222) 및 제1 창살부(224)는 접지 패드(106) 상에 형성될 수 있다. 이에 따라, 접지 패드(106)는 몰딩 구조체(220S)에 그라운드 전압을 제공할 수 있다. 도 2에서, 접지 패드(106)의 폭은 제1 창살부(224)의 폭과 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 접지 패드(106)의 폭은 제1 창살부(224)의 폭보다 크거나 작을 수도 있다.
몰딩 구조체(220S)는 예를 들어, EMC(epoxy molding compound)를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 몰딩 구조체(220S)는 전도성 물질을 포함할 수 있다. 예를 들어, 몰딩 구조체(220S)는 전도성 EMC를 포함할 수 있다. 상기 전도성 EMC는 전도성 필러를 포함할 수 있다. 상기 전도성 필러는 예를 들어, 페라이트(ferrite)를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 상기 전도성 필러는 공지된 다양한 전도성 필러를 포함할 수 있다. 예를 들어, 상기 전도성 필러는, Ag, Cu, Ni, ZnO, SnO2, Al, 스테인리스강 등을 포함하는 금속계 전도성 필러, Acetylene Black, Channel Black, Pitch계/Pan계 탄소섬유, Graphite 등을 포함하는 탄소계 전도성 필러, 폴리아닐링, 폴리피롤, 폴리티오펜 등을 포함하는 고분자계 전도성 필러 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 상기 전도성 EMC 100 중량%에 대하여, 50 중량% 이상의 상기 전도성 필러를 포함할 수 있다. 예를 들어, 몰딩 구조체(220S)는, 상기 전도성 EMC 100 중량%에 대하여, 85 중량% 내지 95 중량%의 상기 전도성 필러를 포함할 수 있다.
얇은 두께의 기판은 공정 상의 불량을 야기시키는 문제가 있다. 예를 들어, 얇은 두께의 기판은 강성 저하로 인하여 반도체 패키지의 제조 공정 중에 휘어지거나 찢어질 수 있다. 그러나, 몇몇 실시예에 따른 인쇄 회로 기판은, 몰딩 구조체(220S)를 이용하여 기판의 강성을 보강할 수 있다. 예를 들어, 조립 공정 시 또는 이송 시에, 몰딩 구조체(220S)는 기판(100)을 지지하여 기판(100)의 강성을 보강할 수 있다.
기판의 강성 저하를 보완하기 위해 지그(Jig) 또는 캐리어(Carrier)가 사용될 수 있으나, 이와 같은 방법은 신규 설비 및 공정 도입이 필요하다는 문제가 있다. 그러나, 몇몇 실시예에 따른 몰딩 구조체(220S)는 EMC를 포함할 수 있으므로, 기존의 설비 및 공정이 이용될 수 있다. 예를 들어, 몇몇 실시예에 따른 몰딩 구조체(220S)는 후술되는 제1 몰딩부(도 8의 210)와 동일한 설비를 이용하여 제조될 수 있다. 이에 따라, 몇몇 실시예에 따른 인쇄 회로 기판은 반도체 패키지의 제조 비용을 절감시킬 수 있다.
또한, 몇몇 실시예에 따른 몰딩 구조체(220S)는 기판(100)의 가장자리와 이격되므로, 기판을 다루기 위한 영역을 용이하게 제공할 수 있다. 예를 들어, 반도체 패키지의 제조 공정에 사용되는 치공구(治工具)는, 몰딩 구조체(220S)가 형성되지 않은 기판(100)의 가장자리를 이용하여 몇몇 실시예에 따른 인쇄 회로 기판을 고정시킬 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 인쇄 회로 기판의 개략적인 상면도이다. 도 5는 도 4의 C-C'를 따라서 절단한 개략적인 단면도이다. 도 6은 도 4의 D-D'를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 내지 도 6을 참조하면, 몇몇 실시예에 따른 몰딩 구조체(220S)는 제2 창살부(226)를 더 포함한다.
몰딩 구조체(220S)의 제2 창살부(226)는 복수의 실장 영역(120)의 적어도 일부를 분리시킬 수 있다. 몰딩 구조체(220S)의 제2 창살부(226)는 둘레부(222) 내에서 연장될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 창살부(226)는 둘레부(222) 내에서 제1 방향(X)을 따라 연장되어, 복수의 실장 영역(120)의 적어도 일부를 분리시킬 수 있다. 예를 들어, 도 4 및 도 6에 도시된 것처럼, 제2 창살부(226)는 제1 실장 영역(121)과 제3 실장 영역(123)을 분리시킬 수 있다.
제2 창살부(226)는 둘레부(222)와 연결될 수 있다. 또한, 제2 창살부(226)는 둘레부(222)로부터 복수 개로 제1 방향(X)을 따라 연장될 수 있다. 예를 들어, 복수 개의 제2 창살부(226)는 모든 실장 영역(120)에 인접하며 제1 방향(X)을 따라 연장될 수 있다.
복수의 실장 영역(120)은 바둑판 모양으로 배열될 수 있으므로, 몰딩 구조체(220S)는 예를 들어, 격자 모양으로 형성될 수 있다. 이에 따라, 각각의 실장 영역(120)은 몰딩 구조체(220S)에 의해 서로 분리될 수 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 접지 패드(106)와 접촉할 수 있다. 예를 들어, 도 5 및 도 6에 도시된 것처럼, 둘레부(222), 제1 창살부(224) 및 제2 창살부(226)는 접지 패드(106) 상에 형성될 수 있다. 이에 따라, 접지 패드(106)는 몰딩 구조체(220S)에 그라운드 전압을 제공할 수 있다. 도 6에서, 접지 패드(106)의 폭은 제2 창살부(226)의 폭과 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 접지 패드(106)의 폭은 제2 창살부(226)의 폭보다 크거나 작을 수도 있다.
이하에서, 도 7a 내지 도 13을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 7a, 도 7b, 및 도 7c는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 다양한 개략적인 상면도들이다. 도 8은 도 7a의 E-E'를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7a 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 기판(100), 반도체 칩(300), 본딩 와이어(306), 솔더 볼(110), 제1 몰딩부(210) 및 제2 몰딩부(220)를 포함한다.
반도체 칩(300)은 기판(100) 상에 배치될 수 있다. 예를 들어, 반도체 칩(300)은 기판(100)의 실장 영역(도 1의 120) 상에 실장될 수 있다. 반도체 칩(300)은 예를 들어, 마이크로 프로세서와 같은 로직 소자일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 칩(300)은 복수 개의 칩이 적층된 구조일 수 있다. 예를 들어, 반도체 칩(300)은 하부 칩(302b) 및 하부 칩(302b) 상에 적층된 상부 칩(302u)을 포함할 수 있다. 도 8에서, 2개의 칩만이 적층된 구조가 도시되지만, 반도체 칩(300)은 3개 이상의 칩이 적층된 구조일 수도 있다.
하부 칩(302b)은 하부 부착부(304b)에 의해 기판(100) 상에 실장될 수 있다. 하부 부착부(304b)는 접착 수단을 이용하여 하부 칩(302b)을 기판(100) 상에 실장할 수 있다.
상부 칩(302u)은 상부 부착부(304u)에 의해 하부 부착부(304b) 상에 실장될 수 있다. 하부 부착부(304b)와 마찬가지로, 상부 부착부(304u)는 접착 수단을 이용하여 상부 칩(302u)을 하부 칩(302b) 상에 실장할 수 있다.
하부 부착부(304b) 및 상부 부착부(304u)는 예를 들어, 액상의 에폭시, 접착 테이프, 또는 도전성 매개체를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 칩(300)은 플립 칩 본딩에 의해 기판(100) 상에 실장될 수 있다. 도시되지 않았으나, 예를 들어, 복수의 전도성 칩 범프가 기판과 반도체 칩(300) 사이에 개재될 수 있다. 복수의 전도성 칩 범프는 예를 들어, 솔더링 공정으로 형성될 수 있다.
본딩 와이어(306)는 기판(100)과 반도체 칩(300)을 전기적으로 연결할 수 있다. 예를 들어, 본딩 와이어(306)는 기판(100)의 제1 본딩 패드(102)와 접속될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 기판(100)은 예를 들어, 본딩 테이프 등에 의해 반도체 칩(300)과 전기적으로 연결될 수도 있다.
솔더 볼(110)은 기판(100)과 접속될 수 있다. 예를 들어, 솔더 볼(110)은 기판(100)의 제2 본딩 패드(104)와 접속될 수 있다. 이에 따라, 기판(100)은 솔더 볼(110)을 통해 다른 기판 등과 전기적으로 연결될 수 있다. 예를 들어, 기판(100)은 솔더 볼(110)을 통해 모듈 보드(module board) 또는 주 회로 보드(main circuit board) 등과 전기적으로 연결될 수 있다.
제1 몰딩부(210)는 반도체 칩(300)을 덮을 수 있다. 이에 따라, 반도체 칩(300)은 제1 몰딩부(210)에 의해 밀봉될 수 있다.
제1 몰딩부(210)는 제1 측벽(S1), 제2 측벽(S2), 제3 측벽(S3) 및 제4 측벽(S4)을 포함할 수 있다. 제1 측벽(S1) 및 제2 측벽(S2)은, 제1 몰딩부(210)의 서로 대향되는 측벽일 수 있다. 제3 측벽(S3)은 제1 측벽(S1)과 제2 측벽(S2)을 연결하는 제1 몰딩부(210)의 측벽일 수 있다. 제4 측벽(S4)은 제3 측벽(S3)과 대향되는 제1 몰딩부(210)의 측벽일 수 있다.
예를 들어, 제1 측벽(S1) 및 제2 측벽(S2)은 제2 방향(Y)을 따라 연장되는 제1 몰딩부(210)의 양 측벽일 수 있다. 제3 측벽(S3)은 제1 방향(X)을 따라 연장되는 제1 몰딩부(210)의 일 측벽일 수 있다. 제4 측벽(S4)은 제1 방향(X)을 따라 연장되는 제1 몰딩부(210)의 다른 일 측벽일 수 있다. 예를 들어, 제1 측벽(S1), 제2 측벽(S2), 제3 측벽(S3) 및 제4 측벽(S4)은, 직육면체 형상인 제1 몰딩부(210)의 각각의 측벽일 수 있다.
제1 몰딩부(210)는 비전도성 물질을 포함할 수 있다. 제1 몰딩부(210)는 예를 들어, 비전도성 필러를 포함하는 비전도성 EMC를 포함할 수 있다. 상기 비전도성 필러는 예를 들어, 실리카(silica)를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 몰딩부(220)는 기판(100) 상에서, 제1 몰딩부(210)의 측벽의 적어도 일부를 따라 연장될 수 있다. 이에 따라, 제2 몰딩부는 반도체 칩(300)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 도 7a에 도시된 것처럼, 제2 몰딩부(220)는 제1 몰딩부(210)의 제1 측벽(S1) 및 제2 측벽(S2)을 따라 연장될 수 있다. 그러나, 몇몇 실시예에서, 제2 몰딩부(220)는 제1 몰딩부(210)의 제3 측벽(S3) 및 제4 측벽(S4)을 따라 연장되지 않을 수 있다.
도 8에 도시된 것처럼, 제2 몰딩부(220)의 하면은 기판(100)의 상면과 접촉할 수 있다. 도 8에서, 제2 몰딩부(220)의 상면은 제1 몰딩부(210)의 상면과 동일 평면 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 몰딩부(220)의 상면은 제1 몰딩부(210)의 상면보다 높거나 낮을 수도 있다.
몇몇 실시예에서, 제2 몰딩부(220)는 기판(100)의 접지 패드(106)와 접촉할 수 있다. 이에 따라, 제2 몰딩부(220)는 접지 패드(106)에 의해 접지될 수 있다.
몇몇 실시예에 따른 반도체 패키지는, 도 1 내지 도 6에 따른 인쇄 회로 기판을 이용하여 제조된 반도체 패키지일 수 있다. 예를 들어, 도 1 내지 도 6에 따른 인쇄 회로 기판을 이용하여, 서로 인접하는 복수의 반도체 패키지를 제조할 수 있다. 이어서, 인접하는 복수의 반도체 패키지를 각각 절단하여, 도 7a 내지 도 8에 따른 반도체 패키지를 제조할 수 있다. 이에 관하여는, 도 14 내지 도 25에 관한 설명에서 자세히 후술한다.
예를 들어, 도 1 내지 도 3의 인쇄 회로 기판을 이용하여, 도 7a 및 도 8의 반도체 패키지를 제조할 수 있다. 이러한 경우에, 제2 몰딩부(220)는 도 1의 몰딩 구조체(220S)의 일부일 수 있다. 예를 들어, 제1 측벽(S1) 및 제2 측벽(S2) 상의 제2 몰딩부(220)는 제1 창살부(224)의 일부일 수 있다.
도 7b 및 도 8을 참조하면, 몇몇 실시예에 따른 제2 몰딩부(220)는 제3 측벽(S3)을 따라 더 연장될 수 있다.
예를 들어, 도 7b에 도시된 것처럼, 제2 몰딩부(220)는 제1 몰딩부(210)의 제1 측벽(S1), 제2 측벽(S2) 및 제3 측벽(S3)을 따라 연장될 수 있다. 그러나, 몇몇 실시예에서, 제2 몰딩부(220)는 제1 몰딩부(210)의 제4 측벽(S4)을 따라 연장되지 않을 수 있다.
몇몇 실시예에 따른 반도체 패키지는, 도 1 내지 도 6에 따른 인쇄 회로 기판을 이용하여 제조된 반도체 패키지일 수 있다.
예를 들어, 도 1 내지 도 3의 인쇄 회로 기판을 이용하여, 도 7b 및 도 8의 반도체 패키지를 제조할 수 있다. 이러한 경우에, 제2 몰딩부(220)는 도 1의 몰딩 구조체(220S)의 일부일 수 있다. 예를 들어, 제1 측벽(S1) 및 제2 측벽(S2) 상의 제2 몰딩부(220)는 제1 창살부(224)의 일부일 수 있다. 예를 들어, 제3 측벽(S3) 상의 제2 몰딩부(220)는 둘레부(222)의 일부일 수 있다.
도 7c 및 도 8을 참조하면, 몇몇 실시예에 따른 제2 몰딩부(220)는 제4 측벽(S4)을 따라 더 연장될 수 있다.
예를 들어, 도 7c에 도시된 것처럼, 제2 몰딩부(220)는 제1 몰딩부(210)의 제1 측벽(S1), 제2 측벽(S2), 제3 측벽(S3) 및 제4 측벽(S4)을 따라 연장될 수 있다.
몇몇 실시예에 따른 반도체 패키지는, 도 1 내지 도 6에 따른 인쇄 회로 기판을 이용하여 제조된 반도체 패키지일 수 있다.
예를 들어, 도 4 내지 도 6의 인쇄 회로 기판을 이용하여, 도 7c 및 도 8의 반도체 패키지를 제조할 수 있다. 이러한 경우에, 제2 몰딩부(220)는 도 1의 몰딩 구조체(220S)의 일부일 수 있다. 예를 들어, 제1 측벽(S1) 및 제2 측벽(S2) 상의 제2 몰딩부(220)는 제1 창살부(224)의 일부일 수 있다. 예를 들어, 제3 측벽(S3) 및 제4 측벽(S4) 상의 제2 몰딩부(220)는 제2 창살부(226)의 일부일 수 있다. 또는, 예를 들어, 제1 측벽(S1), 제2 측벽(S2), 제3 측벽(S3) 또는 제4 측벽(S4) 상의 제2 몰딩부(220)는 둘레부(222)의 일부일 수도 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다. 도 10은 도 9의 F-F'를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 제1 몰딩부(210)는 제2 몰딩부(220)의 상면을 덮을 수 있다. 예를 들어, 제1 몰딩부(210)의 최상면은 제2 몰딩부(220)의 최상면보다 높을 수 있다.
도 9 및 도 10에서, 제1 몰딩부(210)는 제2 몰딩부(220)의 상면을 전부 덮는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 몰딩부(210)는 제2 몰딩부(220)의 상면의 일부를 덮을 수도 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다. 도 12는 도 11의 G-G'를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제3 몰딩부(230)를 더 포함한다.
제3 몰딩부(230)는 제1 몰딩부(210) 및 제2 몰딩부(220) 상에 배치될 수 있다. 이에 따라, 제3 몰딩부(230)는 제2 몰딩부(220)와 접촉할 수 있다. 상술한 것처럼 제2 몰딩부(220)가 접지되는 경우에, 제3 몰딩부(230) 또한 접지될 수 있다.
도 11 및 도 12에서, 제3 몰딩부(230)는 제1 몰딩부(210)의 상면 및 제2 몰딩부(220)의 상면을 전부 덮는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 몰딩부(230)는 제2 몰딩부(220)의 상면의 일부를 덮을 수도 있다. 그러나, 제3 몰딩부(230)는 제1 몰딩부(210)의 상면을 전부 덮을 수 있다.
제3 몰딩부(230)는 예를 들어, EMC를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 몰딩부(230)는 전도성 물질을 포함할 수 있다. 예를 들어, 제3 몰딩부(230)는 전도성 EMC를 포함할 수 있다. 상기 전도성 EMC는 전도성 필러를 포함할 수 있다. 상기 전도성 필러는 예를 들어, 페라이트(ferrite)를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 상기 전도성 필러는 공지된 다양한 전도성 필러를 포함할 수 있다. 예를 들어, 상기 전도성 필러는, Ag, Cu, Ni, ZnO, SnO2, Al, 스테인리스강 등을 포함하는 금속계 전도성 필러, Acetylene Black, Channel Black, Pitch계/Pan계 탄소섬유, Graphite 등을 포함하는 탄소계 전도성 필러, 폴리아닐링, 폴리피롤, 폴리티오펜 등을 포함하는 고분자계 전도성 필러 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
몇몇 실시예에서, 제3 몰딩부(230)는 상기 전도성 EMC 100 중량%에 대하여, 50 중량% 이상의 상기 전도성 필러를 포함할 수 있다. 예를 들어, 제3 몰딩부(230)는, 상기 전도성 EMC 100 중량%에 대하여, 85 중량% 내지 95 중량%의 상기 전도성 필러를 포함할 수 있다.
몇몇 실시예에서, 제3 몰딩부(230)는 제2 몰딩부(220)와 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 몰딩부(230)는 제2 몰딩부(220)와 다른 종류의 전도성 필러, 또는 제2 몰딩부(220)와 다른 함량의 전도성 필러를 포함할 수도 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 상면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 복수의 서브 반도체 칩을 포함할 수 있다.
예를 들어, 기판(100) 상에 제1 서브 반도체 칩(300a) 및 제2 서브 반도체 칩(300b)이 배치될 수 있다. 제1 서브 반도체 칩(300a) 및 제2 서브 반도체 칩(300b)은 각각 도 7a 내지 도 8의 반도체 칩(300)에 대응될 수 있다.
제1 몰딩부(210)는 제1 서브 반도체 칩(300a) 및 제2 서브 반도체 칩(300b)을 덮을 수 있다. 이에 따라, 제1 서브 반도체 칩(300a) 및 제2 서브 반도체 칩(300b)은 제1 몰딩부(210)에 의해 밀봉될 수 있다. 제2 몰딩부(220)는 제1 서브 반도체 칩(300a) 및 제2 서브 반도체 칩(300b)의 적어도 일부를 둘러쌀 수 있다.
반도체 패키지가 박판화 및 고집적화됨에 따라, 반도체 패키지의 강성이 저하되는 문제가 있다. 예를 들어, 반도체 패키지의 박판화는, 반도체 패키지의 휨(warpage) 현상을 심화시킬 수 있다. 그러나, 몇몇 실시에에 따른 반도체 패키지는, 제2 몰딩부(220)를 이용하여 반도체 패키지의 강성을 보강할 수 있다. 예를 들어, 제2 몰딩부(220)는 기판(100) 및 제1 몰딩부(210)를 지지하여, 몇몇 실시예에 따른 반도체 패키지의 강성을 보강할 수 있다.
또한, 반도체 패키지가 박판화 및 고집적화됨에 따라, 전자기적 간섭(EMI; electromagnetic interference) 현상이 심화되는 문제가 있다. 그러나, 몇몇 실시예에 따른 반도체 패키지는, 제2 몰딩부(220)를 이용하여 전자기적 간섭 현상을 방지할 수 있다. 예를 들어, 전도성 물질을 포함하는 제2 몰딩부(220)는 기판(100)의 접지 패드(106)와 접촉하여 접지될 수 있다. 접지된 제2 몰딩부(220)는 반도체 칩(300)을 둘러쌀 수 있고, 반도체 칩(300)에 대한 전자기적 간섭 현상을 방지할 수 있다.
몇몇 실시예에서, 접지된 제3 몰딩부(230)는 제2 몰딩부(220)와 함께 반도체 칩(300)을 완전히 둘러쌀 수 있고, 반도체 칩(300)에 대한 전자기적 간섭 현상을 최소화할 수 있다.
이하에서, 도 14 내지 도 25를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 14 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 복수의 실장 영역(120)을 포함하는 기판(100)을 제공한다. 참고적으로, 도 15는 도 14의 A1-A1'을 따라서 절단한 단면도이다.
복수의 실장 영역(120)은, 제1 방향(X)을 따라 인접하는 제1 실장 영역(121) 및 제2 실장 영역(122)을 포함할 수 있다.
기판(100)은 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)를 포함할 수 있다. 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)는 각각 복수 개로 형성될 수 있다. 또한, 제1 본딩 패드(102), 제2 본딩 패드(104) 및 접지 패드(106)는 각각 도전체로 형성될 수 있다.
도 16a 내지 도 17을 참조하면, 기판(100) 상에 몰딩 구조체(220S)를 형성한다. 참고적으로, 도 17은 도 16a 및 도 16b의 A2-A2'을 따라서 절단한 단면도이다.
몰딩 구조체(220S)는 다양한 형상으로 형성될 수 있다. 예를 들어, 도 16a에 도시된 것처럼, 둘레부(222) 및 제1 창살부(224)를 포함하는 몰딩 구조체(220S)가 형성될 수 있다. 이에 따라, 도 1 내지 도 3에 따른 인쇄 회로 기판이 제조될 수 있다.
또는, 예를 들어, 도 16b에 도시된 것처럼, 둘레부(222), 제1 창살부(224) 및 제2 창살부(226)를 포함하는 몰딩 구조체(220S)가 형성될 수 있다. 이에 따라, 도 4 내지 도 6에 따른 인쇄 회로 기판이 제조될 수 있다.
설명의 편의를 위해, 이하의 설명에서 몰딩 구조체(220S)는 둘레부(222), 제1 창살부(224) 및 제2 창살부(226)를 포함하는 것으로 설명한다.
몰딩 구조체(220S)는 예를 들어, EMC를 포함할 수 있다. 몰딩 구조체(220S)는, 예를 들어, 디스펜싱(dispensing), 필름 부착(film attach), 이송 성형(transfer molding), 또는 압축 성형(compression molding) 중 적어도 하나의 방식에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 몰딩 구조체(220S)는 EMC를 포함하는 성형물을 형성하는 다양한 방식에 의해 형성될 수 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 전도성 물질을 포함할 수 있다. 예를 들어, 몰딩 구조체(220S)는 전도성 EMC를 포함할 수 있다.
몇몇 실시예에서, 몰딩 구조체(220S)는 기판(100)의 접지 패드(106)와 접촉되도록 형성될 수 있다.
도 18 및 도 19를 참조하면, 기판(100) 상에 복수의 반도체 칩(300)을 형성한다. 참고적으로, 도 19는 도 18의 A3-A3'을 따라서 절단한 단면도이다.
복수의 반도체 칩(300)은 복수의 실장 영역(120) 상에 각각 형성될 수 있다. 예를 들어, 제1 실장 영역(121) 상에 제1 반도체 칩(310)이 형성될 수 있고, 제2 실장 영역(122) 상에 제2 반도체 칩(320)이 형성될 수 있다.
반도체 칩(300)은 복수 개의 칩이 적층된 구조일 수 있다. 도 19에서, 제1 반도체 칩(310) 및 제2 반도체 칩(320)에 각각 2개의 칩만이 적층된 구조가 도시되지만, 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 각각 3개 이상의 칩이 적층된 구조일 수도 있다.
몰딩 구조체(220S)는 복수의 실장 영역(120)의 적어도 일부를 분리시킬 수 있으므로, 복수의 반도체 칩(300)의 적어도 일부는 몰딩 구조체(220S)에 의해 분리될 수 있다. 예를 들어, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 몰딩 구조체(220S)에 의해 분리될 수 있다.
도 20 및 도 21을 참조하면, 기판(100) 및 몰딩 구조체(220S) 상에 제1 몰딩부(210)를 형성한다. 참고적으로, 도 21은 도 20의 A4-A4'을 따라서 절단한 단면도이다.
제1 몰딩부(210)는 복수의 반도체 칩(300)을 덮도록 형성될 수 있다. 예를 들어, 제1 몰딩부(210)는 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 덮도록 형성될 수 있다.
또한, 제1 몰딩부(210)는 몰딩 구조체(220S)를 덮도록 형성될 수 있다. 이에 따라, 제1 몰딩부(210)의 최상면은 몰딩 구조체(220S)의 최상면보다 높을 수 있다.
제1 몰딩부(210)는 예를 들어, 비전도성 EMC를 포함할 수 있다. 제1 몰딩부(210)는, 예를 들어, 디스펜싱(dispensing), 필름 부착(film attach), 이송 성형(transfer molding), 또는 압축 성형(compression molding) 중 적어도 하나의 방식에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 몰딩부(210)는 EMC를 포함하는 성형물을 형성하는 다양한 방식에 의해 형성될 수 있다.
몇몇 실시예에서, 제1 몰딩부(210)는, 몰딩 구조체(220S)를 형성하는 것과 동일한 방식으로 형성될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 패키지의 제조 비용이 절감될 수 있다.
도 22 및 도 23을 참조하면, 몰딩 구조체(220S)의 상면 및 제1 몰딩부(210)의 상면을 평탄화한다. 참고적으로, 도 23은 도 22의 A5-A5'을 따라서 절단한 단면도이다.
몰딩 구조체(220S)의 상면 및 제1 몰딩부(210)의 상면을 평탄화하는 것은, 예를 들어, 화학적 기계적 연마(CMP; chemical mechanical polishing) 방법에 의해 수행될 수 있다.
이에 따라, 몰딩 구조체(220S)의 상면 및 제1 몰딩부(210)의 상면은 동일 평면 상에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
또한, 이에 따라, 제1 몰딩부(210)는 몰딩 구조체(220S)에 의해 복수 개의 봉지부로 분리될 수 있다. 예를 들어, 제1 몰딩부(210)는, 몰딩 구조체(220S)에 의해 분리되는 제1 봉지부(210a) 및 제2 봉지부(210b)를 포함할 수 있다. 도 23에 도시된 것처럼, 제1 봉지부(210a)는 제1 반도체 칩(310)을 덮는 제1 몰딩부(210)의 일부일 수 있고, 제2 봉지부(210b)는 제2 반도체 칩(320)을 덮는 제1 몰딩부(210)의 일부일 수 있다.
그러나, 몇몇 실시예에서, 몰딩 구조체(220S)의 상면 및 제1 몰딩부(210)의 상면을 평탄화하는 것은 생략될 수도 있다.
도 24 및 도 25를 참조하면, 몰딩 구조체(220S) 및 제1 몰딩부(210) 상에 제3 몰딩부(230)를 형성한다. 참고적으로, 도 25는 도 23의 A6-A6'을 따라서 절단한 단면도이다.
제3 몰딩부(230)는 몰딩 구조체(220S)의 상면 및 제1 몰딩부(210)의 상면을 덮도록 형성될 수 있다. 이에 따라, 제3 몰딩부(230)는 몰딩 구조체(220S)와 접촉할 수 있다.
몇몇 실시예에서, 제3 몰딩부(230)는 전도성 물질을 포함할 수 있다. 예를 들어, 제3 몰딩부(230)는 전도성 EMC를 포함할 수 있다.
그러나, 몇몇 실시에에서, 몰딩 구조체(220S) 및 제1 몰딩부(210) 상에 제3 몰딩부(230)를 형성하는 것은 생략될 수도 있다.
이에 따라, 도 1 내지 도 3의 인쇄 회로 기판 또는 도 4 내지 도 6의 인쇄 회로 기판을 이용하여, 서로 인접하는 복수의 반도체 패키지를 형성할 수 있다.
이어서, 인접하는 복수의 반도체 패키지를 각각 절단하여, 개별적인 반도체 패키지를 제조할 수 있다.
예를 들어, 도 1 내지 도 3의 인쇄 회로 기판을 이용하는 반도체 패키지의 제조 방법에서, 제1 반도체 칩(310)의 주변을 절단하여, 도 7a 및 도 8의 반도체 패키지를 제조할 수 있다.
예를 들어, 도 4 내지 도 6의 인쇄 회로 기판을 이용하는 반도체 패키지의 제조 방법에서, 제1 반도체 칩(310)의 주변을 절단하여, 도 7c 및 도 8의 반도체 패키지를 제조할 수 있다.
예를 들어, 도 24 및 도 25의 제1 반도체 칩(310)의 주변을 절단하여, 도 11 및 도 12에 따른 반도체 패키지를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 실장 영역
210: 제1 몰딩부 220: 제2 몰딩부
220S: 몰딩 구조체 230: 제3 몰딩부
300: 반도체 칩

Claims (10)

  1. 기판;
    상기 기판 상의 반도체 칩;
    상기 반도체 칩을 덮고, 서로 대향되는 제1 측벽 및 제2 측벽을 포함하는 제1 몰딩부;
    상기 기판 상에, 상기 제1 측벽 및 상기 제2 측벽을 따라 연장되는 제2 몰딩부; 및
    상기 제1 몰딩부 및 상기 제2 몰딩부 상에, 전도성 물질을 포함하는 제3 몰딩부를 포함하고,
    상기 제1 몰딩부는 비전도성 물질을 포함하고,
    상기 제2 몰딩부는 전도성 EMC를 포함하고,
    상기 제2 몰딩부는 상기 전도성 EMC 100 중량%에 대하여 85 중량% 내지 95 중량%의 전도성 필러를 포함하고,
    상기 제3 몰딩부는 상기 제2 몰딩부와 다른 함량의 전도성 필러를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 몰딩부는, 상기 제1 측벽과 제2 측벽을 연결하는 제3 측벽을 더 포함하고,
    상기 제2 몰딩부는 상기 제1 측벽, 상기 제2 측벽 및 상기 제3 측벽을 따라 연장되는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 몰딩부는, 상기 제3 측벽과 대향되는 제4 측벽을 더 포함하고,
    상기 제2 몰딩부는 상기 제1 측벽, 상기 제2 측벽, 상기 제3 측벽 및 상기 제4 측벽을 따라 연장되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 기판은 접지 패드를 포함하고,
    상기 제2 몰딩부는 상기 접지 패드와 접촉하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 기판;
    상기 기판 상의 반도체 칩;
    상기 기판 상에, 상기 반도체 칩을 덮는 제1 몰딩부;
    상기 기판 상에, 상기 제1 몰딩부의 측벽을 따라 연장되는 제2 몰딩부; 및
    상기 제1 몰딩부의 상면 및 상기 제2 몰딩부의 상면을 덮는 제3 몰딩부를 포함하고,
    상기 제2 몰딩부 및 상기 제3 몰딩부는 각각 전도성 EMC를 포함하고,
    상기 제2 몰딩부 및 상기 제3 몰딩부는 각각 상기 전도성 EMC 100 중량%에 대하여 85 중량% 내지 95 중량%의 전도성 필러를 포함하고,
    상기 제2 몰딩부 및 상기 제3 몰딩부는 서로 다른 함량의 전도성 필러를 포함하는 반도체 패키지.
  9. 삭제
  10. 제1 방향을 따라 인접하는 제1 실장 영역 및 제2 실장 영역을 포함하는 기판을 제공하고,
    상기 기판 상에, 전도성 물질을 포함하는 몰딩 구조체를 형성하고,
    상기 제1 실장 영역 상에 제1 반도체 칩을 형성하고, 상기 제2 실장 영역 상에 제2 반도체 칩을 형성하고,
    상기 기판 및 상기 몰딩 구조체 상에, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 제1 몰딩부를 형성하고,
    상기 몰딩 구조체 및 상기 제1 몰딩부 상에, 전도성 물질을 포함하는 제3 몰딩부를 형성하는 것을 포함하되,
    상기 몰딩 구조체는, 상기 기판의 가장자리를 따라 연장되는 둘레부와, 상기 제1 실장 영역과 상기 제2 실장 영역을 분리시키는 제1 창살부를 포함하고,
    상기 몰딩 구조체는 전도성 EMC 100 중량%에 대하여 85 중량% 내지 95 중량%의 전도성 필러를 포함하고,
    상기 제3 몰딩부는 상기 몰딩 구조체와 다른 함량의 전도성 필러를 포함하는 반도체 패키지의 제조 방법.
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US16/052,117 US10847473B2 (en) 2017-10-24 2018-08-01 Printed circuit boards with anti-warping molding portions and related semiconductor packages and methods of fabricating
JP2018170401A JP7268982B2 (ja) 2017-10-24 2018-09-12 プリント基板、半導体パッケージ及び半導体パッケージの製造方法
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115083928B (zh) * 2022-07-20 2022-11-08 威海艾迪科电子科技股份有限公司 一种半导体封装构件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247339A (ja) 2012-05-29 2013-12-09 Tdk Corp 電子部品モジュールの製造方法
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
WO2017111956A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with electromagnetic interference shielding
CN206558489U (zh) * 2016-12-09 2017-10-13 艾马克科技公司 半导体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032223A (ja) * 1996-07-15 1998-02-03 Mitsubishi Electric Corp 半導体装置
JP2001015646A (ja) 1999-06-30 2001-01-19 Mitsumi Electric Co Ltd Ｉｃパッケージの基板
US7148126B2 (en) 2002-06-25 2006-12-12 Sanken Electric Co., Ltd. Semiconductor device manufacturing method and ring-shaped reinforcing member
KR100555507B1 (ko) 2003-07-16 2006-03-03 삼성전자주식회사 칩스케일패키지 제조를 위한 박형 인쇄회로기판
JP2005191051A (ja) 2003-12-24 2005-07-14 Sharp Corp 電子部品の製造方法および電子機器
US7288431B2 (en) * 2004-09-02 2007-10-30 Micron Technology, Inc. Molded stiffener for thin substrates
CN1755929B (zh) 2004-09-28 2010-08-18 飞思卡尔半导体（中国）有限公司 形成半导体封装及其结构的方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
KR100656476B1 (ko) * 2005-12-14 2006-12-11 삼성전자주식회사 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
TWI573201B (zh) * 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
JP2012094562A (ja) 2010-10-22 2012-05-17 Fuji Electric Co Ltd 半導体装置の製造方法
KR20150042043A (ko) 2013-10-10 2015-04-20 삼성전기주식회사 반도체 패키지용 프레임 보강재 및 그를 이용한 반도체 패키지의 제조방법
JP2016111026A (ja) 2014-12-01 2016-06-20 株式会社東芝 電子機器
JP6091019B2 (ja) * 2015-02-02 2017-03-08 田中貴金属工業株式会社 熱伝導性導電性接着剤組成物
US9899239B2 (en) 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
WO2017145331A1 (ja) 2016-02-25 2017-08-31 三菱電機株式会社 半導体パッケージ、及びモジュール
KR101832219B1 (ko) 2016-06-07 2018-02-28 포항공과대학교 산학협력단 광음향을 이용한 지방 분해 모니터링 시스템 및 방법
TWI618206B (zh) * 2017-06-09 2018-03-11 恆勁科技股份有限公司 半導體封裝結構及其製作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247339A (ja) 2012-05-29 2013-12-09 Tdk Corp 電子部品モジュールの製造方法
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
WO2017111956A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with electromagnetic interference shielding
CN206558489U (zh) * 2016-12-09 2017-10-13 艾马克科技公司 半导体装置

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