CN116631883A - 封装基板及其制作方法、芯片及其制作方法 - Google Patents

封装基板及其制作方法、芯片及其制作方法 Download PDF

Info

Publication number
CN116631883A
CN116631883A CN202310635617.XA CN202310635617A CN116631883A CN 116631883 A CN116631883 A CN 116631883A CN 202310635617 A CN202310635617 A CN 202310635617A CN 116631883 A CN116631883 A CN 116631883A
Authority
CN
China
Prior art keywords
layer
substrate
packaging
manufacturing
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310635617.XA
Other languages
English (en)
Other versions
CN116631883B (zh
Inventor
赵玲玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Xingdesen Electronic Technology Co ltd
Original Assignee
Suzhou Xingdesen Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Xingdesen Electronic Technology Co ltd filed Critical Suzhou Xingdesen Electronic Technology Co ltd
Priority to CN202310635617.XA priority Critical patent/CN116631883B/zh
Publication of CN116631883A publication Critical patent/CN116631883A/zh
Application granted granted Critical
Publication of CN116631883B publication Critical patent/CN116631883B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明涉及一种封装基板及其制作方法、芯片及其制作方法。一种封装基板的制作方法，包括如下步骤：提供可分离载体，可分离载体包括基板，基板的至少一个表面上设置有剥离层，剥离层远离基板的表面上设置有导电层；在可分离载体的导电层上形成多层板，多层板包括层叠于可分离载体上的至少一层导电层，相邻两层导电层之间设置有介电层，且相邻两层导电层经过盲孔填孔处理后导通；以及将可分离载体的剥离层与可分离载体的导电层分离，得到封装基板。封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。

Description

封装基板及其制作方法、芯片及其制作方法
技术领域
本发明涉及集成电路技术领域，特别是涉及一种封装基板及其制作方法、芯片及其制作方法。
背景技术
随着线路板行业迅速发展，电子通讯设备、电子计算机、家用电器等电子产品产量的持续增长为线路板行业的快速增长提供了强劲动力，此外，5G发放将引发大规模电信投资，并带动对服务器、存储、网络设备的大量需求，封装基板作为基础的电子元件，而封装基板线宽/间距、盲孔孔径的微小化、薄介质高阶层化，是HDI高集成化未来发展的趋势。
传统的盲孔填孔工艺的填孔电镀过程中，电镀药水中各成分相互作用，盲孔底部的镀铜增长较快，而表面上铜则增长较慢。随着电镀厚度增加，趋势填平状态，此时存在一定凹陷；随着电镀厚度继续增加，处于填平状态，此时盲孔表面平整；随着电镀厚度继续增加，此时盲孔表面凸起。因此，采用传统的盲孔填孔工艺会存在一定的填孔凹陷或者凸起。按照不同的孔径孔深设计，通常仅可以满足±10μm、+8/-3μm等要求(+表示凸起高度，-表示凹陷高度)。随着多形式的封装工艺要求，对凹陷和凸起的要求越来越高，比如金球超声波焊接工艺，如果凹陷和凸起超过3μm，则会发生焊接不牢固，焊点断裂失效，这样造成填孔的封装基板在做完封装以后的产品在测试时良品率非常低，进而影响了封装基板的功能性和可靠性，导致封装不良。
此行业中为解决上述填孔凹陷或凸起的问题，通常通过优化孔型、孔径比或者优化电镀药水配方等方式，但这些方式只能优化降低凹陷或凸起的高度，但不能完全做到不凸不凹。
发明内容
基于此，有必要针对如何彻底杜绝填孔凹陷或凸起带来的封装不良的问题，提供一种封装基板及其制作方法、芯片及其制作方法。
一种封装基板的制作方法，包括如下步骤：
提供可分离载体，所述可分离载体包括基板，所述基板的至少一个表面上设置有剥离层，所述剥离层远离所述基板的表面上设置有导电层；
在所述可分离载体的导电层上形成多层板，所述多层板包括层叠于所述可分离载体上的至少一层导电层，相邻两层所述导电层之间设置有介电层，且相邻两层所述导电层经过盲孔填孔处理后导通；以及
将所述可分离载体的剥离层与所述可分离载体的导电层分离，得到封装基板。
应用本发明技术方案的封装基板的制作方法制作得到封装基板，封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
在一个可行的实现方式中，所述可分离载体采用如下方法制作得到：
在所述基板的至少一个表面上形成剥离层；以及
在所述剥离层远离所述基板的表面上形成导电层。
在一个可行的实现方式中，将所述可分离载体的剥离层与所述可分离载体的导电层分离的操作为：采用外力、烘烤或者UV光照的方式将所述可分离载体的剥离层与所述可分离载体的导电层分离。
在一个可行的实现方式中，所述剥离层的厚度为1nm～50μm。
在一个可行的实现方式中，所述基板的材质选自金属、树脂与多种材质形成的复合材质中的至少一种；所述基板的厚度为50μm～1mm。
在一个可行的实现方式中，所述导电层为铜层或者铝层。
在一个可行的实现方式中，所述介电层的材质选自PP、ABF与粘接胶中的至少一种。
一种封装基板，采用上述任一的封装基板的制作方法制作得到。
应用本发明技术方案的封装基板，由于封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
一种芯片，包括采用上述任一的封装基板的制作方法制作得到的封装基板、晶片和封装层，所述晶片位于所述封装基板与所述封装层之间，且所述晶片固定于所述封装基板的剥离面上。
应用本发明技术方案的芯片，由于封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
一种芯片的制作方法，包括如下步骤：
提供封装基板，所述封装基板采用上述任一的封装基板的制作方法制作得到；
将晶片固定于所述封装基板的剥离面；以及
在所述晶片上形成封装层，得到芯片。
应用本发明技术方案的芯片的制作方法制作得到芯片，其中封装基板的剥离面为光滑的平面，此剥离面与晶片及封装层能够充分接触，因此能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
附图说明
图1为本发明一实施方式的封装基板的制作方法的流程图；
图2为本发明一实施方式的封装基板的制作过程中可分离载体的示意图；
图3为本发明一实施方式的封装基板的制作过程中在可分离载体的第一导电层上形成第一介电层和第二导电层后的示意图；
图4为本发明一实施方式的封装基板的制作过程中对第一介电层和第二导电层进行激光钻盲孔和电镀填孔处理后的示意图；
图5为本发明一实施方式的封装基板的制作过程中在第二导电层上形成第二介电层和第三导电层后的示意图；
图6为本发明一实施方式的封装基板的制作过程中对第二介电层和第三导电层进行激光钻盲孔和电镀填孔处理后的示意图；
图7为本发明一实施方式的封装基板的示意图；
图8为本发明一实施方式的芯片的示意图；
图9为本发明一实施方式的芯片的制作方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参见图1，本发明一实施方式的封装基板的制作方法，包括如下步骤：
S10、提供可分离载体，可分离载体包括基板，基板的至少一个表面上设置有剥离层，剥离层远离基板的表面上设置有导电层。
请一并参见图2，一实施方式的可分离载体包括依次层叠的基板110、剥离层120和第一导电层130。其中，基板110包括相对的第一表面111和第二表面112。基板110为其他各层提供支撑。
其中，剥离层120为临时键合，后续经过处理后可分离，在后续剥离时，该剥离层120优先黏附在基板110上。本发明的封装基板的制作方法中，对剥离层120的材质不做限制。剥离层120的材质满足与第一导电层120的结合力较小，易于分离即可。剥离层120的材质可以为有机物、无机物或者有机物与无机物的混合材质。
需要说明的是，本发明的封装基板的制作方法中，还可以在基板的两个表面上形成剥离层，当在基板的两个表面上均形成剥离层时，能够便于后续在基板的两侧同时制作多层板。
在一个可行的实现方式中，可分离载体采用如下方法制作得到：
S11、在基板的至少一个表面上形成剥离层；
S12、在剥离层远离基板的表面上形成导电层。
上述可分离载体的制作方法中，可以根据剥离层120的材质选择合适的方法在基板110的第一表面111上形成剥离层120，例如采用涂覆、浸泡等方式形成剥离层120。
在一个可行的实现方式中，基板110的材质选自金属、树脂与多种材质形成的复合材质中的至少一种；基板110的厚度为50μm～1mm。。其中，金属例如可以为铜、铁、铝或者不锈钢等，树脂例如可以为环氧树脂、酚醛树脂、BT树脂或者ABS树脂等具有一定硬度的树脂，多种材质形成的复合材质可以为CCL(Copper Clad Laminate，覆铜板)、FCCL(FlexibleCopper Clad Laminate，挠性覆铜板)或者复合板等材质。
在一个可行的实现方式中，剥离层120的厚度为1nm～50μm。
S20、在可分离载体的导电层上形成多层板，多层板包括层叠于可分离载体上的至少一层导电层，相邻两层导电层之间设置有介电层，且相邻两层导电层经过盲孔填孔处理后导通。
在一个可行的实现方式中，导电层为铜层或者铝层。需要说明的是，导电层的材质不限于此，还可以为其他能够导电的材质。
在一个可行的实现方式中，介电层的材质选自PP、ABF与粘接胶中的至少一种。需要说明的是，介电层的材质不限于此，还可以为其他能够起到绝缘粘接作用的材质。
请一并参见图3～图6，一实施方式的在可分离载体的导电层上形成多层板的操作为：
在第一导电层130上依次形成第一介电层141和第二导电层142，如图3所示；
对第一介电层141和第二导电层142进行激光钻盲孔和电镀填孔处理，使第一导电层130与第二导电层142导通，此时，第二导电层142远离第一介电层141的表面存在盲孔凹陷1421，如图4所示；
在第二导电层142上依次形成第二介电层143和第三导电层144，如图5所示；
对第二介电层143和第三导电层144进行激光钻盲孔和电镀填孔处理，使第二导电层142和第三导电层144导通，此时，第三导电层144远离第二介电层143的表面存在盲孔凹陷1441，如图6所示。
上述操作中，填孔工艺只需按照常规基板的填孔工艺即可，即第二导电层142远离第一介电层141的表面或者第三导电层144远离第二介电层143的表面会存在一定的盲孔凹陷或者凸起，可以按照常规管控要求±10μm等要求(+表示凸起高度，-表示凹陷高度)。此外，电镀后，如需要制作导电层图形，则增加线路流程即可。
可以理解的是，步骤S20中，在可分离载体的导电层上形成多层板的操作不限于上述操作，还可以采用其他本领域常用手段在可分离载体的导电层上形成多层板。此外，多层板中导电层和介电层的层数均不限于此。
S30、将可分离载体的剥离层与可分离载体的导电层分离，得到封装基板。
请一并参见图7，封装基板200的剥离面210为光滑的平面，可作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题。其中，封装基板200的剥离面210即第一导电层130与剥离层120的接触面剥离后的表面。
在一个可行的实现方式中，将可分离载体的剥离层与可分离载体的导电层分离的操作为：采用外力、烘烤或者UV光照的方式将可分离载体的剥离层与可分离载体的导电层分离。可以根据剥离层的材质选择合适的分离方式。
应用本发明技术方案的封装基板的制作方法制作得到封装基板，封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
进一步地，将本发明技术方案的封装基板的制作方法制作得到封装基板应用于金球超声波焊接工艺时，由于封装基板的表面不存在凹陷或凸起，因而金球的直径可以进一步缩小，降低了工艺成本；同时，封装金球的焊接点不受盲孔的设计位置局限，I/O数进一步增多，能够实现多密度封装；此外，应用本发明技术方案的封装基板的制作方法，基板厂无需更严格的盲孔填孔制程管控或者更先进的药水，因而能够降低基板厂的制作成本。
请参见图7，一实施方式的封装基板200，采用上述任一的封装基板的制作方法制作得到。
上述实施方式的封装基板200包括依次层叠的第一导电层130、第一介电层141、第二导电层142、第二介电层143和第三导电层144，其中，封装基板200的剥离面210为光滑的平面，可作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题。
应用本发明技术方案的封装基板，由于封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
请参见图8，本发明一实施方式的芯片300包括上述任一的封装基板的制作方法制作得到的封装基板200、晶片310和封装层320，晶片310位于封装基板与封装层320之间，且晶片固定于封装基板200的剥离面210上。
其中，封装层320的形式不限，可以为本领域可应用的任意封装层。
应用本发明技术方案的芯片，由于封装基板的剥离面为光滑的平面，将此剥离面作为后续封装时的使用面，能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
请参见图9，本发明一实施方式的芯片的制作方法，包括如下步骤：
S100、提供封装基板，封装基板采用上述任一的封装基板的制作方法制作得到。
S200、将晶片固定于封装基板的剥离面。
请一并参见图8，将封装基板200的剥离面210作为封装面，可以采用本领域常用手段将晶片310固定于封装基板200的剥离面210。
S300、在晶片上形成封装层，得到芯片。
可以采用本领域常用手段在晶片310上形成封装层320，封装层320将晶片310封装于封装基板200上。
应用本发明技术方案的芯片的制作方法制作得到芯片，其中封装基板的剥离面为光滑的平面，此剥离面与晶片及封装层能够充分接触，因此能够彻底杜绝填孔凹陷或凸起带来的焊接不牢固导致的封装不良的问题，有利于推动封装工艺进一步发展。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种封装基板的制作方法，其特征在于，包括如下步骤：
提供可分离载体，所述可分离载体包括基板，所述基板的至少一个表面上设置有剥离层，所述剥离层远离所述基板的表面上设置有导电层；
在所述可分离载体的导电层上形成多层板，所述多层板包括层叠于所述可分离载体上的至少一层导电层，相邻两层所述导电层之间设置有介电层，且相邻两层所述导电层经过盲孔填孔处理后导通；以及
将所述可分离载体的剥离层与所述可分离载体的导电层分离，得到封装基板。
2.根据权利要求1所述的封装基板的制作方法，其特征在于，所述可分离载体采用如下方法制作得到：
在所述基板的至少一个表面上形成剥离层；以及
在所述剥离层远离所述基板的表面上形成导电层。
3.根据权利要求1所述的封装基板的制作方法，其特征在于，将所述可分离载体的剥离层与所述可分离载体的导电层分离的操作为：采用外力、烘烤或者UV光照的方式将所述可分离载体的剥离层与所述可分离载体的导电层分离。
4.根据权利要求1或2所述的封装基板的制作方法，其特征在于，所述剥离层的厚度为1nm～50μm。
5.根据权利要求1或2所述的封装基板的制作方法，其特征在于，所述基板的材质选自金属、树脂与多种材质形成的复合材质中的至少一种；所述基板的厚度为50μm～1mm。
6.根据权利要求1所述的封装基板的制作方法，其特征在于，所述导电层为铜层或者铝层。
7.根据权利要求1所述的封装基板的制作方法，其特征在于，所述介电层的材质选自PP、ABF与粘接胶中的至少一种。
8.一种封装基板，其特征在于，采用权利要求1～7中任一项所述的封装基板的制作方法制作得到。
9.一种芯片，其特征在于，包括采用权利要求1～7中任一项所述的封装基板的制作方法制作得到的封装基板、晶片和封装层，所述晶片位于所述封装基板与所述封装层之间，且所述晶片固定于所述封装基板的剥离面上。
10.一种芯片的制作方法，其特征在于，包括如下步骤：
提供封装基板，所述封装基板采用权利要求1～7中任一项所述的封装基板的制作方法制作得到；
将晶片固定于所述封装基板的剥离面；以及
在所述晶片上形成封装层，得到芯片。
CN202310635617.XA 2023-05-31 2023-05-31 封装基板及其制作方法、芯片及其制作方法 Active CN116631883B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310635617.XA CN116631883B (zh) 2023-05-31 2023-05-31 封装基板及其制作方法、芯片及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310635617.XA CN116631883B (zh) 2023-05-31 2023-05-31 封装基板及其制作方法、芯片及其制作方法

Publications (2)

Publication Number Publication Date
CN116631883A true CN116631883A (zh) 2023-08-22
CN116631883B CN116631883B (zh) 2024-04-16

Family

ID=87641533

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310635617.XA Active CN116631883B (zh) 2023-05-31 2023-05-31 封装基板及其制作方法、芯片及其制作方法

Country Status (1)

Country Link
CN (1) CN116631883B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140198A (zh) * 2014-05-29 2015-12-09 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
CN106816388A (zh) * 2015-12-02 2017-06-09 南茂科技股份有限公司 半导体封装结构及其制作方法
CN108269766A (zh) * 2017-12-20 2018-07-10 深南电路股份有限公司 一种超薄封装基板结构及其加工制作方法
CN108604582A (zh) * 2015-11-06 2018-09-28 苹果公司 承载超薄衬底
CN109243980A (zh) * 2017-07-10 2019-01-18 华为技术有限公司 一种封装基板的制作方法及封装基板
CN116169029A (zh) * 2023-01-09 2023-05-26 广州广芯封装基板有限公司 一种封装基板及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140198A (zh) * 2014-05-29 2015-12-09 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
CN108604582A (zh) * 2015-11-06 2018-09-28 苹果公司 承载超薄衬底
CN106816388A (zh) * 2015-12-02 2017-06-09 南茂科技股份有限公司 半导体封装结构及其制作方法
CN109243980A (zh) * 2017-07-10 2019-01-18 华为技术有限公司 一种封装基板的制作方法及封装基板
CN108269766A (zh) * 2017-12-20 2018-07-10 深南电路股份有限公司 一种超薄封装基板结构及其加工制作方法
CN116169029A (zh) * 2023-01-09 2023-05-26 广州广芯封装基板有限公司 一种封装基板及其制备方法

Also Published As

Publication number Publication date
CN116631883B (zh) 2024-04-16

Similar Documents

Publication Publication Date Title
US8445790B2 (en) Coreless substrate having filled via pad and method of manufacturing the same
KR20120010209A (ko) 다층배선기판 및 그의 제조방법
KR100298897B1 (ko) 인쇄회로기판제조방법
US20110079349A1 (en) Method of manufacturing printed circuit board
JP2016134624A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
KR100857165B1 (ko) 회로기판 제조방법
KR100690480B1 (ko) 접속 기판, 및 이 접속 기판을 이용한 다층 배선판과반도체 패키지용 기판 및 반도체 패키지, 및 이들의 제조방법
KR100633852B1 (ko) 캐비티가 형성된 기판 제조 방법
CN116646254A (zh) 具有高纵横比导通孔的封装载板及其加工方法
CN116631883B (zh) 封装基板及其制作方法、芯片及其制作方法
KR20120084752A (ko) 다층 연성기판의 금속층 구조 및 그 제조방법
KR101167422B1 (ko) 캐리어 부재 및 이를 이용한 인쇄회로기판의 제조방법
JP2011003562A (ja) プリント配線板とその製造方法
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR100525558B1 (ko) 연성인쇄회로기판 제조방법 및 그에 의해 제조된연성회로기판
KR100477258B1 (ko) 범프의 형성방법 및 이로부터 형성된 범프를 이용한인쇄회로기판의 제조방법
KR20210030733A (ko) 인쇄회로기판 및 이의 제조 방법
KR20030071391A (ko) 범프의 형성방법 및 이로부터 형성된 범프를 이용한인쇄회로기판의 제조방법
US11764344B2 (en) Package structure and manufacturing method thereof
KR101128584B1 (ko) 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판
TWI705747B (zh) 多層軟性電路板及其製造方法
US20240237221A9 (en) Method for manufacturing wiring substrate
US20240138071A1 (en) Method for manufacturing wiring substrate
KR20130067008A (ko) 인쇄회로기판 제조 방법
US20240234326A9 (en) Wiring substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant