KR20210030733A - 인쇄회로기판 및 이의 제조 방법 - Google Patents
인쇄회로기판 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20210030733A KR20210030733A KR1020190112251A KR20190112251A KR20210030733A KR 20210030733 A KR20210030733 A KR 20210030733A KR 1020190112251 A KR1020190112251 A KR 1020190112251A KR 20190112251 A KR20190112251 A KR 20190112251A KR 20210030733 A KR20210030733 A KR 20210030733A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating
- insulating layer
- disposed
- cavity
- printed circuit
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000011347 resin Substances 0.000 claims abstract description 27
- 229920005989 resin Polymers 0.000 claims abstract description 27
- 239000011810 insulating material Substances 0.000 claims description 41
- 239000003365 glass fiber Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 337
- 239000010949 copper Substances 0.000 description 21
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 18
- 239000010931 gold Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 13
- 238000012545 processing Methods 0.000 description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000013461 design Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 239000007769 metal material Substances 0.000 description 7
- 229920000139 polyethylene terephthalate Polymers 0.000 description 7
- 239000005020 polyethylene terephthalate Substances 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000000654 additive Substances 0.000 description 6
- 230000000996 additive effect Effects 0.000 description 6
- JNDMLEXHDPKVFC-UHFFFAOYSA-N aluminum;oxygen(2-);yttrium(3+) Chemical compound [O-2].[O-2].[O-2].[Al+3].[Y+3] JNDMLEXHDPKVFC-UHFFFAOYSA-N 0.000 description 6
- 238000012993 chemical processing Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 229910019901 yttrium aluminum garnet Inorganic materials 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- -1 polyethylene terephthalate Polymers 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005336 cracking Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 229920003023 plastic Polymers 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000005354 aluminosilicate glass Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 238000005553 drilling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002576 ketones Chemical class 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 238000003801 milling Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000004417 polycarbonate Substances 0.000 description 3
- 229920000515 polycarbonate Polymers 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- FZHAPNGMFPVSLP-UHFFFAOYSA-N silanamine Chemical compound [SiH3]N FZHAPNGMFPVSLP-UHFFFAOYSA-N 0.000 description 3
- 239000005361 soda-lime glass Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000005341 toughened glass Substances 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 229920002457 flexible plastic Polymers 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- KKEYFWRCBNTPAC-UHFFFAOYSA-L terephthalate(2-) Chemical compound [O-]C(=O)C1=CC=C(C([O-])=O)C=C1 KKEYFWRCBNTPAC-UHFFFAOYSA-L 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
- H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
실시 예에 따른 인쇄회로기판은 캐비티를 포함하는 제1 절연부; 상기 제1 절연부의 상면 위에 배치된 제2 절연부; 상기 제1 절연부의 하면 아래에 배치된 제3 절연부; 및 상기 캐비티 내에 배치된 전자 소자를 포함하고, 상기 캐비티는, 상기 제3 절연부와 마주보는 면의 제1 부분과, 상기 제1 부분과 반대되는 면의 제2 부분을 포함하고, 상기 제1 부분의 폭은, 상기 제2 부분의 폭보다 크다.
Description
실시 예는 인쇄회로기판에 관한 것으로, 특히 전자소자 내장형 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
수동소자와 능동소자가 인쇄회로기판의 표면을 공유하고 있는 종래의 인쇄회로기판과는 달리 임베디드(Embedded) 인쇄회로기판(Printed Circuit Board)은 저항이나 커패시터 등과 같은 소자가 기판에 내장되어 있어 인쇄회로기판의 표면에 여유공간을 확보할 수 있어 종래의 인쇄회로기판에 비하여 배선밀도를 높일 수 있어 더욱 컴팩트한 전자기기의 개발이 가능하게 된다.
또한, 이러한 임베디드 인쇄회로기판은 소자가 수직방향으로 연결되어 배선 길이가 크게 감소되어 고주파 신호를 사용하는 전자기기에서 기생효과(Parasitic Effect)에 의한 임피던스 발생 및 신호지연 등의 문제를 줄이는 효과가 있다.
이러한, 임베디드 인쇄회로기판의 핵심기술은, 기판 내부에 소자를 내장하는 기술과, 상기 내장되는 소자와 배선 회로를 정밀하게 연결하는 기술이다.
일반적으로, 임베디드 인쇄회로기판은 절연층을 형성한 후에 소자 실장 영역을 제거하는 캐비티 형성 공정을 진행한다. 그리고, 종래에서는 상기 형성된 캐비티 내에 소자를 실장시키고, 상기 소자가 실장된 절연층의 상부 및 하부에 각각 추가 절연층을 적층하는 공정을 진행하여 임베디드 인쇄회로기판을 제조한다.
실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 캐비티 내에 레진을 채우는 과정에서 발생하는 칩 쉬프트 현상을 최소화할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
실시 예에서는 비대칭 구조의 전자소자 내장형 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 기판의 두께를 줄이면서 디자인 자유도를 향상시킬 수 있는 전자소자 내장형 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 인쇄회로기판은 캐비티를 포함하는 제1 절연부; 상기 제1 절연부의 상면 위에 배치된 제2 절연부; 상기 제1 절연부의 하면 아래에 배치된 제3 절연부; 및 상기 캐비티 내에 배치된 전자 소자를 포함하고, 상기 캐비티는, 상기 제3 절연부와 마주보는 면의 제1 부분과, 상기 제1 부분과 반대되는 면의 제2 부분을 포함하고, 상기 제1 부분의 폭은, 상기 제2 부분의 폭보다 크다.
또한, 상기 제2 절연부는, 상기 캐비티 내에 배치되는 제1 파트와, 상기 제1 절연부 및 상기 제1 파트 위에 배치되는 제2 파트를 포함한다.
또한, 상기 제3 절연부는, 상기 제1 절연부의 하면 및 상기 제2 절연부의 상기 제1 파트의 하면 아래에 배치된다.
또한, 상기 제1 부분의 폭은, 상기 제2 부분의 폭의 1.5배 내지 2.5배 사이의 범위를 가진다.
또한, 상기 제1 절연부는, 적어도 하나의 제1 절연층; 상기 제1 절연층의 하부에 매립된 제1 회로 패턴; 상기 제1 절연층의 상면 위로 돌출된 제2 회로 패턴; 및 상기 제1 절연층 내에 배치되고, 상기 제1 및 제2 회로 패턴을 연결하는 제1 비아를 포함한다.
또한, 상기 제1 절연층은, 유리 섬유를 포함하는 프리프레그를 포함한다.
또한, 상기 제2 절연부는, 상기 캐비티의 내부 및 상기 제1 절연층 위에 배치되는 제2 절연층; 상기 제2 절연층의 상면 위에 배치된 제3 회로 패턴; 및 상기 제2 절연층 내에 배치되고, 상기 제2 및 제3 회로 패턴을 연결하는 제2 비아를 포함하며, 상기 제2 절연층은 상기 제1 절연층과 다른 절연물질을 포함한다.
또한, 상기 제2 절연층은, RCC(Resin Coated Cu)로 구성된다.
또한, 상기 제3 절연부는, 상기 제1 절연층 아래에 배치된 제3 절연층; 상기 제3 절연층 내에 배치된 제3 비아; 및 상기 제3 절연층의 하면 아래에 배치된 제4 회로 패턴;을 포함하고 상기 제3 절연층은, 상기 제1 및 제2 절연층과 다른 절연물질을 포함한다.
또한, 상기 제3 절연층은, ABF(Aginomoto Build-up Film) 또는 PID(Photo Imagable Dielectric)를 포함한다.
또한, 상기 제3 절연층은, 상기 제1 절연층 및 상기 제2 절연층의 각각의 두께보다 작은 두께를 가진다.
또한, 상기 제3 비아는, 상기 전자소자와 수직 방향으로 오버랩되고, 상기 전자 소자의 단자와 직접 연결되는 제 1 서브 제3 비아와, 상기 전자 소자와 수직 방향으로 오버랩되지 않는 위치에 배치되는 제2 서브 제3 비아를 포함하고, 상기 제1 서브 제3 비아는, 상기 제2 서브 제3 비아의 폭보다 작은 폭을 가진다.
또한, 상기 전자 소자는, 상기 캐비티 내에 상호 일정 간격 이격되어 배치되는 제1 및 제2 전자 소자를 포함한다.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 제1 절연부를 형성하는 단계; 상기 제1 절연부를 관통하는 캐비티를 형성하는 단계; 상기 제1 절연부의 일면에 필름층을 형성하는 단계; 상기 캐비티를 통해 노출된 상기 필름층 상에 전자 소자를 부착하는 단계; 상기 제1 절연부 상에 상기 캐비티를 채우는 제2 절연부를 형성하는 단계; 상기 필름층을 제거하는 단계; 및 상기 제1 절연부 및 상기 캐비티 내에 배치된 제2 절연부 아래에 제3 절연부를 형성하는 단계를 포함하고, 상기 캐비티는, 상기 필름층과 마주보는 면의 제1 부분과, 상기 제1 부분과 반대되는 면의 제2 부분을 포함하고, 상기 제1 부분의 폭은, 상기 제2 부분의 폭보다 크며, 상기 제2 절연부를 구성하는 절연물질은, 상기 캐비티의 상기 제2 부분을 통해 투입된다.
또한, 상기 제2 절연부는, 상기 캐비티 내에 배치되는 제1 파트와, 상기 제1 절연부 및 상기 제1 파트 위에 배치되는 제2 파트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면 및 상기 제2 절연부의 상기 제1 파트의 하면 아래에 배치된다.
또한, 상기 제1 부분의 폭은, 상기 제2 부분의 폭의 1.5배 내지 2.5배 사이의 범위를 가진다.
실시 예에 따르면, 인쇄회로기판은 전자소자가 배치되는 캐비티가 형성된 제1 절연부를 포함한다. 이때, 상기 캐비티는 중앙의 수평 라인을 중심으로 상하가 비대칭 구조를 가진다. 명확하게, 상기 캐비티는 상기 캐비티 내를 채우는 절연물질이 투입되는 일면(예를 들어, 상부)의 폭이 이의 반대면의 폭보다 크도록 한다. 이에 따르면, 상기 캐비티를 절연물질로 채울 시, 전자 소자의 양측의 가장자리부터 상기 절연물질이 채워질 수 있으며, 이에 따라 레진 흐름에 의하여 상기 전자 소자의 위치가 이동하는 현상을 방지할 수 있다. 다시 말해서, 실시 예에서는 상하부의 폭이 서로 다른 캐비티 내에 전자 소자를 배치한다. 그리고, 실시 예에서는 상대적으로 폭이 작은 부분에서 레진을 투입하여 상기 전자 소자를 매립하는 절연부를 형성한다. 이에 따르면, 전자소자의 쉬프트 방지를 통한 패드와 비아 홀 사이의 상호 접속도를 향상시킬 수 있으며, 연결 불량 최소화에 따른 공정 이슈 저하 및 수율을 확보하면서, 재품 신뢰성 및 내구성을 확보할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치되도록 한다. 이에 따르면, 상기 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치됨에 따라 종래 대비 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다. 또한, 상기 제1 절연부는 유리 섬유(Glass Fiber)를 포함하는 프리프레그를 사용하기 때문에 얇은 기판 제작시에 발생하는 패널 깨짐이나 휨 발생을 최소화할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 제1 절연부 아래에 제2 절연부가 배치된다. 이때, 상기 제2 절연부는 상기 제1 절연부와 직접 접촉하는 영역에는 필름 타입의 레진(예를 들어, ABF(Aginomoto Build-up Film)나 감광성 절연재료인 PID(Photo Imagable Dielectric))을 이용하여 절연층을 구성하도록 한다. 이에 따르면, 실시 예에서는 기존 대비 상기 제2 절연부의 절연층 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예에 따르면 상기 제1 절연부와 직접 접촉하는 영역 상의 제2 절연부를 필름 타입의 레진으로 형성함에 따라 스몰 비아(small via) 형성이 가능하며, 이에 따른 파인 패턴(fine pattern) 구현이 가능하다.
도 1a 및 도 1b는 비교 예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
도 2는 실시 예에 따른 인쇄회로기판의 구조를 설명하기 위한 도면이다.
도 3 내지 도 15는 도 2의 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 2는 실시 예에 따른 인쇄회로기판의 구조를 설명하기 위한 도면이다.
도 3 내지 도 15는 도 2의 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1a 및 도 1b는 비교 예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
도 1a 및 도 1b에 따른 인쇄회로기판은 제1 절연층(1), 제2 절연층(2), 회로 패턴(3) 및 비아(4)를 포함한다.
제1 절연층(1)과 제2 절연층(2)은 상호 적층 구조를 가지며, 전자 소자(6, 7)가 배치될 캐비티(Ca)를 포함한다.
그리고, 제1 절연층(1) 및 제2 절연층(2)의 표면 중 적어도 하나에는 회로 패턴(3)이 배치된다.
또한, 상기 제1 절연층(1) 및 제2 절연층(2) 내에는 서로 다른 층에 배치된 회로패턴을 전기적으로 연결하기 위한 비아(4)가 배치된다.
이때, 전자 소자 내장형 인쇄회로기판의 경우, 기판내부에 전자 소자를 삽입하기 위해, 상기 전자 소자(6, 7)가 삽입될 영역을 레이저로 가공하여 해당 영역을 제거하는 공정이 필요하다. 그리고, 이러한 공정을 캐비티 가공이라고 한다.
또한, 상기와 같이 제1 절연층(1) 및 제2 절연층(2)에 캐비티(Ca)가 형성되면, 상기 캐비티(Ca)의 일면을 막는 캐리어 필름(5)을 배치한다.
상기 캐리어 필름(5)은 상기 캐비티(Ca)의 일면을 폐쇄하여 상기 전자 소자(6, 7)가 상기 캐비티(Ca) 내에 고정 배치될 수 있도록 한다.
그리고, 상기 캐리어 필름(5)이 배치된 상태에서, 상기 캐비티(Ca)의 상부에 절연물질을 충진하여 상기 캐비티(Ca)를 절연물질로 채우는 공정을 진행한다.
이때, 도 1a에 따른 비교 예에서의 인쇄회로기판은 캐비티(Ca)의 양면을 중심으로 캐리어 필름(5)이 배치된 면의 폭이 이의 반대면의 폭보다 좁다. 다시 말해서, 캐비티(Ca) 내를 채우는 절연물질이 투입되는 부분의 폭이 이의 반대 부분의 폭보다 크다.
또한, 도 1b에 따른 비교 예에서의 캐비티(Ca)의 경우, 캐비티(Ca)는 상하부의 폭이 서로 동일한 대칭 구조를 가지고, 이에 따라 캐비티(Ca)의 내벽은 실질적으로 수직에 가까운 형상을 가지고 있다.
이때, 상기와 같은 도 1a 및 도 1b에서의 비교 예의 캐비티(Ca)의 경우, 상기 절연물질의 적층 과정에서 압력을 가할 시, 상기 캐비티(Ca)의 가장자리 영역보다 상기 전자 소자(6, 7)가 위치한 방향으로 보다 많은 양의 절연물질이 투입될 수 있고, 상기 절연물질의 흐름에 의해 상기 전자 소자(6, 7)가 처음 위치에서 중앙쪽으로 이동하는 쉬프트 문제가 발생하게 된다.
다시 말해서, 비교 예의 캐비티(Ca)는 절연 물질의 적층 시에, 상기 캐비티(Ca)가 가지는 형상의 특성에 의해, 중앙쪽보다 상기 전자 소자(6, 7)의 양쪽으로 많은 양의 레진 흐름이 발생하고, 상기 레진 흐름에 의해 상기 캐리어 필름(5)에 의해 고정된 전자 소자(6, 7)의 위치가 쉬프트되는 문제가 발생한다.
또한, 상기 전자 소자(6, 7)의 위치가 쉬프트되는 경우, 상기 전자 소자(6, 7)와 연결되는 패드나 비아의 정렬에 틀어짐이 발생하게 되며, 이에 따른 전기 접속 신뢰성에 치명적인 문제를 일으키게 된다.
도 2는 실시 예에 따른 인쇄회로기판의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 인쇄회로기판은 제1 절연부, 제2 절연부 및 제3 절연부를 포함할 수 있다. 제1 절연부는 중앙 절연층을 포함할 수 있고, 제2 절연부는 제1 절연부 위에 배치되는 상부 절연층을 포함할 수 있으며, 제3 절연부는 제1 절연부 아래에 배치되는 하부 절연층을 포함할 수 있다.
제1 절연부는 전자 소자(300a, 300b)가 내부에 매립되는 절연층을 포함한다. 이를 위해, 제1 절연부는 제1 절연층(110) 및 제2 절연층(125)을 포함할 수 있다. 그리고, 제1 절연층(110) 및 제2 절연층(125)에는 전자소자(300)가 배치되는 캐비티(C)가 형성될 수 있다. 이때, 제1 절연부는 코어 절연부라고도 할 수 있으며, 이에 따라 제1 절연층(110) 및 제2 절연층(125)은 코어 절연층이라 할 수 있다.
제1 절연층(110) 및 제2 절연층(125)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 적어도 하나의 회로 패턴을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판, 절연 기판을 모두 포함할 수 있다.
제1 절연층(110) 및 제2 절연층(125)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110) 및 제2 절연층(125)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
이때, 제1 절연층(110) 및 제2 절연층(125)의 표면에는 복수의 회로 패턴이 배치될 수 있다.
제1 절연층(110)의 하부에는 제1 회로 패턴(105)이 매립될 수 있다. 제1 절연층(110)의 상면 위에는 제2 회로 패턴(120)이 배치될 수 있다. 또한, 제2 절연층(125)의 상면 위에는 제3 회로 패턴(135)이 배치될 수 있다. 이때, 제1 절연층(110) 및 제2 절연층(125)을 하나의 절연층으로 보았을 때, 하부에 배치되는 회로 패턴은 절연층 내에 매립되어 배치되고, 상부에 배치되는 회로 패턴은 절연층 상에 돌출되어 배치된다. 즉, 도 1a 및 도 1b에서와 같이, 비교 예에서의 인쇄회로기판은 절연층을 중심으로 상부 및 하부에 배치되는 회로 패턴이 모두 절연층의 상면 및 하면으로부터 돌출되어 형성되었다. 이에 반하여, 실시 예에서는 제1 회로 패턴(105)이 상기 제1 절연층(110)의 하부에 매립될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층(110) 아래에 배치되는 절연층(추후 설명, 150)의 두께를 상기 제1 회로 패턴(105)의 두께만큼 줄일 수 있도록 한다.즉, 절연층은 기본적으로 회로 패턴을 덮으면서 배치되기 때문에 상기 회로 패턴의 두께가 기본 옵셋 두께로 결정된다. 반면, 실시 예에서는 상기 제1 회로 패턴(105)이 상기 제1 절연층(110) 하부에 매립 배치됨에 따라, 추후 상기 제1 절연층(110) 아래에 적층될 절연층의 두께를 종래 대비 12~18㎛ 정도 감소시킬 수 있다.
또한, 제1 회로 패턴(105), 제2 회로 패턴(120) 및 제3 회로 패턴(135)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(105), 제2 회로 패턴(120) 및 제3 회로 패턴(135)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 회로 패턴(105), 제2 회로 패턴(120) 및 제3 회로 패턴(135)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(105), 제2 회로 패턴(120) 및 제3 회로 패턴(135)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
제1 회로 패턴(105), 제2 회로 패턴(120) 및 제3 회로 패턴(135)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
제1 절연층(110) 내에는 제1 비아(115)가 형성된다. 그리고, 제2 절연층(125) 내에는 제2 비아(130)가 형성된다. 제1 비아(115) 및 제2 비아(130)는 서로 다른 층에 배치된 회로 패턴을 상호 전기적으로 연결한다. 제1 비아(115)는 제1 회로 패턴(105)과 제2 회로 패턴(120)을 전기적으로 연결할 수 있다. 또한, 제2 비아(130)는 제2 회로 패턴(120)과 제3 회로 패턴(135)을 전기적으로 연결할 수 있다.
제1 비아(115) 및 제2 비아(130)는 제1 절연층(110) 및 제2 절연층(125) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 제1 비아(115) 및 제2 비아(130)는 서로 다른 절연층의 표면에 배치되어 있는 회로 패턴을 상호 전기적으로 연결한다.
제1 비아(115) 및 제2 비아(130)는 제1 절연층(110) 및 제2 절연층(125) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 제1 비아(115) 및 제2 비아(130)를 형성할 수 있다. 제1 비아(115) 및 제2 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
제1 절연층(110) 및 제2 절연층(125)에 공통으로 형성된 캐비티(C)에는 전자소자(300a, 300b)가 내장될 수 있다. 즉, 캐비티(C) 내에는 상호 일정 간격 이격되며 제1 전자 소자(300a) 및 제2 전자 소자(300b)가 내장될 수 있다.
상기 전자소자(300a, 300b)는 칩과 같은 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 인쇄회로기판에 실장된다.
상기 전자소자(300a, 300b)는 인쇄회로기판이 적용되는 어플리케이션에 따라 달라질 수 있으며, 예를 들어, 스마트폰에 적용되는 낸드 플래쉬(nand flash) 메모리 제품에 적용될 경우, 전자소자(300a, 300b)는 제어소자 부품일 수 있다.
전자소자(300a, 300b)의 하면에는 각각 단자(310a, 310b)가 형성될 수 있다. 이때, 단자(310a, 310b)는 하면이 제1 절연층(110)의 하면과 동일 평면 상에 배치될 수 있다. 상기 단자(310a, 310b)는 하면이 제1 회로 패턴(105)의 하면과 동일 평면 상에 배치될 수 있다. 한편, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면과 동일 평면 상에 배치될 수 있다. 바람직하게, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면보다 낮게 배치될 수 있다. 즉, 상기 캐비티(C)는 전자소자(300a, 300b)의 두께와 동일할 수 있으며, 신뢰성 향상을 위해 상기 전자소자(300a, 300b)의 두께보다 큰 두께를 가질 수 있다. 바람직하게, 캐비티(C)는 전자소자(300a, 300b)의 두께보다 10㎛ 정도 큰 두께를 가질 수 있다. 따라서, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면보다 낮게 위치할 수 있다. 또한, 캐비티(C)의 폭은 전자소자(300a, 300b)의 안정적인 배치를 위해, 전자소자(300a, 300b)가 가지는 총 폭보다 큰 폭을 가질 수 있다.
여기에서, 상기 제1 절연부는 기존 구조와 비교하여, 제1 회로 패턴(105)이 제1 절연층(110)의 하면으로 돌출된 구조가 아닌, 상기 제1 절연층(110)의 하부에 매립된 구조를 가지도록 한다. 이는, 일반적인 인쇄회로기판의 제조 공정이 아닌 실시 예에서의 차별화된 제조 공정에 의해 달성될 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
실시 예에 따르면, 인쇄회로기판은 전자소자가 배치되는 캐비티가 형성된 제1 절연부를 포함한다. 그리고, 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치되도록 한다. 이에 따르면, 상기 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치됨에 따라 종래 대비 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다. 또한, 상기 제1 절연부는 유리 섬유(Glass Fiber)를 포함하는 프리프레그를 사용하기 때문에 얇은 기판 제작시에 발생하는 패널 깨짐이나 휨 발생을 최소화할 수 있다.
한편, 상기와 같이 실시 예에서의 캐비티(C)는 상부폭이 하부폭보다 작을 수 있다. 바람직하게, 캐비티(C)를 채우는 절연물질이 적층되는 부분의 폭이 이의 반대부분의 폭보다 작을 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
제1 절연부 상에는 제2 절연부가 배치되고, 제1 절연부 아래에는 제3 절연부가 배치될 수 있다. 이때, 일 실시 예에서의 제2 절연부는 단일 절연층으로 구성될 수 있고, 제3 절연부는 복수 개의 절연층으로 구성될 수 있다.
이때, 제2 절연부를 구성하는 절연층과, 제3 절연부를 구성하는 일부 절연층, 그리고 제1 절연부를 구성하는 절연층은 모두 다른 절연물질로 구성될 수 있다. 즉, 상기와 같이 제1 절연부의 제1 절연층(110) 및 제2 절연층(125)은 유리 섬유를 포함하는 프리프레그로 형성될 수 있다.
이와 다르게, 제2 절연부를 구성하는 제3 절연층(140)은 RCC(Resin Coated Cu)로 구성될 수 있다. 이때, 제3 절연층(140)은 제2 절연층(125) 상에 배치되면서, 상기 제2 절연층(125) 및 제1 절연층(110)에 형성된 캐비티(C) 내에도 배치된다. 즉, 제3 절연층(140)은 상기 캐비티(C)를 채우면서, 상기 제2 절연층(125) 상에 일정 두께를 가지고 배치될 수 있다.
여기에서, 상기 제3 절연층(140)이 상기 캐비티(C)를 채우면서, 상기 제2 절연층(125)에 배치된다는 의미는, 상기 제1 절연부를 중심으로, 하부에 배치된 제3 절연부보다 상기 제2 절연부가 먼저 적층되었음을 의미한다.
다시 말해서, 상기 캐비티(C) 내의 절연물질의 적층은, 상기 제2 절연부가 위치한 방향에서 이루어졌음을 의미한다.
이때, 상기 캐비티(C)는 상기 제2 절연부를 향하는 부분의 폭이 상기 제3 절연부를 향하는 부분의 폭보다 작다. 다시 말해서, 상기 캐비티(C)의 상부는 제1 폭(W1)을 가지고, 상기 캐비티(C)의 하부는 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
상기와 같이, 실시 예에서는 캐비티(C)의 상부의 폭이 하부의 폭보다 작도록하고, 그에 따라 상기 폭이 작은 상부에서 상기 캐비티(C) 내를 채우는 제2 절연부를 적층하도록 한다. 이에 따르면, 상기 캐비티(C)의 상부의 공간보다 하부의 공간이 상대적으로 크고, 이에 따라 상기 캐비티(C)의 가장자리 영역에서부터 천천히 상기 제2 절연부를 구성하는 절연물질이 채워지게 되며, 이에 따라 레진 흐름에 의해 상기 전자 소자(300a, 300b)가 중앙쪽으로 이동하는 것을 방지할 수 있다.
이때, 상기 제2 폭(W2)은 상기 제1 폭(W1)의 1.5배 내지 2.5배 사이의 범위를 가지도록 한다. 상기 제2 폭(W2)이 상기 제1 폭(W1)의 1.5배보다 작은 경우, 캐비티(C)의 가장자리 영역으로 상기 레진의 흐름 방향을 형성할 수 없으며, 이에 따른 전자 소자의 쉬프트가 발생하는 문제가 발생하 수 있다. 또한, 상기 제2 폭(W2)이 제1 폭(W1)의 2.5배보다 크면, 상기 캐비티(C)의 면적이 증가하게 되며, 이에 따라 상기 캐비티(C) 내를 채우기 위한 절연물질의 낭비가 발생할 수 있다. 또한, 또한, 상기 제2 폭(W2)이 제1 폭(W1)의 2.5배보다 크면, 아래에 설명하는 바와 같은 상기 제3 절연층(140)의 상면에 굴곡이 발생할 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다.
또한, 상기와 같이 제3 절연층(140)은 상기 캐비티(C)를 안정적으로 채우면서, 균일한 두께를 가지고 상기 제2 절연층(125) 상에 배치되어야 한다. 이때, 상기 캐비티(C)의 면적에 따라 상기 제3 절연층(140)의 상면에 일정 굴곡이 형성될 수 있다. 이는, 캐비티(C)가 존재하는 영역과 그 이외의 영역에서의 제3 절연층(140)의 두께가 서로 다르기 때문이다. 이에 따라 실시 예에서는 상기 제3 절연층(140)을 상기와 같은 RCC 타입으로 형성하여, 상기와 같은 문제를 해결하면서, 신뢰성 있는 기판을 제조할 수 있도록 한다.
제3 절연층(140)의 상면에는 제4 회로 패턴(145)이 배치될 수 있다. 또한, 제3 절연층(140)에는 상기 제3 절연층(140)을 관통하면서 제3 비아가 배치될 수 있다. 제3 비아는 제2 절연층(125) 상에 배치된 제3 회로 패턴(135)과 상기 제3 절연층(140) 상에 배치된 제4 회로 패턴(145)을 전기적으로 연결할 수 있다.
또한, 상기 제3 절연층(140) 상에는 제1 외부 절연층(170)이 배치될 수 있다. 그리고, 상기 제1 외부 절연층(170)의 상면에는 제1 외부 회로패턴(175)이 배치될 수 있고, 상기 제1 외부 절연층(170) 내에는 비아(180)가 배치될 수 있다.
한편, 제1 절연부 아래에는 제3 절연부가 배치된다. 제3 절연부는 제2 절연부와는 다르게 복수의 절연층 구조를 가진다. 이에 따라, 실시 예에서는 전자소자(300a, 300b)가 배치되는 제1 절연부를 중심으로 대칭 구조를 가질 수 있고, 이와 다르게 비대칭 구조를 가질 수도 있다.
제3 절연부는 제1 절연층(110) 아래에 배치된 제4 절연층(150)과, 제4 절연층(150) 아래에 배치된 제2 외부 절연층(170)을 포함할 수 있다.
이때, 상기 제4 절연층(150) 및 제2 외부 절연층(170)은 서로 동일한 절연물질로 형성될 수 있고, 이와 다르게 서로 다른 절연 물질로 형성될 수 있다.
바람직하게, 제4 절연층(150)은 상기 제2 외부 절연층(170)과는 다른 절연물질로 형성될 수 있다.
제2 외부 절연층(170)은 상기 제1 절연층(110) 및 제2 절연층(125)가 동일한 절연 물질로 형성될 수 있다.
상기 제2 외부 절연층(170)은 유리 섬유 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제2 외부 절연층(170)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
그리고, 제4 절연층(150)은 필름 타입의 레진으로 형성될 수 있다. 바람직하게, 제4 절연층(150)은 필름 타입의 프리프레그로 형성될 수 있다. 바람직하게, 제4 절연층(150)은 ABF(Aginomoto Build-up Film) 또는 감광성 절연재료인 PID(Photo Imagable Dielectric)로 형성될 수 있다.
제4 절연층(150)은 일정 두께를 가지고 상기 제1 절연층(110) 아래에 배치된다. 이때, 제1 절연층(110)에는 하면을 통해 돌출된 회로 패턴이 존재하지 않는다. 즉, 제1 회로 패턴(105)은 상기 제1 절연층(110)의 하부에 매립되어 형성된다. 따라서, 상기 제4 절연층(150)은 회로 패턴의 두께를 고려하지 않고 형성할 수 있다. 즉, 일반적인 절연층은 회로 패턴을 덮으면서 안정적인 층간 절연을 위해 배치되며, 이를 위해 회로 패턴의 두께를 기준으로 최종 두께가 결정될 수 있다. 예를 들어, 제3 절연층(140)의 경우, 상기 제2 절연층(125) 상에 배치된 제3 회로 패턴(135)의 두께를 고려하여 두께가 결정되어야 한다. 즉, 제3 회로 패턴(135)의 두께가 12㎛일 경우, 상기 제3 절연층(140)의 두께는 20㎛일 수 있다. 또한, 제3 절연층(140)의 두께가 10㎛일 경우, 상기 제3 절연층(140)의 두께는 15㎛일 수 있다. 반면, 제4 절연층(150)은 회로 패턴의 두께를 고려하지 않고 형성될 수 있으며, 이에 따라 10㎛ 정도의 얇은 두께로도 형성이 가능하다.
즉, 제4 절연층(150)의 두께는 제1 절연층(110), 제2 절연층(125), 제3 절연층(140), 제1 외부 절연층(170), 제2 외부 절연층(170)이 가지는 각각이 두께보다 작다.
제4 절연층(150)의 하면에는 제5 회로 패턴(160)이 배치될 수 있다. 또한, 제4 절연층(150) 내에는 제4 비아(155a) 및 제5 비아(155b)를 포함할 수 있다.
이때, 제4 절연층(150)의 하면에 형성된 제5 회로 패턴(160)은 다른 회로 패턴과는 다른 선폭을 가질 수 있다. 바람직하게, 제5 회로 패턴(160)은 다른 층에 배치된 회로 패턴들보다 작은 선폭을 가질 수 있다. 또한, 제5 회로 패턴(160)은 다른 층에 배치된 회로 패턴들보다 피치가 작을 수 있다. 이는, 상기 제5 절연층(165)이 가지는 물성에 의해 달성될 수 있다.
한편, 제4 절연층(150)에는 제4 비아(155a) 및 제5 비아(155b)가 형성된다. 제4 비아(155a)는 전자소자(300)의 단자(310)와 직접 연결되는 비아이고, 제5 절연층(165)는 제1 회로 패턴(105)과 연결되는 비아이다. 바람직하게, 제4 비아(155a)는 수직 방향으로 전자소자(300a, 300b)와 오버랩될 수 있고, 제5 비아(155b)는 수직 방향으로 전자소자(300)와 오버랩되지 않을 수 있다. 그리고, 제4비아(155a) 및 제5 비아(155b)는 서로 다른 폭을 가질 수 있다. 즉, 제4 절연층(150)에 형성되는 비아의 폭은 다른 층에 형성되는 비아보다 작게 형성될 수 있다. 이때, 상기 제4 절연층(150)에 배치되는 모든 비아를 스몰 비아로 형성하는 경우, 다른 층에 배치된 비아와의 정렬에 문제가 발생할 수 있다. 이와 다르게 상기 제4 절연층(150)에 배치되는 모든 비아를 다른 층에 배치되는 비아와 동일 폭으로 형성하는 경우, 상기 전자소자(300)의 단자(310a, 310b)와 연결되는 비아에서의 신뢰성이 떨어질 수 있다. 이에 따라, 실시 예에서는 동일 층 내에 배치되는 제4 비아(155a) 및 제5 비아(155b)를 각각의 기능에 따라 서로 다른 폭으로 형성하도록 한다. 즉, 제5 비아(155b)는 다른 층의 비아들과 연결됨에 따라, 상기 다른 층의 비아들과 동일한 폭을 가지도록 할 수 있다. 이에 따라, 제5 비아(155b)는 최소 폭이 40㎛을 가질 수 있다. 바람직하게, 제5 비아(155b)는 40㎛ 내지 100㎛ 사이의 폭을 가질 수 있다.
한편, 제4 비아(155a)는 전자소자(300a, 300b)의 단자(310a, 310b)와 직접 연결됨에 따라 스몰 비아로 형성되도록 한다. 바람직하게, 제4 비아(155a)는 제5 비아(155b)보다 작은 폭을 가지도록 한다. 예를 들어, 제4 비아(155a)는 10㎛ 내지 35㎛의 폭을 가질 수 있다. 예를 들어, 제4 비아(155a)는 20㎛ 내지 25㎛의 폭을 가질 수 있다.
제1 및 제2 외부 절연층(170) 상에는 보호층(190)이 배치될 수 있다.
보호층(190)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다.
실시 예에 따르면, 인쇄회로기판은 전자소자가 배치되는 캐비티가 형성된 제1 절연부를 포함한다. 이때, 상기 캐비티는 중앙의 수평 라인을 중심으로 상하가 비대칭 구조를 가진다. 명확하게, 상기 캐비티는 상기 캐비티 내를 채우는 절연물질이 투입되는 일면(예를 들어, 상부)의 폭이 이의 반대면의 폭보다 크도록 한다. 이에 따르면, 상기 캐비티를 절연물질로 채울 시, 전자 소자의 양측의 가장자리부터 상기 절연물질이 채워질 수 있으며, 이에 따라 레진 흐름에 의하여 상기 전자 소자의 위치가 이동하는 현상을 방지할 수 있다. 다시 말해서, 실시 예에서는 상하부의 폭이 서로 다른 캐비티 내에 전자 소자를 배치한다. 그리고, 실시 예에서는 상대적으로 폭이 작은 부분에서 레진을 투입하여 상기 전자 소자를 매립하는 절연부를 형성한다. 이에 따르면, 전자소자의 쉬프트 방지를 통한 패드와 비아 홀 사이의 상호 접속도를 향상시킬 수 있으며, 연결 불량 최소화에 따른 공정 이슈 저하 및 수율을 확보하면서, 재품 신뢰성 및 내구성을 확보할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치되도록 한다. 이에 따르면, 상기 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치됨에 따라 종래 대비 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다. 또한, 상기 제1 절연부는 유리 섬유(Glass Fiber)를 포함하는 프리프레그를 사용하기 때문에 얇은 기판 제작시에 발생하는 패널 깨짐이나 휨 발생을 최소화할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 제1 절연부 아래에 제2 절연부가 배치된다. 이때, 상기 제2 절연부는 상기 제1 절연부와 직접 접촉하는 영역에는 필름 타입의 레진(예를 들어, ABF(Aginomoto Build-up Film)나 감광성 절연재료인 PID(Photo Imagable Dielectric))을 이용하여 절연층을 구성하도록 한다. 이에 따르면, 실시 예에서는 기존 대비 상기 제2 절연부의 절연층 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예에 따르면 상기 제1 절연부와 직접 접촉하는 영역 상의 제2 절연부를 필름 타입의 레진으로 형성함에 따라 스몰 비아(small via) 형성이 가능하며, 이에 따른 파인 패턴(fine pattern) 구현이 가능하다.
이하에서는 도 2에 도시된 인쇄회로기판의 제조 공정에 대해 설명하기로 한다. 실시 예에서의 인쇄회로기판의 제조 방법은 제1 회로 패턴이 제1 절연층(110) 내에 매립 배치되도록 하는 구조를 가지기 위한 제1 공정과, 전자소자(300a, 300b)를 제1 절연부 내에 배치하는 제2 공정과, 제1 절연부를 중심으로 상하에 각각 제2 및 3 절연부를 적층하는 제3 공정을 포함할 수 있다.
도 3 내지 도 15는 도 2의 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 3을 참조하면, 우선적으로 제1 절연부를 제조하기 위한 캐리어 보드(CB)를 준비한다. 캐리어 보드(CB)은 인쇄회로기판의 제조에 기초가 되는 기판일 수 있다. 캐리어 보드(CB)는 지지 기판(10)을 중심으로 양면에 금속층(20)이 형성된 구조를 가질 수 있다.
캐리어 보드(CB)는 일반적인 지지 기판으로서, CCL(Copper Claded Laminate)를 이용할 수 있다.
한편, 캐리어 보드(CB)의 금속층(20)의 표면에는 추후 제1 절연부와의 분리를 용이하게 하기 위한 표면 처리가 진행될 수 있다.
다음으로, 도 5을 참조하면, 캐리어 보드(CB) 상에 제1 회로 패턴(105)을 형성한다. 제1 회로 패턴(105)은 상기 캐리어 보드(CB)의 양면에 각각 형성될 수 있다.
제1 회로 패턴(105)은 상기 금속층(20)을 시드층으로 상기 금속층(20) 상에 금속 물질을 도금하여 형성할 수 있다. 이와 다르게, 제1 회로 패턴(105)은 상기 금속층(20) 상에 도금층(도시하지 않음)을 형성하고, 상기 형성된 도금층을 식각하여 형성할 수도 있을 것이다.
상기 제1 회로 패턴(105)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 회로 패턴(105)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(105)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
제1 회로 패턴(105)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
다음으로, 도 6을 참조하면, 상기 제1 회로 패턴(105)이 형성된 금속층(20) 상에 제1 절연층(110)을 형성한다. 이때, 제1 절연층(110) 상에는 동박층이 존재할 수 있다.
상기 제1 절연층(110)은 유리 섬유(Glass Fiber)를 포함하는 프리프레그로 형성될 수 있다.
바람직하게, 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
그리고, 제1 절연층(110) 내에 제1 비아(115)를 형성할 수 있다.
상기 제1 비아(115)는 제1 절연층(110)을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 제1 비아(115)를 형성할 수 있다. 제1 비아(115)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
다음으로, 상기 제1 비아(115)가 형성되면, 상기 제1 절연층(110)의 상면에 제2 회로 패턴(120)을 형성할 수 있다.
이때, 상기 제1 절연층(110), 제1 비아(115) 및 제2 회로 패턴(120)의 형성 공정은 상기 캐리어 보드(CB)의 양면에서 동시에 진행될 수 있다.
다음으로, 도 6을 참조하면, 상기 제1 절연층(110) 상에 제2 절연층(125)을 적층한다. 그리고, 제2 절연층(125) 내에 제2 비아(120)를 형성한다. 또한, 제2 절연층(125)의 상면에 제3 회로 패턴(135)을 형성한다. 이때, 상기 제2 절연층(125)은 상기 제1 절연층(110)과 동일한 유리 섬유를 포함한 프리프레그로 형성될 수 있다.
이때, 상기 제2 절연층(125), 제2 비아(120) 및 제3 회로 패턴(135)의 형성 공정은 상기 캐리어 보드(CB)의 양면에서 동시에 진행될 수 있다.
다음으로, 도 7을 참조하면, 상기 캐리어 보드(CB)로부터 상부 및 하부에 각각 형성된 제1 절연부를 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서는 한번의 공정으로 복수의 제1 절연부를 동시에 제조할 수 있다. 또한, 실시 예에 따르면, 제1 절연층(110)의 하부에는 제1 회로 패턴(105)이 매립될 수 있다. 제1 절연층(110)의 상면 위에는 제2 회로 패턴(120)이 배치될 수 있다. 또한, 제2 절연층(125)의 상면 위에는 제3 회로 패턴(135)이 배치될 수 있다. 이때, 제1 절연층(110) 및 제2 절연층(125)을 하나의 절연층으로 보았을 때, 하부에 배치되는 회로 패턴은 절연층 내에 매립되어 배치되고, 상부에 배치되는 회로 패턴은 절연층 상에 돌출되어 배치된다. 즉, 종래에는 상기 상부 및 하부에 배치되는 회로 패턴이 모두 절연층의 상면 및 하면으로부터 돌출되어 형성되었다. 이에 반하여, 실시 예에서는 제1 회로 패턴(105)이 상기 제1 절연층(110)의 하부에 매립될 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층(110) 아래에 배치되는 제4 절연층(150)의 두께를 상기 제1 회로 패턴(105)의 두께만큼 줄일 수 있도록 한다. 즉, 절연층은 기본적으로 회로 패턴을 덮으면서 배치되기 때문에 상기 회로 패턴의 두께가 기본 옵셋 두께로 결정된다. 반면, 실시 예에서는 상기 제1 회로 패턴(105)이 상기 제1 절연층(110) 하부에 매립 배치됨에 따라, 추후 상기 제1 절연층(110) 아래에 적층될 절연층의 두께를 종래 대비 12~18㎛ 정도 감소시킬 수 있다.
상기 제1 절연부가 제조되면, 상기 제1 절연부에 캐비티(C)를 형성할 수 있다. 상기 캐비티(C)는 상기 제1 절연층(110) 및 제2 절연층(125)을 공통으로 관통하여 형성될 수 있다. 즉, 상기 캐비티(C)는 전자소자(300)의 두께와 동일할 수 있으며, 신뢰성 향상을 위해 상기 전자소자(300a, 300b)의 두께보다 큰 두께를 가질 수 있다. 바람직하게, 캐비티(C)는 전자소자(300a, 300b)의 두께보다 10㎛ 정도 큰 두께를 가질 수 있다. 따라서, 전자소자(300)의 상면은 제2 절연층(125)의 상면보다 낮게 위치할 수 있다. 또한, 캐비티(C)의 폭은 전자소자(300)의 안정적인 배치를 위해, 전자소자(300a, 300b)가 가지는 폭보다 큰 폭을 가질 수 있다. 상기 캐비티(C)는 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제1 절연층(110) 및 제2 절연층(125)을 개방할 수 있다.
이때, 상기 캐비티(C)는 상기 제2 절연부를 향하는 부분의 폭이 상기 제3 절연부를 향하는 부분의 폭보다 작다. 다시 말해서, 상기 캐비티(C)의 상부는 제1 폭(W1)을 가지고, 상기 캐비티(C)의 하부는 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
상기와 같이, 실시 예에서는 캐비티(C)의 상부의 폭이 하부의 폭보다 작도록하고, 그에 따라 상기 폭이 작은 상부에서 상기 캐비티(C) 내를 채우는 제2 절연부를 적층하도록 한다. 이에 따르면, 상기 캐비티(C)의 상부의 공간보다 하부의 공간이 상대적으로 크고, 이에 따라 상기 캐비티(C)의 가장자리 영역에서부터 천천히 상기 제2 절연부를 구성하는 절연물질이 채워지게 되며, 이에 따라 레진 흐름에 의해 상기 전자 소자(300a, 300b)가 중앙쪽으로 이동하는 것을 방지할 수 있다.
이때, 상기 제2 폭(W2)은 상기 제1 폭(W1)의 1.5배 내지 2.5배 사이의 범위를 가지도록 한다. 상기 제2 폭(W2)이 상기 제1 폭(W1)의 1.5배보다 작은 경우, 캐비티(C)의 가장자리 영역으로 상기 레진의 흐름 방향을 형성할 수 없으며, 이에 따른 전자 소자의 쉬프트가 발생하는 문제가 발생하 수 있다. 또한, 상기 제2 폭(W2)이 제1 폭(W1)의 2.5배보다 크면, 상기 캐비티(C)의 면적이 증가하게 되며, 이에 따라 상기 캐비티(C) 내를 채우기 위한 절연물질의 낭비가 발생할 수 있다. 또한, 또한, 상기 제2 폭(W2)이 제1 폭(W1)의 2.5배보다 크면, 아래에 설명하는 바와 같은 상기 제3 절연층(140)의 상면에 굴곡이 발생할 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다.
여기에서, 상기 제1 폭(W1)을 가지는 부분은, 추후 필름층(A)이 배치되는 면의 반대면을 의미한다. 그리고, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 부분은, 추후 필름층(A)이 배치되는(또는 부착되는) 면을 의미한다.
다음으로, 도 8을 참조하면, 상기 제1 절연층(110)의 하면에 필름층(A)을 형성한다. 상기 필름층(A)은 상기 제1 절연층(110)의 하면에 부착되며, 그에 따라 상기 캐비티(C)의 하부를 덮으며 배치될 수 있다. 상기 필름층(A)은 상기 캐비티(C) 내에 전자소자(300)를 배치 및 고정시키기 위해, 상기 캐비티(C)의 일면을 덮으며 배치될 수 있다. 상기 필름층(A)은 폴리이미드 필름을 사용할 수 있으나, 이에 한정되지는 않는다.
바람직하게, 상기 필름층(A)은 상기 캐비티(C)의 상부 및 하부 중 상대적으로 큰 폭을 가지는 부분에 부착될 수 있다. 즉, 상기 캐비티(C)의 상부는 제1 폭(W1)을 가지고, 캐비티(C)의 하부는 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가지며, 이에 따라 상기 필름층(A)은 상기 큰 폭을 가지는 캐비티(C)의 하부를 폐쇄하며 상기 제1 절연층(110)의 하면에 부착될 수 있다.
다음으로 도 9를 참조하면, 상기 캐비티(C)의 일면을 통해 노출된 상기 필름층(A) 상에 전자소자(300a, 300b)를 부착한다. 상기 전자소자(300a, 300b)는 칩과 같은 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 인쇄회로기판에 실장된다.
상기 전자소자(300a, 300b)는 인쇄회로기판이 적용되는 어플리케이션에 따라 달라질 수 있으며, 예를 들어, 스마트폰에 적용되는 낸드 플래쉬(nand flash) 메모리 제품에 적용될 경우, 전자소자(300a, 300b)는 제어소자 부품일 수 있다.
전자소자(300a, 300b)의 하면에는 단자(310a, 310b)가 형성될 수 있다. 이때, 단자(310a, 310b)는 하면이 제1 절연층(110)의 하면과 동일 평면 상에 배치될 수 있다. 상기 단자(310a, 310b)는 하면이 제1 회로 패턴(105)의 하면과 동일 평면 상에 배치될 수 있다. 한편, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면과 동일 평면 상에 배치될 수 있다. 바람직하게, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면보다 낮게 배치될 수 있다. 즉, 상기 캐비티(C)는 전자소자(300a, 300b)의 두께와 동일할 수 있으며, 신뢰성 향상을 위해 상기 전자소자(300a, 300b)의 두께보다 큰 두께를 가질 수 있다. 바람직하게, 캐비티(C)는 전자소자(300a, 300b)의 두께보다 10㎛ 정도 큰 두께를 가질 수 있다. 따라서, 전자소자(300a, 300b)의 상면은 제2 절연층(125)의 상면보다 낮게 위치할 수 있다. 또한, 캐비티(C)의 폭은 전자소자(300a, 300b)의 안정적인 배치를 위해, 전자소자(300a, 300b)가 가지는 폭보다 큰 폭을 가질 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 전자 소자(300a, 300b)는 단자(310a, 310b)가 위로 향하도록 상기 필름층(A) 상에 부착될 수 있다. 여기에서, 중요한 것은 본 실시 예에서의 필름층(A)은 상대적으로 큰 폭을 가지는 캐비티(C)의 일면을 폐쇄하며 배치된다는 것이고, 상대적으로 작은 폭을 가지는 캐비티(C)의 타면 상에 상기 캐비티(C)를 채우는 절연물질을 적층한다는 것이다.
다음으로, 도 10 참조하면, 상기 제1 절연부 상에 제2 절연부를 형성한다. 즉, 상기 전자소자(300a, 300b)의 배치 공정이 완료되면, 상기 제2 절연층(125) 위에 제3 절연층(140)을 형성한다. 상기 제3 절연층(140)은 RCC(Resin Coated Cu)로 구성될 수 있다. 이때, 제3 절연층(140)은 제2 절연층(125) 상에 배치되면서, 상기 제2 절연층(125) 및 제1 절연층(110)에 형성된 캐비티(C) 내에도 배치된다. 즉, 제3 절연층(140)은 상기 캐비티(C)를 채우면서, 상기 제2 절연층(125) 상에 일정 두께를 가지고 배치될 수 있다.
즉, 상기와 같이 제3 절연층(140)은 상기 캐비티(C)를 안정적으로 채우면서, 균일한 두께를 가지고 상기 제2 절연층(125) 상에 배치되어야 한다. 이때, 상기 캐비티(C)의 면적에 따라 상기 제3 절연층(140)의 상면에 일정 굴곡이 형성될 수 있다. 이는, 캐비티(C)가 존재하는 영역과 그 이외의 영역에서의 제3 절연층(140)의 두께가 서로 다르기 때문이다. 이에 따라 실시 예에서는 상기 제3 절연층(140)을 상기와 같은 RCC 타입으로 형성하여, 상기와 같은 문제를 해결하면서, 신뢰성 있는 기판을 제조할 수 있도록 한다.
또한, 상기 제3 절연층(140)은 상기와 같이 상대적으로 작은 폭을 가지는 캐비티(C)의 타면을 통해 적층됨으로써, 상기 제3 절연층(140)을 구성하는 레진의 흐름에 의해 상기 필름층(A) 상에 부착된 전자 소자(300a, 300b)의 쉬프트 문제를 해결할 수 있다.
그리고, 상기 제3 절연층(140) 상에는 구리로 코팅된 코팅층(141)이 형성될 수 있다. 상기 코팅층(141)은 추후 제4 회로 패턴(145)을 형성하기 위한 금속층일 수 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 제3 절연층(140)의 형성이 완료되면, 상기 제2 절연층(125) 아래에 부착된 필름층(A)을 제거한다.
다음으로, 도 12를 참조하면, 상기 제1 절연층(110) 아래에 제4 절연층(150)을 형성한다. 이때, 상기 제4 절연층(150)은 제1 절연층(110), 제2 절연층(125) 및 제3 절연층(140)과는 다른 절연물질로 형성될 수 있다. 바람직하게, 제4 절연층(150)은 필름 타입의 레진으로 형성될 수 있다. 바람직하게, 제4 절연층(150)은 필름 타입의 프리프레그로 형성될 수 있다. 바람직하게, 제4 절연층(150)은 ABF(Aginomoto Build-up Film) 또는 감광성 절연재료인 PID(Photo Imagable Dielectric)로 형성될 수 있다.
제4 절연층(150)은 일정 두께를 가지고 상기 제1 절연층(110) 아래에 배치된다. 이때, 제1 절연층(110)에는 하면을 통해 돌출된 회로 패턴이 존재하지 않는다. 즉, 제1 회로 패턴(105)은 상기 제1 절연층(110)의 하부에 매립되어 형성된다. 따라서, 상기 제4 절연층(150)은 회로 패턴의 두께를 고려하지 않고 형성할 수 있다. 즉, 일반적인 절연층은 회로 패턴을 덮으면서 안정적인 층간 절연을 위해 배치되며, 이를 위해 회로 패턴의 두께를 기준으로 최종 두께가 결정될 수 있다. 예를 들어, 제3 절연층(140)의 경우, 상기 제2 절연층(125) 상에 배치된 제3 회로 패턴(135)의 두께를 고려하여 두께가 결정되어야 한다. 즉, 제3 회로 패턴(135)의 두께가 12㎛일 경우, 상기 제3 절연층(140)의 두께는 20㎛일 수 있다. 또한, 제3 절연층(140)의 두께가 10㎛일 경우, 상기 제3 절연층(140)의 두께는 15㎛일 수 있다. 반면, 제4 절연층(150)은 회로 패턴의 두께를 고려하지 않고 형성될 수 있으며, 이에 따라 10㎛ 정도의 얇은 두께로도 형성이 가능하다.
즉, 제4 절연층(150)의 두께는 제1 절연층(110), 제2 절연층(125), 제3 절연층(140)의 각각의 두께보다 작을 수 있다.
다음으로, 제4 절연층(150)의 하면에 제5 회로 패턴(160)을 형성할 수 있다. 또한, 상기 제4 절연층(150) 내에 제4 비아(155a) 및 제5 비아(155b)를 각각 형성할 수 있다.
이때, 제4 절연층(150)의 하면에 형성된 제5 회로 패턴(160)은 다른 회로 패턴과는 다른 선폭을 가질 수 있다. 바람직하게, 제5 회로 패턴(160)은 다른 층에 배치된 회로 패턴들보다 작은 선폭을 가질 수 있다. 또한, 제5 회로 패턴(160)은 다른 층에 배치된 회로 패턴들보다 피치가 작을 수 있다. 이는, 상기 제5 절연층(165)이 가지는 물성에 의해 달성될 수 있다.
한편, 제4 절연층(150)에는 제4 비아(155a) 및 제5 비아(155b)가 형성된다. 제4 비아(155a)는 전자소자(300a, 300b)의 단자(310a, 310b)와 직접 연결되는 비아이고, 제5 비아(155b)는 제1 회로 패턴(105)과 연결되는 비아이다. 바람직하게, 제4 비아(155a)는 수직 방향으로 전자소자(300a, 300b)와 오버랩될 수 있고, 제5 비아(155b)는 수직 방향으로 전자소자(300a, 300b)와 오버랩되지 않을 수 있다. 그리고, 제4비아(155a) 및 제5 비아(155b)는 서로 다른 폭을 가질 수 있다. 즉, 제4 절연층(150)에 형성되는 비아의 폭은 다른 층에 형성되는 비아보다 작게 형성될 수 있다. 이때, 상기 제4 절연층(150)에 배치되는 모든 비아를 스몰 비아로 형성하는 경우, 다른 층에 배치된 비아와의 정렬에 문제가 발생할 수 있다. 이와 다르게 상기 제4 절연층(150)에 배치되는 모든 비아를 다른 층에 배치되는 비아와 동일 폭으로 형성하는 경우, 상기 전자소자(300)의 단자(310)와 연결되는 비아에서의 신뢰성이 떨어질 수 있다. 이에 따라, 실시 예에서는 동일 층 내에 배치되는 제4 비아(155a) 및 제5 비아(155b)를 각각의 기능에 따라 서로 다른 폭으로 형성하도록 한다. 즉, 제5 비아(155b)는 다른 층의 비아들과 연결됨에 따라, 상기 다른 층의 비아들과 동일한 폭을 가지도록 할 수 있다. 일 예로, 제5 비아(155b)는 최소 폭이 40㎛을 가질 수 있다. 바람직하게, 제5 비아(155b)는 40㎛ 내지 100㎛ 사이의 폭을 가질 수 있다.
한편, 제4 비아(155a)는 전자소자(300a, 300b)의 단자(310a, 310b)와 직접 연결됨에 따라 스몰 비아로 형성되도록 한다. 바람직하게, 제4 비아(155a)는 제5 비아(155b)보다 작은 폭을 가지도록 한다. 예를 들어, 제4 비아(155a)는 10㎛ 내지 35㎛의 폭을 가질 수 있다. 예를 들어, 제4 비아(155a)는 20㎛ 내지 25㎛의 폭을 가질 수 있다.
다음으로, 도 13을 참조하면, 상기 제3 절연층(140)의 위 및 제4 절연층(150) 아래에 각각 제1 및 제2 외부 절연층(170)을 적층한다. 이때, 상기 제1 및 제2 외부 절연층(170)의 표면에는 금속층(171)이 형성될 수 있다.
다음으로, 도 14를 참조하면, 상기 제1 및 제2 외부 절연층(170) 제6 비아(180)를 형성하는 공정을 진행할 수 있다. 또한, 상기 금속층(171)을 이용하여 상기 제1 및 제2 외부 절연층(170)의 표면에 제1 및 제2 외부 회로 패턴(175)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 제1 및 제2 외부 절연층(170) 상에 제1 보호층(215)을 형성하고, 제7 절연층(195) 아래에 제2 보호층(220)을 배치하는 공정을 진행할 수 있다.
제1 보호층(215) 및 제2 보호층(220)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다.
실시 예에 따르면, 인쇄회로기판은 전자소자가 배치되는 캐비티가 형성된 제1 절연부를 포함한다. 이때, 상기 캐비티는 중앙의 수평 라인을 중심으로 상하가 비대칭 구조를 가진다. 명확하게, 상기 캐비티는 상기 캐비티 내를 채우는 절연물질이 투입되는 일면(예를 들어, 상부)의 폭이 이의 반대면의 폭보다 크도록 한다. 이에 따르면, 상기 캐비티를 절연물질로 채울 시, 전자 소자의 양측의 가장자리부터 상기 절연물질이 채워질 수 있으며, 이에 따라 레진 흐름에 의하여 상기 전자 소자의 위치가 이동하는 현상을 방지할 수 있다. 다시 말해서, 실시 예에서는 상하부의 폭이 서로 다른 캐비티 내에 전자 소자를 배치한다. 그리고, 실시 예에서는 상대적으로 폭이 작은 부분에서 레진을 투입하여 상기 전자 소자를 매립하는 절연부를 형성한다. 이에 따르면, 전자소자의 쉬프트 방지를 통한 패드와 비아 홀 사이의 상호 접속도를 향상시킬 수 있으며, 연결 불량 최소화에 따른 공정 이슈 저하 및 수율을 확보하면서, 재품 신뢰성 및 내구성을 확보할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치되도록 한다. 이에 따르면, 상기 회로 패턴이나 패드가 상기 제1 절연부 내에 매립되어 배치됨에 따라 종래 대비 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다. 또한, 상기 제1 절연부는 유리 섬유(Glass Fiber)를 포함하는 프리프레그를 사용하기 때문에 얇은 기판 제작시에 발생하는 패널 깨짐이나 휨 발생을 최소화할 수 있다.
또한, 실시 예에 따르면, 인쇄회로기판은 제1 절연부 아래에 제2 절연부가 배치된다. 이때, 상기 제2 절연부는 상기 제1 절연부와 직접 접촉하는 영역에는 필름 타입의 레진(예를 들어, ABF(Aginomoto Build-up Film)나 감광성 절연재료인 PID(Photo Imagable Dielectric))을 이용하여 절연층을 구성하도록 한다. 이에 따르면, 실시 예에서는 기존 대비 상기 제2 절연부의 절연층 두께를 감소시킬 수 있으며, 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예에 따르면 상기 제1 절연부와 직접 접촉하는 영역 상의 제2 절연부를 필름 타입의 레진으로 형성함에 따라 스몰 비아(small via) 형성이 가능하며, 이에 따른 파인 패턴(fine pattern) 구현이 가능하다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (16)
- 캐비티를 포함하는 제1 절연부;
상기 제1 절연부의 상면 위에 배치된 제2 절연부;
상기 제1 절연부의 하면 아래에 배치된 제3 절연부; 및
상기 캐비티 내에 배치된 전자 소자를 포함하고,
상기 캐비티는,
상기 제3 절연부와 마주보는 면의 제1 부분과,
상기 제1 부분과 반대되는 면의 제2 부분을 포함하고,
상기 제1 부분의 폭은,
상기 제2 부분의 폭보다 큰
인쇄회로기판. - 제1항에 있어서,
상기 제2 절연부는,
상기 캐비티 내에 배치되는 제1 파트와,
상기 제1 절연부 및 상기 제1 파트 위에 배치되는 제2 파트를 포함하는
인쇄회로기판. - 제2항에 있어서,
상기 제3 절연부는,
상기 제1 절연부의 하면 및 상기 제2 절연부의 상기 제1 파트의 하면 아래에 배치되는
인쇄회로기판. - 제1항에 있어서,
상기 제1 부분의 폭은,
상기 제2 부분의 폭의 1.5배 내지 2.5배 사이의 범위를 가지는
인쇄회로기판. - 제1항에 있어서,
상기 제1 절연부는,
적어도 하나의 제1 절연층;
상기 제1 절연층의 하부에 매립된 제1 회로 패턴;
상기 제1 절연층의 상면 위로 돌출된 제2 회로 패턴; 및
상기 제1 절연층 내에 배치되고, 상기 제1 및 제2 회로 패턴을 연결하는 제1 비아를 포함하는
인쇄회로기판. - 제5항에 있어서,
상기 제1 절연층은, 유리 섬유를 포함하는 프리프레그를 포함하는
인쇄회로기판. - 제5항에 있어서,
상기 제2 절연부는,
상기 캐비티의 내부 및 상기 제1 절연층 위에 배치되는 제2 절연층;
상기 제2 절연층의 상면 위에 배치된 제3 회로 패턴; 및
상기 제2 절연층 내에 배치되고, 상기 제2 및 제3 회로 패턴을 연결하는 제2 비아를 포함하며,
상기 제2 절연층은 상기 제1 절연층과 다른 절연물질을 포함하는
인쇄회로기판. - 제7항에 있어서,
상기 제2 절연층은,
RCC(Resin Coated Cu)로 구성되는
인쇄회로기판. - 제7항에 있어서,
상기 제3 절연부는,
상기 제1 절연층 아래에 배치된 제3 절연층;
상기 제3 절연층 내에 배치된 제3 비아; 및
상기 제3 절연층의 하면 아래에 배치된 제4 회로 패턴;을 포함하고
상기 제3 절연층은,
상기 제1 및 제2 절연층과 다른 절연물질을 포함하는
인쇄회로기판. - 제9항에 있어서,
상기 제3 절연층은,
ABF(Aginomoto Build-up Film) 또는 PID(Photo Imagable Dielectric)를 포함하는
인쇄회로기판. - 제 9항에 있어서,
상기 제3 절연층은,
상기 제1 절연층 및 상기 제2 절연층의 각각의 두께보다 작은 두께를 가지는
인쇄회로기판. - 제 9항에 있어서,
상기 제3 비아는,
상기 전자소자와 수직 방향으로 오버랩되고, 상기 전자 소자의 단자와 직접 연결되는 제 1 서브 제3 비아와,
상기 전자 소자와 수직 방향으로 오버랩되지 않는 위치에 배치되는 제2 서브 제3 비아를 포함하고,
상기 제1 서브 제3 비아는,
상기 제2 서브 제3 비아의 폭보다 작은 폭을 가지는
인쇄회로기판. - 제1항에 있어서,
상기 전자 소자는,
상기 캐비티 내에 상호 일정 간격 이격되어 배치되는 제1 및 제2 전자 소자를 포함하는
인쇄회로기판. - 제1 절연부를 형성하는 단계;
상기 제1 절연부를 관통하는 캐비티를 형성하는 단계;
상기 제1 절연부의 일면에 필름층을 형성하는 단계;
상기 캐비티를 통해 노출된 상기 필름층 상에 전자 소자를 부착하는 단계;
상기 제1 절연부 상에 상기 캐비티를 채우는 제2 절연부를 형성하는 단계;
상기 필름층을 제거하는 단계; 및
상기 제1 절연부 및 상기 캐비티 내에 배치된 제2 절연부 아래에 제3 절연부를 형성하는 단계를 포함하고,
상기 캐비티는,
상기 필름층과 마주보는 면의 제1 부분과,
상기 제1 부분과 반대되는 면의 제2 부분을 포함하고,
상기 제1 부분의 폭은,
상기 제2 부분의 폭보다 크며,
상기 제2 절연부를 구성하는 절연물질은,
상기 캐비티의 상기 제2 부분을 통해 투입되는
인쇄회로기판의 제조 방법. - 제14항에 있어서,
상기 제2 절연부는,
상기 캐비티 내에 배치되는 제1 파트와,
상기 제1 절연부 및 상기 제1 파트 위에 배치되는 제2 파트를 포함하고,
상기 제3 절연부는,
상기 제1 절연부의 하면 및 상기 제2 절연부의 상기 제1 파트의 하면 아래에 배치되는
인쇄회로기판의 제조 방법. - 제14항에 있어서,
상기 제1 부분의 폭은,
상기 제2 부분의 폭의 1.5배 내지 2.5배 사이의 범위를 가지는
인쇄회로기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190112251A KR20210030733A (ko) | 2019-09-10 | 2019-09-10 | 인쇄회로기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190112251A KR20210030733A (ko) | 2019-09-10 | 2019-09-10 | 인쇄회로기판 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210030733A true KR20210030733A (ko) | 2021-03-18 |
Family
ID=75232294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190112251A KR20210030733A (ko) | 2019-09-10 | 2019-09-10 | 인쇄회로기판 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210030733A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022203458A1 (ko) * | 2021-03-25 | 2022-09-29 | 엘지이노텍 주식회사 | 반도체 패키지 |
-
2019
- 2019-09-10 KR KR1020190112251A patent/KR20210030733A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022203458A1 (ko) * | 2021-03-25 | 2022-09-29 | 엘지이노텍 주식회사 | 반도체 패키지 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20210000105A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| KR20210046978A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| TW201347628A (zh) | 具嵌入式電容印刷電路板及其製造方法 | |
| KR20210121776A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| US11039536B2 (en) | Printed circuit board and printed circuit board strip | |
| KR20200015974A (ko) | 인쇄회로기판 및 이를 포함하는 패키지 기판 | |
| KR20210024840A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20220013675A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20210112779A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| KR20210030733A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| US20230328886A1 (en) | Circuit board | |
| JP7520855B2 (ja) | 回路基板 | |
| KR20220001183A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| KR20220033829A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20220080306A (ko) | 회로기판의 제조 방법 및 이에 의해 제조된 회로기판 | |
| US11979985B2 (en) | Printed circuit board | |
| KR20210070012A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20220085270A (ko) | 회로기판 및 이의 제조 방법 | |
| KR102172674B1 (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| US20240120243A1 (en) | Circuit board and package substrate comprising same | |
| KR102680578B1 (ko) | 인쇄회로기판 | |
| KR102502866B1 (ko) | 인쇄회로기판 및 이를 포함하는 패키지 기판 | |
| JP2024524568A (ja) | 回路基板 | |
| KR20150099072A (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20210153458A (ko) | 인쇄회로기판 및 이를 포함하는 패키지 기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |