KR100298897B1 - 인쇄회로기판제조방법 - Google Patents

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Abstract

본 발명은 다층인쇄회로기판 제조공정에서 상층의 기판에 금속을 도금하여 회로를 형성할 때 반도체칩이 실장되는 다단계의 윈도우에 금속이 도금되는 것을 방지하기 위한 것으로, 복수의 기판을 1차 가공하여 윈도우가 형성되는 영역 주위에 복수의 슬롯을 형성하고 회로를 형성하는 단계와, 기판에 잉크를 도포하고 경화시켜 슬롯내부에 잉크층을 형성하는 단계와, 복수의 기판을 합착하는 단계와, 복수의 기판중 상층의 기판에 금속을 도금하는 단계와, 처리액을 작용시켜 상기 슬롯내부의 잉크층을 제거하는 단계와, 동박적층판의 슬롯이 형성되지 않은 영역을 2차 가공하여 윈도우영역의 동박을 제거하는 단계로 구성된다.

Description

인쇄회로기판 제조방법{METHOD FOR MANUFACTURING PCB}
본 발명은 인쇄회로기판에 관한 것으로, 특히 다단 윈도우(window) 영역에 반도체칩이 실장되는 패키지용 다층인쇄회로기판에서 상층의 기판에 금속을 도금하여 회로를 형성할 때 반도체칩과 본딩되는 본드핑거에 금속이 도금되는 것을 방지할 수 있는 패키지용 다층인쇄회로기판 제조방법에 관한 것이다.
근래, 고밀도 및 고집적회로(IC) 칩이 고속화, 고기능화됨에 따라 칩이 실장되는 기판도 이에 대응하여 고속화, 고기능화되어야만 한다. 상기한 고속 및 고기능을 위해, 반도체칩이 동박적층판(Copper Clad Laminate)으로 이루어진 인쇄회로기판(Printed Circuit Board) 위에 실장되는 COB(Chip On Board)와 같은 패키지용 기판이 제안되고 있다.
도 1은 반도체칩이 실장된 종래의 다층인쇄회로기판을 나타내는 도면이다. 도면에 나타낸 바와 같이, 상기 인쇄회로기판은 회로가 형성된 복수의 동박적층판이 적층되어 있다. 맨아래 부분에 위치한 제1동박적층판(1a)을 제외하고 다른 동박적층판(1b,1c,1d)은 가공되어 윈도우(window;4)가 형성되어 있으며, 윈도우(4) 내부에는 반도체칩(7)이 실장되어 있다.
상기 구조의 인쇄회로기판에서는 양면 동박적층판을 사용한다. 따라서, 각 동박적층판(1a,1b,1c,1d)의 양면에는 동박이 에칭되어 회로가 형성되어 있다. 또한, 각각의 동박적층판(1a,1b,1c,1d)은 프리프레그(prepreg)로 이루어진 복수의 접착층(2a,2b,2c)에 의해 상하의 동박적층판과 합착되어 있다. 각각의 동박적층판(1a,1b,1c,1d)은 그 길이가 다르다. 즉, 반도체칩(7)이 실장되는 윈도우는 각각의 동박적층판의 윈도우영역이 다르기 때문에 동박적층판(1a,1b,1c,1d)를 합착했을 때 다단으로 형성된다. 일반적으로 상기와 같은 구조의 다층인쇄회로기판을 형성하기 위해서는 각각의 동박적층판(1a,1b,1c,1d)을 가공하여 일정 크기의 윈도우를 형성한 후 프리프레그를 사이에 두고 압착함으로써 이루어진다. 따라서, 도면과 같이 다단으로 이루어진 윈도우(4)를 형성하기 위해서는 각각의 동박적층판(1a,1b,1c, 1d)을 가공할 때 미리 그 가공정도를 달리해야만 한다.
이러한 가공의 차이에 의해 윈도우(4)는 다단으로 형성된다. 따라서, 제2동박적층판(1b) 및 제3동박적층판(1c)의 일부가 외부로 노출된다. 상기 제2동박적층판(1b) 및 제3동박적층판(1c)의 외부로 노출된 영역에는 동박 혹은 금속으로 이루어진 금속층(3a,3b)이 위치하게 된다. 이 금속층(3a,3b)은 와이어(10)에 반도체칩(7)의 패드(9)와 와이어본딩(wire bonding)되는 것으로, 이를 본드핑거(bond finger)라 일컫는다.
상기 인쇄회로기판의 맨 상층, 즉 제4동박적층판(1d)의 상면에는 금속이 도금된 후 에칭되어 회로가 형성된다. 그런데, 상기와 같이 제4동박적층판(1d)의 상면에 금속을 도금할 때 윈도우(4) 내부에도 금속이 도금되는데, 특히 금속이 상기 본드핑거(3a,3b)에 도금되므로 회로의 단락되는 문제가 발생하게 되어 인쇄회로기판에 불량이 발생하게 된다. 도면에서 도면부호 11은 부품이 실장되거나 층간의 회로를 접속시키는 관통홀이다.
상기와 같이 본드핑거(3a,3b)에 금속이 도금되어 회로가 단락되는 문제를 해결하기 위해서는, 제4동박적층판(1d)의 상면에 금속을 도금하여 회로를 형성할 때에 상기 윈도우를 차단하여 금속이 윈도우(4) 내부로 침투하는 것을 차단해야만 한다. 이러한 윈도우(4) 내부, 즉 본드핑거(3a,3b)에 금속이 도금되는 것을 방지하기 위해 제안된 방법이 도 2에 도시되어 있다. 도 2에 도시된 방법은제4동박적층판(1d)의 상면에 금속을 도금하기 전에 제4동박적층판(1d)의 상면에 드라이필름(dry film;15)을 부착하는 것이다. 따라서, 상기 윈도우(4)를 블로킹(blocking)한 상태에서 금속의 도금이 실행되기 때문에, 금속이 윈도우(4) 내부로 침투하여 본드핑거가 도금되는 것을 방지한다. 그러나, 상기한 방법에서는 드라이필름(15)이 일정한 질량을 갖고 있기 때문에, 약 16.7mm×16.7mm의 크기를 갖는 윈도우(4)에 상기 드라이필름(15)이 부착되는 경우 자체의 무게에 의해 드라이필름(15)이 아래쪽으로 처지게 되어 결국 드라이필름(15)이 터지게 되는 문제가 있었다. 또한, 이러한 터짐을 방지하기 위해 드라이필름(15)의 두께를 크게 하는 경우에도 두꺼운 드라이필름(15)에 의해 미세패턴의 형성이 불가능하게 되는 문제가 있었다.
상기 방법과는 달리 상기 제4동박적층판(1d)의 상면에 동박을 부착하여 윈도우(4)를 블로킹하는 방법도 제시되고 있지만, 이 경우에도 동박의 처리공정과 에칭처리공정등과 같은 전체 공정이 복잡하게 되어 제조비용이 증가하는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 복수의 기판을 1차 가공하여 슬롯을 형성한 후 슬롯내에 잉크층을 형성하고 금속의 도금후에 상기 잉크층을 제거하고 기판을 2차 가공함으로써 반도체칩이 실장되는 영역에 금속이 도금되는 것을 용이하게 방지할 수 있는 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 인쇄회로기판 제조방법은 복수의 기판을 1차 가공하여 윈도우영역의 주위에 복수의 슬롯을 형성하고 회로를 형성하는 단계와, 상기 기판에 잉크를 도포하고 경화시켜 슬롯내부에 잉크층을 형성하는 단계와, 상기 복수의 기판을 합착하는 단계와, 상기 복수의 기판중 상층의 기판에 금속을 도금하는 단계와, 처리액을 작용시켜 상기 슬롯내부의 잉크층을 제거하는 단계와, 동박적층판의 슬롯이 형성되지 않은 영역을 2차 가공하여 윈도우영역의 동박을 제거하여 반도체칩이 실장되는 윈도우를 형성하는 단계로 구성된다.
도 1은 반도체칩이 실장된 종래의 다층인쇄회로기판의 구조를 나타내는 도면.
도 2는 종래의 다른 다층인쇄회로기판의 구조를 나타내는 도면.
도 3(a)∼도 3(d)은 본 발명에 따른 인쇄회로기판의 제조방법을 나타내는 도면.
도 4는 도 3(b)의 평면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 동박적층판 2 : 접착층
3 : 본드핑거 4 : 윈도우
5 : 회로 11 : 관통홀
17a : 슬롯 17 : 잉크층
이하, 첨부한 도면을 참조하여 본 발명에 따른 인쇄회로기판의 제조방법을 상세히 설명한다. 이때, 종래의 구성과 동일한 구성에 대해서는 동일한 도면부호를 붙여 설명한다.
도 3은 본 발명의 인쇄회로기판 제조방법을 나타내는 도면이다. 도면과 상세한 설명에서는 동박적층판을 예시하여 본 발명을 설명하고 있지만, 이것은 본 발명이 동박적층판으로 이루어진 인쇄회로기판에만 국한된다는 의미는 아니며 단지 설명의 편의를 위해서이다.
우선, 도 3(a)에 도시된 바와 같이 동박적층판(1)을 1차 가공하여 슬롯(slot;17a)을 형성한 후, 도 3(b)에 도시된 바와 같이 동박적층판(1)에 잉크를 도포하여 상기 슬롯(17a)을 채운다. 이러한, 슬롯(17a)의 가공은 다층 인쇄회로기판을 형성하는 각각의 동박적층판에 실행된다.
도 4에 상기 도 3(b)의 평면도가 도시되어 있다. 도면에 나타낸 바와 같이,4개의 슬롯(17a)은 대략 정사각형상을 이룬다. 슬롯에 둘러싸인 영역(20)은 반도체칩이 실장되는 윈도우가 형성되는 영역으로 이후의 가공에 의해 제거되는 영역이다. 따라서, 복수의 동박적층판(1)을 가공할 때에는 상기 슬롯(17a)이 둘러 싸는 영역을 다르게 함으로써 다단 윈도우를 형성할 수 있게 된다. 슬롯(17a)은 동박적층판(1)을 라우터비트(rauter bit)와 같은 기계적인 장치로 가공하여 형성되는데, 폭이 약 0.2∼3.2mm로 가공되며 이 가공에 의해 윈도우영역, 즉 동박적층판(1)의 제거되는 영역은 인쇄회로기판의 최상층의 경우 약 16.7mm×16.7mm의 면적으로 형성되고 그 아래에 갈수록 그 면적이 점차 작아져서 다단의 윈도우가 형성된다. 동박적층판(1)의 윈도우가 형성되는 영역(20)은 대략 정사각형을 이루는 4개의 슬롯(17) 사이의 1차 가공에 의해 가공되지 않은 영역에 의해 동박적층판(1)의 본체에 지지된다.
잉크의 도포에 의해 슬롯(17a) 내부에는 잉크가 채워진 후 약 120∼130℃의 온도에서 약 60∼100분 동안의 건조에 의해 경화 잉크층(17)이 된다. 이 잉크층(17)은 다층인쇄회로기판의 상면을 도금할 때 금속이 윈도우내부로 침투하는 것을 방지한다.
도 3(b)에 도시된 바와 같이, 동박적층판(1)에는 동박이 에칭되어 회로(5)가 형성된다. 이들 회로는 윈도우가 형성될 때 반도체칩과 접속되는 패드의 역할을 할 수도 있다.
도 3(c)에 도시된 바와 같이, 도 3(a) 및 도 3(b)에서 가공된 복수의 동박적층판(1a,1b,1c,1d)이 프리프레그로 이루어진 복수의 접착층(2a,2b,2c)을 사이에 두고 압착된다. 이때, 접착층(2a,2b,2c)은 점성이 강한(no flow) 프리프레그를 사용하여 동박적층판(1a,1b,1c,1d)의 압착시 상기 프리프레그가 윈도우영역으로 흐르는 것을 방지한다.
이어서, 상기 제4동박적층판(1d)의 상면에 금속을 도금하고 에칭하여 회로(5)를 형성한 후 드릴과 같은 기계적인 장치로 동박적층판(1a,1b,1c,1d)과 접착층(2a,2b,2c)을 가공하여 관통홀(11)을 형성한다. 그후, 상기 잉크층(17)을 수산화나트륨(NaOH)과 같은 처리액으로 제거하면, 각 동박적층판(1a,1b,1c,1d)에는 도 4와 같이 다시 대략 정사각형상을 이루는 슬롯(17a)이 다시 생기게 되며, 1차 가공시 가공되지 않은 슬롯과 슬롯 사이의 동박적층판을 라우터와 같은 기계적인 장치로 2차 가공함으로써 상기 동박적층판(1)의 윈도우영역(20)이 제거된다. 따라서, 도 3(d)에 도시된 바와 같은 윈도우(4)가 형성된다. 이후, 윈도우(4)에는 반도체칩이 실장되고 본드핑거(3a,3b)와 반도체칩의 패드가 와이어에 의해 본딩된다.
상기한 바와 같이, 본 발명의 인쇄회로기판 제조방법에서는 각각의 동박적층판(1a,1b,1c,1d)에 약 0.2∼3.2mm의 슬롯(17a)을 형성하고 이 슬롯(17a)에 잉크층(17)을 형성함으로써 인쇄회로기판 상층의 금속도금시 금속이 윈도우 내부로 침투하는 것을 방지할 수 있게 된다. 슬롯(17a)의 폭은 상기한 바와 같이 약 0.2∼3.2mm의 작은 폭으로 형성되기 때문에, 잉크를 도포할 때 잉크가 슬롯(17a) 내부를 완전히 채우게 된다.
상기한 본 발명과는 달리 윈도우가 형성된 동박적층판을 합착한 후 윈도우 영역에 잉크를 완전히 채운 후 금속을 도금하는 방법도 가능하다. 그러나, 이방법에서는 접착층(2a,2b,2c)을 이루는 프리프레그(비록 점성이 강한 no flow의 프리프레그지만)의 일부가 동박적층판(1a,1b,1c,1d)의 합착시 윈도우 영역으로 새어나오게 되기 때문에, 잉크가 상기 프리프레그와 화학적으로 반응하게 되어 단단하게 결합된다. 따라서, 잉크를 제거할 때 잉크가 완전히 제거되지 못하고 본드핑거에 잉크가 남아 있게 되어 반도체칩과 인쇄회로기판의 접속에 문제가 발생한다. 따라서, 본 발명과 같이 동박적층판에 슬롯을 형성하여 도금시 금속의 침투를 방지하는 것이 가장 효율적으로 된다.
본 발명은 상기한 바와 같이, 다층인쇄회로기판 제조공정에서 상층의 기판에 금속을 도금하여 회로를 형성할 때 반도체칩이 실장되는 다단계의 윈도우에 금속이 도금되는 것을 방지하기 위한 것으로, 동박적층판을 1차 가공하여 슬롯을 형성하고 그 내부에 잉크층을 형성하여 인쇄회로기판의 상층 도금시 금속이 반도체칩이 실장되는 윈도우영역으로 침투하는 것을 방지한 후, 동박적층판을 2차 가공하여 윈도우를 형성함으로써 제4동박적층판의 상면에 금속을 도금하기 전에 제4동박적층판의 상면에 드라이필름을 부착하는 종래의 방법 보다 제조방법이 간단하게 되고 제조비용이 대폭 감소하게 된다.

Claims (6)

  1. 복수의 기판을 1차 가공하여 윈도우영역의 주위에 복수의 슬롯을 형성하고 회로를 형성하는 단계;
    상기 기판에 잉크를 도포하고 경화시켜 슬롯내부에 잉크층을 형성하는 단계;
    상기 복수의 기판을 합착하는 단계;
    상기 복수의 기판중 상층의 기판에 금속을 도금하는 단계;
    처리액을 작용시켜 상기 슬롯내부의 잉크층을 제거하는 단계; 및
    동박적층판의 슬롯이 형성되지 않은 영역을 2차 가공하여 윈도우영역의 동박을 제거하는 단계로 구성된 인쇄회로기판 제조방법.
  2. 제1항에 있어서, 상기 기판이 동박적층판인 것을 특징으로 하는 제조방법.
  3. 제1항에 있어서, 상기 복수의 기판이 1차 가공에 의해 각각 다른 크기의 윈도우영역이 형성되는 것을 특징으로 하는 제조방법.
  4. 제1항에 있어서, 상기 복수의 기판이 프리프레그에 의해 합착되는 것을 특징으로 하는 제조방법.
  5. 제1항에 있어서, 상기 슬롯의 폭이 0.2∼3.2mm인 것을 특징으로 하는 제조방법.
  6. 제1항에 있어서, 상기 기판의 가공이 기계적인 방법에 의해 형성되는 것을 특징으로 하는 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11758657B2 (en) 2021-03-31 2023-09-12 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6564454B1 (en) * 2000-12-28 2003-05-20 Amkor Technology, Inc. Method of making and stacking a semiconductor package
KR20030010887A (ko) * 2001-07-27 2003-02-06 삼성전기주식회사 비지에이 기판의 제조방법
KR100438612B1 (ko) * 2001-12-07 2004-07-02 엘지전자 주식회사 유기물질 마스킹을 이용한 다층 인쇄회로기판의제조방법과 그 기판을 이용한 반도체 패키지의 제조방법
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
JP2007205908A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
KR100772113B1 (ko) 2006-09-28 2007-11-01 주식회사 하이닉스반도체 입체 인쇄회로 기판
CN101460018B (zh) * 2007-12-14 2011-02-16 华为技术有限公司 一种印制电路板及其制造方法、射频装置
WO2009155794A1 (zh) * 2008-06-23 2009-12-30 华为技术有限公司 一种多层电路板及其制作方法
CN102299081B (zh) * 2011-08-30 2013-12-04 深南电路有限公司 一种封装基板制造方法及封装基板
CN103037638B (zh) * 2011-09-30 2015-05-06 无锡江南计算技术研究所 带有芯片窗口的待压合多层板的压合方法
US9161461B2 (en) * 2012-06-14 2015-10-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with stepped holes
DE102013226683A1 (de) 2013-12-19 2015-06-25 Robert Bosch Gmbh Verfahren zur Herstellung von Hohlräumen bzw. Hinterschnitten in einer mehrlagigen Leiterplatte
CN103745932B (zh) * 2014-01-23 2016-04-13 无锡江南计算技术研究所 Wb型封装基板的制作方法
TWI572267B (zh) * 2014-09-29 2017-02-21 旭德科技股份有限公司 具有凹槽的多層線路板與其製作方法
US9609746B1 (en) * 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
CN108834336B (zh) * 2018-08-27 2019-11-29 生益电子股份有限公司 一种pcb的制作方法
CN110933872B (zh) * 2019-11-19 2021-09-21 广州广合科技股份有限公司 一种基于阶梯镀金插头式pcb电路板的分段制板方法
CN114096059B (zh) * 2020-08-25 2023-10-10 宏恒胜电子科技（淮安）有限公司 线路板及其制作方法
CN112672536A (zh) * 2020-12-29 2021-04-16 江苏恒宝智能系统技术有限公司 一种指纹识别卡及其制备方法
CN114286507B (zh) * 2022-01-19 2024-03-29 瑞华高科技电子工业园(厦门)有限公司 一种双面fpc及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57184296A (en) * 1981-05-09 1982-11-12 Hitachi Ltd Ceramic circuit board
JPS59172295A (ja) * 1983-03-22 1984-09-28 株式会社日立製作所 セラミツク多層配線基板
JPS60257196A (ja) * 1984-06-01 1985-12-18 株式会社日立製作所 セラミツク多層配線基板
DE3535773C1 (en) * 1985-10-07 1987-04-23 Messerschmitt Boelkow Blohm Method for producing rigid-flexible multilayer circuits
US4680075A (en) * 1986-01-21 1987-07-14 Unisys Corporation Thermoplastic plug method of fabricating an integrated circuit package having bonding pads in a stepped cavity
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
JP3061059B2 (ja) * 1989-08-07 2000-07-10 ジャパンゴアテックス株式会社 Ｉｃパッケージ
JPH05275568A (ja) * 1992-01-22 1993-10-22 Hitachi Ltd 多層配線回路板及びその製法
US5695859A (en) * 1995-04-27 1997-12-09 Burgess; Lester E. Pressure activated switching device
EP0831528A3 (en) * 1996-09-10 1999-12-22 Hitachi Chemical Company, Ltd. Multilayer wiring board for mounting semiconductor device and method of producing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11758657B2 (en) 2021-03-31 2023-09-12 Samsung Electro-Mechanics Co., Ltd. Printed circuit board

Also Published As

Publication number Publication date
JP2000196237A (ja) 2000-07-14
KR20000041683A (ko) 2000-07-15
US6393696B1 (en) 2002-05-28
CN1258190A (zh) 2000-06-28
DE19962422C2 (de) 2003-10-02
DE19962422A1 (de) 2000-08-31
CN1203741C (zh) 2005-05-25

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