KR20030010887A - 비지에이 기판의 제조방법 - Google Patents

비지에이 기판의 제조방법 Download PDF

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KR20030010887A
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박건양
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Abstract

본 발명은 비지에이 기판의 제조방법에 관한 것으로, 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 비지에이(BGA) 기판의 제조방법에 있어서, 복수층의 기판을 1차 및 2차로 나누어 적층시켜 고성능 BGA 기판을 제조하는 방법에 관한 것이다. 본 발명에 따른 방법에 의해, 적층체의 표면처리에 의한 내부홀의 오염을 막고 또한 내부홀의 오염을 방지하기 위해 실시해야 했던 내부홀의 처리단계를 생략할 수 있으며, 균일하게 압력을 전달하여 불량발생율을 저감할 수 있다. 또한, 본 발명에 따라 제조된 BGA 기판은 이상적인 볼 피치(ball pitch)를 가지며 다핀화되고 전기적 및 열적 특성이 우수하며 고전력용으로 응용가능하고 우수한 칩 실장성을 갖는다.

Description

비지에이 기판의 제조방법 {Method for preparing the ball grid array substrate}
본 발명은 비지에이 기판의 제조방법에 관한 것으로, 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 고성능 비지에이(high-performance ball grid array, 이하 HP-BGA라 칭함) 기판의 제조방법에 있어서, 복수층의 기판을 1차 및 2차로 나누어 적층시켜 고성능 BGA 기판을 제조하는 방법에 관한 것이다.
전자산업의 지속적인 발전으로 인하여 이에 귀속되어 있는 반도체칩을 포함한 전자부품 산업도 비약적으로 발전하게 되고, 이에 따라 전자부품이 상당히 조밀한 응집도를 갖게 됨으로써 고밀화된 기판이 요구되고 있다. 이와 같이, 전자부품의 소형화, 고성능화를 추구하는데 있어서 한 몫을 담당하는 것이 다층 인쇄회로기판이다.
상기 다층 인쇄회로기판은 이를 구성하는 복수장의 기판에 미리 도체회로를 형성해 두고, 상기 기판들을 서로 접합시킴으로써 고집적 전자부품의 실장에 대응할 수 있도록 한 것이다. 이와 같은 다층 인쇄회로기판은 다양한 형태를 가지며 또한 다양한 방법에 의해 제조되고 있다.
예를 들어 일본국 특개평 5-183272호에는 전자부품 탑재용 요부와 도체패턴을 형성시킨 최하단 기판과 접착층, 개구부를 둔 상층용 기판을 접합시켜서 다층판을 준비하고 이 다층판에 관통홀을 뚫은 후 최상층에 상기 개구부를 덮을 수 있는 시트상 마스크를 열압착하고 이 다층판의 전면에 동도금을 실시하며, 계속하여 상하부 판에 에칭공정을 실시하여 상하부에 도체패턴을 형성시킨 후 마스크를 제거하여 다층전자부품 탑재용 기판의 제조방법이 기재되어 있다. 상기 방법은 전자부품 탑재용 요부에서 노출되는 도체패턴에 손상을 주지 않으면서 다층 전자부품 탑재용 기판을 제조하기 위해 별도의 마스크를 제조하여 이를 이용하여 내부홀의 개구부를 덮어준 상태로 제작하는 방법이다. 따라서 단지 내부홀을 보호하기 위해 마스크를 이용하고 또한 사용한 후 다층기판에서 제거해야 하는 추가공정이 필요한 단점이 있다.
따라서 상기 종래기술의 기판으로는 발전하는 반도체 산업기술에 대응하기 어렵기 때문에 이를 더욱 만족시키기 위하여 고다층 및 열적 성능이 우수한 기판이 연구되어 왔다. 이러한 기판에는 반도체칩이 기판의 본딩패드(bond pad)에 계단식으로 결합되고 또한 칩 자체가 방열판 위에 접착됨으로써 전술한 바와 같이 열발생과 같은 문제를 해결할 수 있게 되었다. 이러한 기판의 제조방법으로는, 일본국 특개평 10-116933호에 방열판을 납땜에 의해 적층체에 강하게 고정시킬 수 있고, 또한 IC에 수지접착제를 이용하여 방열판을 강하게 고정하도록 제조된 IC 탑재용 다층 인쇄배선판이 기재되어 있다. 그러나 최외층 기판도 포함하여 각 기판에 미리 개구부를 설치해 두며, 이것들을 적층하고 관통홀을 뚫고 관통홀의 안과 기판의 외층표면에 금속도금을 형성하고, 최외층 기판으로 도체회로의 형성을 실시하고 있다. 이 최외층 기판으로의 도체회로의 형성은 상기와 같이 최외층 기판의 표면에 형성한 금속 도금막을 에칭액으로 에칭함으로써 실시된다. 그러나, 상기 방법에 따른 경우에는 상기 관통홀로의 금속 도금, 최외층 기판으로의 도체회로의 형성시에, 다층 인쇄회로기판에 있어서의 상기 개구부 및 탑재부의 표면에 상기 금속도금의 도금액, 도체회로 형성시의 에칭액이 침입한다. 이 때문에 상기 개구부 및 탑재부가 오염되는 악영향이 있었다. 또한 상기 개구부에는 각 기판에 설치된 내층회로의 본딩패드가 형성되어 있기 때문에, 상기 오염에 의한 악영향은 회피할 수 없다. 따라서, 이러한 문제점을 해결하기 위해서는 개구하고 있는 탑재부의 내부를 미리 도금 레지스트막에 의해 피복해 두고, 계속하여 금속도금, 에칭에 의한 도체회로의 형성을 실시하며 그 후 상기 도금 레지스트막을 제거하는 방법이나, 또는 마스크를이용하는 방법이 사용되고 있다. 따라서, 상기 종래방법 또한 내부홀을 보호하기 위해 추가도금 공정을 실시하거나 마스크를 이용하고 또한 사용한 후 다층기판에서 제거해야 하는 추가공정이 필요한 단점이 있다.
전술한 바와 같이 종래방법에 의해 제조된 기판은 제조공정이 번잡할 뿐만 아니라 제조비용이 높고 전자제품의 소형화와 고성능화에 대응하기에 역부족인 문제가 있다.
따라서 본 발명의 목적은 전술한 문제점을 해결하고 복수장의 기판 적층체의 외층 표면처리에 의해 반도체칩 실장을 위한 내부홀이 오염되는 것을 막고, 또한 내부홀의 오염을 방지하기 위해 실시해야 했던 내부홀의 처리단계를 생략할 수 있으며, 추가 공정없이 일반적으로 기판을 제조하고 나서 이의 적층단계를 조정함으로써 압력을 균일하게 적용할 수 있어 불량없이 기판을 적층시킬 수 있고, 이상적인 볼 피치(ball pitch)를 가지며 다핀화되고 전기적 및 열적 특성이 우수하며 고전력용으로 응용가능하고 우수한 칩 실장성을 갖는 고성능 비지에이 기판을 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비지에이 기판의 제조방법은, 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 비지에이(BGA) 기판의 제조방법에 있어서, 복수장의 기판 중에서 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않으면서 도체회로도 형성하지 않은 최상층 기판및 최하층 기판, 회로형성된 층들을 보호하기 위해 상기 최상층 기판에 접하면서 회로의 형성 없이 반도체칩 실장용 내부홀만 형성된 기판, 및 전기신호를 전달하기 위한 도체회로 및 반도체칩 실장용 내부홀이 형성된 적어도 하나 이상의 기판을 포함하는 복수장의 기판을 각각 준비하는 단계; 상기 복수장의 기판중에서 최상층 기판을 제외한 하부 기판들을 정렬하여 접착제를 이용하여 일시에 적층시켜 계단식의 내부홀이 형성되고 상부에 개구부가 형성되는 1차 적층체를 제공하는 1차 적층단계; 준비된 최상단 기판을 상기 1차 적층체에 접착제를 이용하여 적층시켜 1차 적층체의 상부 개구부를 막아 외층처리에 의한 내부홀의 오염을 막고 오염을 방지하기 위해 실시되는 내부홀의 처리단계를 생략할 수 있는 2차 적층체를 제공하는 2차 적층단계; 및 상기 2차 적층체에 도금 관통홀(PTH)을 형성하고 관통홀을 포함하여 2차 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후, 최상단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고나서 내부홀에 본딩패드를 형성시키고 낱개형태의 BGA 기판을 준비하는 단계로 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 또 다른 비지에이 기판의 제조방법은, 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 비지에이 기판의 제조방법에 있어서, 복수장의 기판 중에서 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않으면서 도체회로도 형성하지 않은 최상층 기판 및 최하층 기판, 회로형성된 층들을 보호하기 위해 상기 최상층 기판에 접하면서 회로의 형성 없이 반도체칩 실장용 내부홀만 형성된 기판, 및 전기신호를 전달하기 위한 도체회로 및 반도체칩 실장용 내부홀이 형성된 적어도 하나 이상의 기판을 포함하는 복수장의 기판을 각각 준비하는 단계; 상기 복수장의 기판중에서 최상층 기판을 제외한 하부 기판들을 정렬하여 접착제를 이용하여 일시에 적층시켜 계단식의 내부홀이 형성되고 상부에 개구부가 형성되는 1차 적층체를 제공하는 1차 적층단계; 준비된 최상단 기판을 상기 1차 적층체에 접착제를 이용하여 적층시켜 1차 적층체의 상부 개구부를 막아 외층처리에 의한 내부홀의 오염을 막고 오염을 방지하기 위해 실시되는 내부홀의 처리단계를 생략할 수 있는 2차 적층체를 제공하는 2차 적층단계; 상기 2차 적층체에 도금 관통홀(PTH)을 형성하고 관통홀을 포함하여 2차 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후, 최상단 기판 및 최하단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고나서 내부홀에 본딩패드를 형성시키고 낱개형태의 BGA 기판을 준비하는 단계; 및 상기 낱개형태의 BGA 기판 하부에 접착제를 이용하여 방열판을 부착시키는 단계로 이루어진다.
도 1은 본 발명에 따른 고성능 BGA 기판을 제조하는 방법을 나타낸 전체 흐름도이다.
도 2는 본 발명의 구체예에 따라 제조되는 기판(2)의 제조단계를 나타내는 개략도이다.
도 3은 본 발명의 구체예에 따라 제조되는 기판(3 또는 4)의 제조단계를 나타내는 개략도이다.
도 4는 본 발명의 구체예에 따라 제조되는 기판(5)의 제조단계를 나타내는 개략도이다.
도 5는 본 발명의 구체예에 따라 제조되는 기판(6)의 제조단계를 나타내는 개략도이다.
도 6은 본 발명의 구체예에 따라 제조된 복수장의 기판들을 접착제를 이용하여 1차 적층시키는 단계를 나타내는 개략도이다.
도 7은 본 발명의 구체예에 따라 제조되는 기판(1)의 제조단계를 나타낸 개략도이다.
도 8은 본 발명의 구체예에 따라 준비된 최상층 기판(1)과 1차 적층체를 적층시켜 2차 적층체를 제조하는 단계를 개략적으로 나타낸 도이다.
도 9는 본 발명의 구체예에 따라 제조된 적층체에 표면처리를 통해 도체회로를 형성하는 단계를 순서의 흐름에 따라 도시한 도이다.
도 10은 본 발명에 따라 방열판을 부착하여 고성능 BGA의 최종생성물을 제조하는 최종단계를 개략적으로 도시한 도이다.
* 도면부호의 간단한 설명 *
1: 최상층 기판, 2: 제2층 기판, 3: 제3층 기판
4: 제4층 기판,5: 제5층 기판,6: 최하층 기판
7: 접착제,10: 동박,15: 동도금
20: 도체회로,30: 흑화처리,40: 내부홀
50: 도금관통홀,60: 본딩패드,70: 방열판
80: 상부 솔더 레지스트,90: 하부 솔더 레지스트,100: 반도체칩 실장부
이하, 본 발명을 구체적으로 설명하면 다음과 같다.
본 발명에 따른 BGA 기판은 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함한다. 상기 복수장의 기판은 각각의 특성에 맞도록 개별적으로 가공되어 준비되며,준비된 복수장의 기판들을 프리프레그(prepreg)와 같은 접착제를 이용하여 가공시키게 된다. 예비 레이업(Layup)에서 각 층의 기판 및 프리프레그를 층구조를 형성하도록 준비시키고, 예비 레이업이 완료된 후에 고온, 고압 및 진공 압력을 사용하여 각 층의 기판들을 접착시키게 된다. 이러한 기판의 적층방법을 첨부된 도면을 참고하면서 좀 더 구체적으로 설명하고자 한다.
도 1은 본 발명에 따른 6층 구조의 고성능 BGA 기판을 제조하는 방법을 전체적인 흐름에 따라서 나타낸 전체 흐름도이다.
한편, 본 발명에서 얻고자는 열적 성능이 우수하고 고속 및 고전력에도 대응가능한 기판은 와이어 본딩영역(wire bonding area)이 최소한 두 부분 이상이 되어야 하기 때문에 여러 층의 기판이 라미네이션(lamination)되어야 하며 바람직하게는 다핀화에 대응하기 위해서는 층수가 4개 이상, 바람직하게는 5층이상의 구조가 되어야 한다. 본 발명에서는 구체적으로 6층 기판을 사용한 것을 예시한 것이다.
캐비티 다운(cavity dowm)형 6층 구조의 다층 회로기판을 제조하는데 있어서, 도 1의 흐름도를 살펴보면 우선, 제1층 내지 제6층의 각각의 기판을 가공하여 준비해 둔다. 상기 준비된 기판 중에서, 최상단의 제1층 기판을 제외하고, 제2층부터 제6층의 하부층 기판들을 정렬하여 접착제를 이용하여 일시에 적층시켜 계단식의 내부홀이 형성되고 상부에 개구부가 형성되는 1차 적층체인 제7층 기판을 제조한다. 이러한 1차 적층단계에서 압력적용시 두께편차에 의한 압력의 불균일 적용을 막기 위해 쿠션패드 또는 충진용 수지등을 이용하여 적층할 수 있다. 1차 적층체인 제7층 기판을 제조한 후에, 준비된 최상층 기판인 제1층 기판을 접착제를 이용하여2차 적층시켜 BGA 기판적층체를 준비하게 된다.
이렇게 준비된 2차 적층체에 관통홀을 형성하고, 이 관통홀을 포함하여 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후 최상단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고 나서 내부홀에 본딩패드등을 형성시키고나서 라우터 등을 이용하여 절단하여 낱개형태의 본 발명에 따른 BGA 기판을 제조한다.
또는 상기 준비된 2차 적층체에 관통홀을 형성하고, 이 관통홀을 포함하여 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후 최상단 및 최하단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고 나서 내부홀에 본딩패드등을 형성시키고나서 라우터 등을 이용하여 절단하여 낱개형태의 BGA 기판적층체를 제조한다. 그 후에, 방열판을 부착시켜 본 발명에서 얻고자 하는 비지에이 기판을 제조하게 된다.
이와 같이, 본 발명에 따른 고성능 BGA 기판의 제조방법은, 별도의 장비 및 추가공정없이 일반적인 방법으로 제조된 기판을 적층할 때 그 단계를 분리함으로써 우수한 효과를 얻게 되어, 종래기술과의 경쟁력에서 우위이다.
도 1에 나타낸 전체 흐름도에 있어서, 각 층의 제조단계를 도 2 내지 도 8에 개략적으로 도시하였고, 이를 참조하여 각 층의 제조단계를 개략적으로 살펴보지만, 예시를 통해 이해를 돕기 위해 구체적으로 명시하지만 이에 한정되는 것은 아니다.
도 2는 도 1에 있어서 상층으로부터 제2층인 기판(2)을 제조하는 단계를 개략적으로 도시하고 있다. 최상층 기판에 직접 접착되는 기판인 제2층 기판(2)은 최상단 기판에서 내부홀을 형성할 때 하부에 회로형성된 층들을 보호하고 전체 적층체의 두께를 조절하기 위해 제공되며, 회로의 형성없이 반도체칩 실장용 내부홀만 형성된다. 도 2에 나타난 바와 같이, 양면에 동박(10)이 적층되어 있는 CCL 기판을 출발재료로 하고, 전면에서 구리를 에칭하고 나서 라우터(router)를 이용하여 반도체 실장용 내부홀을 적정한 크기로 형성시킨다.
본 발명에서 사용가능한 기판은 유리에폭시 수지, 유리비스 머레이미드 트리아진 수지, 유리 폴리이미드 수지, 폴리에킬렌테레프탈레이트, 폴리페닐술폰, 폴리이미드 등을 사용할 수 있으며, 특히 유리에폭시 수지가 바람직하지만, 이에 한정되는 것은 아니다.
또한, 도 3은 도 1에 있어서 제3층과 제4층의 제조단계를 개략적으로 나타낸다. 본 발명에 있어서 반도체칩과 연결되는 본딩패드를 형성하고 반도체칩의 주기능을 수행할 수 있는 도체회로가 형성되는 기판층이 제공되며, 전기신호를 전달하기 위해 도체회로 및 반도체칩 실장용 내부홀이 형성된다. 도 3에 나타난 바와 같이, 양면에 동박(10)을 갖는 CCL 기판에 드라이 필름(D/F)을 라미네이션시키고, 노광, 현상 및 에칭을 포함하는 통상적인 표면처리를 실시하여 기판의 상단부 및 하단부에 도체회로(20)를 형성한다. 그 후, 라우터를 이용하여 내부홀(40)을 적정한 크기로 형성시키고 적층을 용이하게 하기 위해 표면을 흑화처리(30)시킨다.
이러한 도체회로 형성방법으로서는, 텐팅법, 납땜 박리법, 플루오디티브법 등의 통상적인 방법이나, 미리 전해동도금 등으로 도체회로를 형성하고 프리프레그 등의 접착제로 전사시키는 전사법 등도 이용될 수 있다.
한편, 도 4는 도 3의 반도체칩과 연결되는 본딩패드를 형성하고 반도체칩의 주기능을 수행할 수 있는 도체회로가 형성되는 기판층이며 전기신호를 전달하기 위해 도체회로 및 반도체칩 실장용 내부홀이 형성되는 또 다른 기판의 제조방법을 개략적으로 도시하고 있으며, 예를 들어 도 1에 있어서의 상부로부터 제5층인 기판(5)을 제조하는 단계를 나타내고 있고, 상기 방법으로 제조된 기판은 사이드월 도금(sidewall plating)을 갖는다. 우선, 양면에 동박(10)을 갖는 CCL 기판에 먼저 내부 슬롯 라우터(inner slot router)를 이용하여 슬롯(slot)을 형성하고 나서 기판 전면에 걸쳐서 구리를 동도금(15)시킨다. 이후에 D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 통상적인 회로형성처리를 실시하여 도체회로(20)를 형성한 후 드릴을 이용하여 내부홀을 형성시켜 사이드월 도금이 형성된 기판을 준비하며, 이후에 접착을 용이하게 하기 위해 흑화처리(30)를 실시한다. 이러한 사이드월 도금이 형성된 기판의 또 다른 제조방법은 도에서 도시되지 않았지만, 양면에 동박을 갖는 CCL 기판에 내부홀을 먼저 형성하고, D/F 라미네이션, 노광, 현상, Sn/Pb 도금 및 에칭단계를 포함하는 통상적인 표면처리를 실시하여 사이드월 도금이 형성된 회로형성 기판을 제조할 수도 있다.
또한, 내부홀 형성은 드릴 등의 금형에 의한 펀칭 가공 외에도 엔드밀에 의한 절삭가공 등에 의해 실시될 수 있으며, 이러한 내부홀을 형성하는 것은 도 3 및도 4에서와 같이, 도체 회로의 형성전이나 형성 후라도 상관없다.
도 5는 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않고 도체회로도 형성하지 않는 도 1에서 제6층인 기판(6)인 최하층 기판을 제조하는 단계를 개략적으로 도시한다. 최하층 기판(6)은 양면에 동박(10)을 갖는 CCL 기판에 노광, 현상 및 에칭을 포함하는 통상적인 처리를 실시하여 상단의 동박(10)을 제거하여 준비한다.
전술한 바와 같이 도 2 내지 도 5의 제조단계를 통해 준비된 기판들을 프리프레그와 같은 접착제(7)를 이용하여 정렬시켜 놓은 상태를 도 6에 도시하고 있다. 도 6의 상태의 기판들을 일시에 압착하여 상부에 개구부가 형성된 기판적층체(도시되지 않음)를 형성하는 단계를 1차 적층단계라 한다. 이 때, 각 층들의 어긋남을 방지하기 위해 진공압력을 가하면서 리벳(rivet) 방식으로 기판을 적층할 수 있다. 또한, 두께 및 크기편차에 의한 불량발생을 막기 위해 쿠션패드 또는 충진용 수지 등의 방법을 적용하여 압착시킬 수도 있으며, 뒤에 적층될 제1층을 정확한 위치로 적층시키기 위해, 1차 적층체내에 미리 형성해 둔 인스펙터 타겟(inspecter target)을 이용하여 리벳홀을 가공할 스케일 데이터를 확보해 둘 수도 있다. 한편, 상기 프리프레그는 각 층의 내부홀 크기보다 40∼60㎛를 크게 가공하여 준비시킨다. 상기 1차 적층의 적층조건은 180∼220℃ 및 30∼40Kg/cm2인 것이 바람직하다.
또한 본 발명에서 사용하는 접착제(7)로서는 프리프레그, 에폭시 수지에 NBR 등의 고무, 아크릴수지, 폴리비닐부티랄 수지, 페놀수지 등을 배합하여 필름상으로제막하여 얻어진 필름상 접착시트를 사용할 수 있으며, 흐름성이 적은 폴리비닐부티랄 수지, 아크릴계 수지, 페놀 수지의 배합에 의한 필름상 접착제가 바람직하다. 또한, 접착제는 바람직하게는 기판과 동재질의 것이 좋으며, 예를 들어 유리에폭시 수지판에는 유리 에폭시를 침적시킨 프리프레그가 바람직하다.
도 7은 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않고 도체회로도 형성하지 않는 도 1에서 제1층인 기판(1)인 최상층 기판을 제조하는 단계를 개략적으로 도시한다. 최상층 기판(1)은 양면에 동박(10)을 갖는 CCL 기판에 노광, 현상 및 에칭을 포함하는 통상적인 처리를 실시하여 하단의 동박(10)을 제거하여 준비한다.
도 7에서 준비된 최상층 기판인 제1층의 기판(1)과 도 6에서 준비된 1차 적층체인 제7층(2 내지 6) 기판적층체를 프리프레그(7)를 이용하여 접착시키는 2차 적층단계 후의 기판적층체가 도 8에 개략적으로 도시되어 있다. 이 때, 기판의 어긋남을 방지하기 위해 진공압력을 가하면서 리벳(rivet) 방식으로 기판을 적층할 수 있고, 적층체내에 미리 형성해 둔 인스펙터 타겟(inspecter target)을 이용하여 도금 관통홀(PTH)을 형성하기 위한 피닝홀(pinning hole)을 가공할 스케일 데이터를 확보해 둘 수도 있다. 상기 2차 적층의 적층조건은 180∼220℃ 및 30∼40Kg/cm2인 것이 바람직하다. 또한 최상단 및 최하단 기판으로 인해, 기판적층체의 외층 표면처리에 의한 반도체칩 실장을 위한 내부홀이 오염되는 것을 막고, 또한 내부홀의 오염을 방지하기 위해 실시해야 했던 내부홀의 처리단계를 생략할 수 있다. 아울러, 종래기술에서도 언급한 바와 같이 한번에 모든 층들을 적층시킴으로써 두께 및 크기편차에 의해 발생하는 불량발생율을, 추가 공정없이도 일반적으로 기판을 제조하고 나서 이의 적층단계를 조정함으로써 현저히 줄일 수 있다. 이러한 방법은 기판의 층수가 더욱 높아질지라도 큰 제약없이 적용될 수 있다.
한편, 도 9는 본 발명의 구체예에 따라 제조된 적층체에 도체회로를 형성시키는 외층처리단계를 순서의 흐름에 따라 개략적으로 도시한 도이며, 도 10은 본 발명에 따라 방열판이 부착된 고성능 BGA의 최종생성물을 제조하는 최종단계를 개략적으로 도시한 도이다.
도 9를 살펴보면, 도 8에 의해 얻어진 2차 적층체인 BGA 기판적층체의 소정위치에 드릴을 이용하여 도금 관통홀(PTH)을 형성시킨다. 그 후, 관통홀을 포함하여 2차 적층체의 전체에 통상적인 방법으로 무전해 동도금(15)하여 도체피막을 0.1∼5.0㎛, 바람직하게는 1㎛로 형성시킨다. 또한 도 9에 나타낸 바와 같이, 전기신호의 원활한 흐름을 위해 도금 관통홀에 신뢰성이 높은 에폭시 수지로 비아필링(via filling)을 실시하고 완전히 건조시킨다. 완전히 건조되면 상기 적층체의 외층에 드라이필름 레지스트를 라미네이트한 후, 노광, 현상 및 에칭하여 도체회로(20)를 형성한다. 도체회로(20)의 형성 후 상단과 하단에 각각 에폭시계 또는 아크릴계 등의 솔더 레지스트(80 및 90)를 형성하고 나서 내부홀을 보호하고 있던 최상단 및 최하단 기판의 내부홀(40)을 덮고 있던 부분을 라우터로 제거한다. 이에 따라 완전한 반도체 실장용 내부홀(40)이 형성된다.
계속하여 도 10에 나타난 바와 같이, 반도체 실장용 내부홀(40)이 형성된BGA 기판적층체에 반도체칩과 전기적으로 접속되는 본딩패드(60)상에 금도금 또는 은도금을 실시한다. 이것은 반도체칩과 본딩패드를 금 또는 알루미와이어로 와이어본딩(wire bonding)할 때의 접속을 용이하게 하기 위해서이다. 이후에, 낱개형태의 BGA 기판을 제공하기 위해 라우터를 이용하여 낱개화(도 10의 2단계)시킬 수 있다.
낱개화 이후에, 기판의 발열을 원활히 처리하기 위해 프리프레그(7) 등을 이용하여 상기 낱개형태의 BGA 기판 하부에 방열판(heatsink)(70)을 부착하여 본 발명에 따른 HP-BGA를 최종적으로 제조하게 되며, 반도체칩이 칩실장부(100)에 실장되게 된다.
상기 방열판은 통상적으로 동판을 이용하여 제조된다. 여기서 동판을 이용하는 이유는 상술한 적층체를 구성하는 기판이 상기 기판 표면상의 도체회로의 박리를 방지하기 위해 상기 도체회로를 구성하는 구리의 열팽창율과 유사한 유리 에폭시 수지판을 이용하는 경우가 바람직하기 때문에, 상기 유리에폭시 수지판의 열팽창율(즉, 동의 열팽창율)에 동일한 동판을 이용하고 있는 것이 바람직하며, 본 발명에서는 동판을 이용하고 있지만, 대신에 방열성이 높은 알루미늄판, 또는 내부식성이 높은 스테인레스 판 등을 이용할 수도 있다. 상기 동판에 2∼10㎛의 니켈 도금층을 전해도금으로 형성시킨다. 계속하여, 니켈 도금층을 형성할 때 부착된 산성성분을 수세하고나서 기판과의 접착력을 향상시키기 위해 표면을 흑화시켜 제조한다. 또한 방열판은 스트립 타입과 낱개 형태의 방열판이 제공되고 있으며, 일반적인 BGA 기판의 제조방법에서도 적용가능한 스트립 타입의 방열판 뿐만 아니라, 일반적인 방법에서는 적용이 난해한 낱개형태의 방열판을 적용하는 것도 가능하며,본 발명에서는 낱개형태의 방열판이 적절히 사용될 수 있다.
본 발명에 따른 방법에 의해 제조된 HP-BGA에 반도체 칩을 실장할 경우 600∼1000 핀 정도의 핀수를 갖게 되며, 또한 반도체에서 발생하는 열을 효과적으로 분해시켜 고속을 요하는 기판에도 대응가능하다.
전술한 바와 같이, 본 발명에 따른 HP-BGA는 복수층의 기판을 제조할 때 최상층을 제외한 하부층들을 한번에 1차 적층시키고나서 최상층을 2차 적층시키기 때문에, 적층체의 표면처리에 의한 내부홀의 오염을 막고 또한 내부홀의 오염을 방지하기 위해 실시해야 했던 내부홀의 처리단계를 생략할 수 있으며, 2차 적층시에 압력을 균일하여 전달함으로써 종래기술에 비해 현저히 불량발생율을 저감할 수 있다. 상기 내부홀을 보호하기 위한 최상층 기판 및 최하층 기판 또한 일반적인 기판의 제조방법에 의해 제작되어 사용되기 때문에, 추가적인 공정이 불필요하다. 또한, 본 발명에 따라 제조된 BGA 기판은 이상적인 볼 피치(ball pitch)를 가지며 다핀화되고 전기적 및 열적 특성이 우수하며 고전력용으로 응용가능하고 우수한 칩 실장성을 갖는다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (8)

  1. 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 비지에이(BGA) 기판의 제조방법에 있어서,
    복수장의 기판 중에서 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않으면서 도체회로도 형성하지 않은 최상층 기판 및 최하층 기판, 회로형성된 층들을 보호하기 위해 상기 최상층 기판에 접하면서 회로의 형성 없이 반도체칩 실장용 내부홀만 형성된 기판, 및 전기신호를 전달하기 위한 도체회로 및 반도체칩 실장용 내부홀이 형성된 적어도 하나 이상의 기판을 포함하는 복수장의 기판을 각각 준비하는 단계;
    상기 복수장의 기판중에서 최상층 기판을 제외한 하부 기판들을 정렬하여 접착제를 이용하여 일시에 적층시켜 계단식의 내부홀이 형성되고 상부에 개구부가 형성되는 1차 적층체를 제공하는 1차 적층단계;
    준비된 최상단 기판을 상기 1차 적층체에 접착제를 이용하여 적층시켜 1차 적층체의 상부 개구부를 막아 외층처리에 의한 내부홀의 오염을 막고 오염을 방지하기 위해 실시되는 내부홀의 처리단계를 생략할 수 있는 2차 적층체를 제공하는 2차 적층단계; 및
    상기 2차 적층체에 도금 관통홀(PTH)을 형성하고 관통홀을 포함하여 2차 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후, 최상단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고나서 내부홀에 본딩패드를 형성시키고 낱개형태의 BGA 기판을 준비하는 단계를 포함하는 것을 특징으로 하는 비지에이 기판의 제조방법.
  2. 제1항에 있어서, 상기 낱개형태의 BGA 기판 하부에 접착제를 이용하여 방열판을 부착시키는 단계를 더욱 포함하는 것을 특징으로 하는 비지에이 기판의 제조방법.
  3. 도체회로, 반도체칩과 전기적으로 접속되는 본딩패드 및 반도체칩 실장을 위한 내부홀이 형성된 복수장의 인쇄회로기판을 포함하는 비지에이 기판의 제조방법에 있어서,
    복수장의 기판 중에서 안쪽에 적층되는 기판의 내부홀을 보호하기 위해 반도체 실장용 내부홀을 형성시키지 않으면서 도체회로도 형성하지 않은 최상층 기판 및 최하층 기판, 회로형성된 층들을 보호하기 위해 상기 최상층 기판에 접하면서 회로의 형성 없이 반도체칩 실장용 내부홀만 형성된 기판, 및 전기신호를 전달하기 위한 도체회로 및 반도체칩 실장용 내부홀이 형성된 적어도 하나 이상의 기판을 포함하는 복수장의 기판을 각각 준비하는 단계;
    상기 복수장의 기판중에서 최상층 기판을 제외한 하부 기판들을 정렬하여 접착제를 이용하여 일시에 적층시켜 계단식의 내부홀이 형성되고 상부에 개구부가 형성되는 1차 적층체를 제공하는 1차 적층단계;
    준비된 최상단 기판을 상기 1차 적층체에 접착제를 이용하여 적층시켜 1차 적층체의 상부 개구부를 막아 외층처리에 의한 내부홀의 오염을 막고 오염을 방지하기 위해 실시되는 내부홀의 처리단계를 생략할 수 있는 2차 적층체를 제공하는 2차 적층단계;
    상기 2차 적층체에 도금 관통홀(PTH)을 형성하고 관통홀을 포함하여 2차 적층체 전체에 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시하여 2차 적층체에 도체회로를 형성시킨 후, 최상단 기판 및 최하단 기판에서 반도체칩 실장용 내부홀을 덮고 있는 부분을 제거하여 내부홀을 형성시키고나서 내부홀에 본딩패드를 형성시키고 낱개형태의 BGA 기판을 준비하는 단계; 및
    상기 낱개형태의 BGA 기판 하부에 접착제를 이용하여 방열판을 부착시키는 단계를 포함하는 것을 특징으로 하는 비지에이 기판의 제조방법.
  4. 제1항 또는 제3항에 있어서, 상기 프리프레그는 기판의 내부홀 크기보다 40∼60㎛를 크게 가공하는 것을 특징으로 하는 비지에이 기판의 제조방법.
  5. 제1항 또는 제3항에 있어서, 상기 1차 및 2차 적층단계의 적층조건이 180∼220℃ 및 30∼40Kg/cm2인 것을 특징으로 하는 비지에이 기판의 제조방법.
  6. 제2항 또는 제3항에 있어서, 상기 방열판은 낱개형태의 방열판인 것을 특징으로 하는 비지에이 기판의 제조방법.
  7. 제1항 또는 제3항에 있어서, 상기 적어도 하나의 회로형성 기판은 CCL기판에 내부홀을 먼저 형성하고 나서 동도금, D/F 라미네이션, 노광, 현상, Sn/Pb 도금 및 에칭단계를 포함하는 형성처리를 실시하여 사이드월 도금이 형성된 것을 특징으로 하는 비지에이 기판의 제조방법.
  8. 제1항 또는 제3항에 있어서, 상기 회로형성 기판은 CCL기판에 내부 슬롯을 먼저 형성하고 나서 동도금, D/F 라미네이션, 노광, 현상 및 에칭을 포함하는 회로 형성처리를 실시한 후 드릴을 이용하여 내부홀을 형성하여 사이드월 도금이 형성된 것을 특징으로 하는 비지에이 기판의 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
US20050130431A1 (en) * 2003-12-12 2005-06-16 Advanced Semiconductor Engineering Inc. Method for making a package substrate without etching metal layer on side walls of die-cavity
KR100688500B1 (ko) * 2004-09-06 2007-03-02 삼성전자주식회사 반도체 칩 보호용 더미 패키지 기판을 구비하는 멀티스택패키지와 그 제조 방법
US7236562B2 (en) * 2005-11-03 2007-06-26 General Electric Company Method of assembly and thermal management of CT detector electronics circuits
KR100782405B1 (ko) * 2006-10-27 2007-12-07 삼성전기주식회사 인쇄회로기판 제조방법
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
TWI411051B (zh) * 2009-12-02 2013-10-01 Mstar Semiconductor Inc 封裝層疊方法與結構及其電路板系統
US9161461B2 (en) * 2012-06-14 2015-10-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with stepped holes
CN103745932B (zh) * 2014-01-23 2016-04-13 无锡江南计算技术研究所 Wb型封装基板的制作方法
KR20200073051A (ko) * 2018-12-13 2020-06-23 엘지이노텍 주식회사 인쇄회로기판

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183272A (ja) * 1991-12-26 1993-07-23 Ibiden Co Ltd 多層電子部品搭載用基板の製造方法
JPH0897560A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH08264958A (ja) * 1995-03-28 1996-10-11 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH1013035A (ja) * 1996-06-19 1998-01-16 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH10116933A (ja) * 1996-10-09 1998-05-06 Ibiden Co Ltd Ｉｃ搭載用多層プリント配線板
JPH10178122A (ja) * 1996-12-18 1998-06-30 Ibiden Co Ltd Ｉｃ搭載用多層プリント配線板
JPH11251748A (ja) * 1998-03-03 1999-09-17 Hitachi Chem Co Ltd 半導体搭載用プリント基板の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298897B1 (ko) * 1998-12-23 2001-09-22 이형도 인쇄회로기판제조방법
US20010000156A1 (en) * 1999-06-04 2001-04-05 Cheng David C. H. Package board structure and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183272A (ja) * 1991-12-26 1993-07-23 Ibiden Co Ltd 多層電子部品搭載用基板の製造方法
JPH0897560A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH08264958A (ja) * 1995-03-28 1996-10-11 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH1013035A (ja) * 1996-06-19 1998-01-16 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH10116933A (ja) * 1996-10-09 1998-05-06 Ibiden Co Ltd Ｉｃ搭載用多層プリント配線板
JPH10178122A (ja) * 1996-12-18 1998-06-30 Ibiden Co Ltd Ｉｃ搭載用多層プリント配線板
JPH11251748A (ja) * 1998-03-03 1999-09-17 Hitachi Chem Co Ltd 半導体搭載用プリント基板の製造方法

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