JPH11220049A - サブストレ−トの製造方法 - Google Patents
サブストレ−トの製造方法Info
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- JPH11220049A JPH11220049A JP3400998A JP3400998A JPH11220049A JP H11220049 A JPH11220049 A JP H11220049A JP 3400998 A JP3400998 A JP 3400998A JP 3400998 A JP3400998 A JP 3400998A JP H11220049 A JPH11220049 A JP H11220049A
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- Japan
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- substrate
- conductive layer
- resist ink
- hole
- wiring pattern
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 膨れや凹凸がなく平坦度がすぐれたサブスト
レ−トを製品歩留りよく製造し、また半導体装置の信頼
性を高める。 【解決手段】 半導体チップを搭載する基板の両面に配
線パタ−ンを設け、穿設したスル−ホ−ルに導電層を設
け、該導電層を介し前記両面の配線パタ−ンを電気的に
接続するサブストレ−トの製造方法において、前記導電
層４を設けたスル−ホ−ル３にレジストインク５を充填
し、該レジストインク５を充填した基板１を真空脱泡す
る。また、必要に応じて前記真空脱泡した後、配線パタ
−ン２にソルダ−レジスト７を塗布し、基板１を再度真
空脱泡する。
レ−トを製品歩留りよく製造し、また半導体装置の信頼
性を高める。 【解決手段】 半導体チップを搭載する基板の両面に配
線パタ−ンを設け、穿設したスル−ホ−ルに導電層を設
け、該導電層を介し前記両面の配線パタ−ンを電気的に
接続するサブストレ−トの製造方法において、前記導電
層４を設けたスル−ホ−ル３にレジストインク５を充填
し、該レジストインク５を充填した基板１を真空脱泡す
る。また、必要に応じて前記真空脱泡した後、配線パタ
−ン２にソルダ−レジスト７を塗布し、基板１を再度真
空脱泡する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置用のサブ
ストレ−トの製造方法に関する。
ストレ−トの製造方法に関する。
【０００２】
【従来の技術】半導体装置は高密度化、小型化の一手段
として半導体チップを搭載し外部接続端子と接続するの
にサブストレ−ト（配線基板）が使用される。サブスト
レ−トは配線パタ−ンを両面に設け、穿設したスル−ホ
−ルに導電層を形成し、該導電層を介して前記両面の配
線パタ−ンを電気的に接続し、スル−ホ−ルには導電層
の保護及び電気的特性の安定化のためにレジストインク
が充填されている。また、配線パタ−ンにはソルダ−レ
ジストが損傷や短絡の防止のために塗布される。なお、
サブストレ−トは必要に応じて２層以上を積層した多層
配線基板として使用される。
として半導体チップを搭載し外部接続端子と接続するの
にサブストレ−ト（配線基板）が使用される。サブスト
レ−トは配線パタ−ンを両面に設け、穿設したスル−ホ
−ルに導電層を形成し、該導電層を介して前記両面の配
線パタ−ンを電気的に接続し、スル−ホ−ルには導電層
の保護及び電気的特性の安定化のためにレジストインク
が充填されている。また、配線パタ−ンにはソルダ−レ
ジストが損傷や短絡の防止のために塗布される。なお、
サブストレ−トは必要に応じて２層以上を積層した多層
配線基板として使用される。
【０００３】従来、サブストレ−トの製造においては、
スル−ホ−ルに充填したレジストインク中の溶剤の除去
や硬化のために加熱作用を与え乾燥させている。さら
に、配線パタ−ンにソルダ−レジストを塗布した後、水
分を除去するために同様に乾燥させる。
スル−ホ−ルに充填したレジストインク中の溶剤の除去
や硬化のために加熱作用を与え乾燥させている。さら
に、配線パタ−ンにソルダ−レジストを塗布した後、水
分を除去するために同様に乾燥させる。
【０００４】
【この発明が解決しようとする課題】これら乾燥やリフ
ロ−を施した際に、ポップコ−ンと称される局部的な膨
れ或は凹凸がレジストインク充填部やソルダ−レジスト
塗布部に発生し、基板の平坦度が劣化し、厚みむらがで
きる。特に基板が薄いもの例えば０．１ｍｍ以下のもの
では前記膨れや凹凸が多く顕在化し製品歩留りが非常に
低下する。
ロ−を施した際に、ポップコ−ンと称される局部的な膨
れ或は凹凸がレジストインク充填部やソルダ−レジスト
塗布部に発生し、基板の平坦度が劣化し、厚みむらがで
きる。特に基板が薄いもの例えば０．１ｍｍ以下のもの
では前記膨れや凹凸が多く顕在化し製品歩留りが非常に
低下する。
【０００５】基板の平坦度の低下は半導体チップの接着
搭載において、接着不良の原因となり、半導体チップの
剥離やパッケージにクラックを生じさせる。
搭載において、接着不良の原因となり、半導体チップの
剥離やパッケージにクラックを生じさせる。
【０００６】本発明は平坦度がすぐれ厚みむらのないサ
ブストレ−トを製品歩留りよく製造し、また半導体装置
の信頼性を高めることを目的とする。
ブストレ−トを製品歩留りよく製造し、また半導体装置
の信頼性を高めることを目的とする。
【０００７】
【課題を解決するための手段】本発明の要旨は、半導体
チップを搭載する基板の両面に配線パタ−ンを設けると
ともに、穿設したスル−ホ−ルに導電層を設け、該導電
層を介し前記両面の配線パタ−ンを電気的に接続するサ
ブストレ−トの製造方法において、前記導電層を設けた
スル−ホ−ルにレジストインクを充填し、該レジストイ
ンクを充填した基板を真空脱泡することを特徴とするサ
ブストレ−トの製造方法にある。他の要旨は、前記導電
層を設けたスル−ホ−ルにレジストインクを充填し、該
レジストインクを充填した基板を真空脱泡し、前記配線
パタ−ンにソルダ−レジストを塗布し、基板を再度真空
脱泡するサブストレ−トの製造方法にある。
チップを搭載する基板の両面に配線パタ−ンを設けると
ともに、穿設したスル−ホ−ルに導電層を設け、該導電
層を介し前記両面の配線パタ−ンを電気的に接続するサ
ブストレ−トの製造方法において、前記導電層を設けた
スル−ホ−ルにレジストインクを充填し、該レジストイ
ンクを充填した基板を真空脱泡することを特徴とするサ
ブストレ−トの製造方法にある。他の要旨は、前記導電
層を設けたスル−ホ−ルにレジストインクを充填し、該
レジストインクを充填した基板を真空脱泡し、前記配線
パタ−ンにソルダ−レジストを塗布し、基板を再度真空
脱泡するサブストレ−トの製造方法にある。
【０００８】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。図面において、１は半導体チップが搭載され
る基板で、例えばガラス繊維等をベ−スとしてＢＴ（ビ
スマレイミドトリアジン）レジン、エポキシ、又はポリ
イミドを含浸させた基板が採用される。該基板１の両面
には配線パタ−ン２が予め貼着した金属箔をエッチング
して形成されている。
説明する。図面において、１は半導体チップが搭載され
る基板で、例えばガラス繊維等をベ−スとしてＢＴ（ビ
スマレイミドトリアジン）レジン、エポキシ、又はポリ
イミドを含浸させた基板が採用される。該基板１の両面
には配線パタ−ン２が予め貼着した金属箔をエッチング
して形成されている。
【０００９】３はスル−ホ−ルで、前記基板１に例えば
レ−ザ−或はドリル等で多数穿設されている。該スル−
ホ−ル３の内壁には導電層４が電解めっき、無電解めっ
き等により形成され、両面の配線パタ−ン２を電気的に
接続している。
レ−ザ−或はドリル等で多数穿設されている。該スル−
ホ−ル３の内壁には導電層４が電解めっき、無電解めっ
き等により形成され、両面の配線パタ−ン２を電気的に
接続している。
【００１０】５は前記スル−ホ−ル３にスクリ−ン印刷
法等で充填したレジストインクであり、前記導電層４を
保護しまた電気的特性を安定させる働きがある。該レジ
ストインク５は基板１の板面より曲面状に盛りあがるよ
うに充填される。その盛りあげ高さは配線パタ−ン２に
塗布するソルダ−レジストの厚みと殆ど同じか多少低め
にされ、研磨除去矯正作業を省略できるようにしてい
る。
法等で充填したレジストインクであり、前記導電層４を
保護しまた電気的特性を安定させる働きがある。該レジ
ストインク５は基板１の板面より曲面状に盛りあがるよ
うに充填される。その盛りあげ高さは配線パタ−ン２に
塗布するソルダ−レジストの厚みと殆ど同じか多少低め
にされ、研磨除去矯正作業を省略できるようにしてい
る。
【００１１】前記スル−ホ−ル３にレジストインク５を
充填した後、前記レジストインク内の溶剤の除去と硬化
させるために加熱して乾燥するが、この際、前記充填上
面に凹みや凹凸が生じ、或はスル−ホ−ル３内にボイド
が残存する。特に板厚が薄い基板１ではボイド等の悪影
響が顕在化して前記凹凸が多発し不良品になるので、本
発明ではスル−ホ−ル３にレジストインク５を充填した
基板１を、乾燥する前に真空脱泡容器６に入れ真空引き
装置（図示しない）により真空脱泡を行なう。該真空脱
泡でレジストインク５に内在した或は前記充填中に混入
した気泡を除去し、ボイドや凹凸の発生を防止する。
充填した後、前記レジストインク内の溶剤の除去と硬化
させるために加熱して乾燥するが、この際、前記充填上
面に凹みや凹凸が生じ、或はスル−ホ−ル３内にボイド
が残存する。特に板厚が薄い基板１ではボイド等の悪影
響が顕在化して前記凹凸が多発し不良品になるので、本
発明ではスル−ホ−ル３にレジストインク５を充填した
基板１を、乾燥する前に真空脱泡容器６に入れ真空引き
装置（図示しない）により真空脱泡を行なう。該真空脱
泡でレジストインク５に内在した或は前記充填中に混入
した気泡を除去し、ボイドや凹凸の発生を防止する。
【００１２】前記真空脱泡により充填したレジストイン
ク５の面に気泡が抜けた出た部分に凹みが生じるが、該
真空脱泡はレジストインク５に流動性がある状態のとき
になされるから、当該凹みは自発的に修復されなだらか
になる。
ク５の面に気泡が抜けた出た部分に凹みが生じるが、該
真空脱泡はレジストインク５に流動性がある状態のとき
になされるから、当該凹みは自発的に修復されなだらか
になる。
【００１３】真空脱泡した後、基板１は公知のよう乾燥
され、レジストインク５内の溶剤が除去され、且つ硬化
される。次いで、ソルダ−レジスト７が基板１の配線パ
タ−ン２の形成面上にスクリ−ン印刷法等により塗布さ
れる。該ソルダ−レジスト７の塗布は前記レジストイン
ク５を充填し盛りあげた板面からの高さを被覆する厚
み、或は盛りあげ高さと同等になされる。
され、レジストインク５内の溶剤が除去され、且つ硬化
される。次いで、ソルダ−レジスト７が基板１の配線パ
タ−ン２の形成面上にスクリ−ン印刷法等により塗布さ
れる。該ソルダ−レジスト７の塗布は前記レジストイン
ク５を充填し盛りあげた板面からの高さを被覆する厚
み、或は盛りあげ高さと同等になされる。
【００１４】前記塗布を基板１の両面、或は片面に行っ
てから、必要に応じて再度真空脱泡容器６に入れて真空
脱泡し巻き込んだ気泡等を取り除く。該再度の真空脱泡
により配線パタ−ン２上のソルダ−レジスト７に膨れや
凹凸の発生がなく、均一な厚みで且つ平坦度がすぐれた
基板１が得られる。
てから、必要に応じて再度真空脱泡容器６に入れて真空
脱泡し巻き込んだ気泡等を取り除く。該再度の真空脱泡
により配線パタ−ン２上のソルダ−レジスト７に膨れや
凹凸の発生がなく、均一な厚みで且つ平坦度がすぐれた
基板１が得られる。
【００１５】その後、前記ソルダ−レジスト７に配線パ
タ−ン２の外部接続部パタ−ンを焼付けて現像し、外部
接続部８上のソルダ−レジスト７を図５に示すように除
去する。該外部接続部８には金、銀等の貴金属がめっき
されサブストレ−ト９が製造される。
タ−ン２の外部接続部パタ−ンを焼付けて現像し、外部
接続部８上のソルダ−レジスト７を図５に示すように除
去する。該外部接続部８には金、銀等の貴金属がめっき
されサブストレ−ト９が製造される。
【００１６】
【発明の効果】本発明では前記のように基板に穿設され
導電層を形成したスル−ホ−ルにレジストインクを充填
し、真空脱泡し、また必要に応じて配線パタ−ンにソル
ダ−レジストを塗布してから再度真空脱泡するので、基
板が薄くまたスル−ホ−ルが微孔で多数穿設されていて
も局部的な膨れ、凹凸が生ぜず、平坦度が高いサブスト
レ−トが製造できる。
導電層を形成したスル−ホ−ルにレジストインクを充填
し、真空脱泡し、また必要に応じて配線パタ−ンにソル
ダ−レジストを塗布してから再度真空脱泡するので、基
板が薄くまたスル−ホ−ルが微孔で多数穿設されていて
も局部的な膨れ、凹凸が生ぜず、平坦度が高いサブスト
レ−トが製造できる。
【００１７】本発明によるサブストレ−トは平坦度がす
ぐれ厚みむらがないので、半導体チップを密に接着搭載
でき、チップ剥離などが発生せず信頼性の高い半導体装
置が得られる等の効果がある。
ぐれ厚みむらがないので、半導体チップを密に接着搭載
でき、チップ剥離などが発生せず信頼性の高い半導体装
置が得られる等の効果がある。
【図１】本発明の１実施例におけるスル−ホ−ルへのレ
ジストインクの充填を示す図。
ジストインクの充填を示す図。
【図２】本発明の１実施例における基板の真空脱泡を示
す図。
す図。
【図３】本発明の１実施例における配線パタ−ン上にソ
ルダ−レジスト塗布を示す図。
ルダ−レジスト塗布を示す図。
【図４】本発明の１実施例におけるソルダ−レジスト塗
布した後の真空脱泡を示す図。
布した後の真空脱泡を示す図。
【図５】本発明の１実施例によるサブストレ−トを示す
図。
図。
１ 基板 ２ 配線パタ−ン ３ スル−ホ−ル ４ 導電層 ５ レジストインク ６ 真空脱泡容器 ７ ソルダ−レジスト ８ 外部接続部 ９ サブストレ−ト
Claims (3)
- 【請求項１】 半導体チップを搭載する基板の両面に配
線パタ−ンを設けるとともに、穿設したスル−ホ−ルに
導電層を設け、該導電層を介し前記両面の配線パタ−ン
を電気的に接続するサブストレ−トの製造方法におい
て、前記導電層を設けたスル−ホ−ルにレジストインク
を充填し、該レジストインクを充填した基板を真空脱泡
することを特徴とするサブストレ−トの製造方法。 - 【請求項２】 半導体チップを搭載する基板の両面に配
線パタ−ンを設けるとともに、穿設したスル−ホ−ルに
導電層を設け、該導電層を介し前記両面の配線パタ−ン
を電気的に接続するサブストレ−トの製造方法におい
て、前記導電層を設けたスル−ホ−ルにレジストインク
を充填し、該レジストインクを充填した基板を真空脱泡
し、前記配線パタ−ンにソルダ−レジストを塗布し、基
板を再度真空脱泡するサブストレ−トの製造方法。 - 【請求項３】 前記スル−ホ−ルへのレジストインクの
充填が、基板面より盛りあげ状になされることを特徴と
する請求項１又は請求項２記載のサブストレ−トの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3400998A JPH11220049A (ja) | 1998-01-30 | 1998-01-30 | サブストレ−トの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3400998A JPH11220049A (ja) | 1998-01-30 | 1998-01-30 | サブストレ−トの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220049A true JPH11220049A (ja) | 1999-08-10 |
Family
ID=12402434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3400998A Pending JPH11220049A (ja) | 1998-01-30 | 1998-01-30 | サブストレ−トの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220049A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102238813A (zh) * | 2010-04-29 | 2011-11-09 | 南亚电路板股份有限公司 | 印刷电路板及其制作方法 |
| JPWO2010097905A1 (ja) * | 2009-02-25 | 2012-08-30 | セイコーインスツル株式会社 | パッケージの製造方法及び圧電振動子、発振器、電子機器、並びに電波時計 |
| CN114040585A (zh) * | 2021-12-15 | 2022-02-11 | 生益电子股份有限公司 | 一种印制电路板的阻焊塞孔方法以及印制电路板 |
-
1998
- 1998-01-30 JP JP3400998A patent/JPH11220049A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010097905A1 (ja) * | 2009-02-25 | 2012-08-30 | セイコーインスツル株式会社 | パッケージの製造方法及び圧電振動子、発振器、電子機器、並びに電波時計 |
| CN102238813A (zh) * | 2010-04-29 | 2011-11-09 | 南亚电路板股份有限公司 | 印刷电路板及其制作方法 |
| CN114040585A (zh) * | 2021-12-15 | 2022-02-11 | 生益电子股份有限公司 | 一种印制电路板的阻焊塞孔方法以及印制电路板 |
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