KR20200002267A - 임베디드 회로기판 제조방법 - Google Patents

Abstract

본 발명에 따른 임베디드 회로기판 제조방법은 a)칩내장홀과 내층회로가 형성된 내층회로기판을 준비하는 단계와, b)준비된 상기 내층회로기판의 하측면에 고정테이프를 가접하는 단계와, c)하측면에 고정테이프가 가접된 상기 내층회로기판의 칩내장홀에 칩을 수용하는 단계와, d)상기 칩내장홀에 칩이 수용된 상기 내층회로기판의 상측면에 제1절연층을 접합하는 단계와, e)상기 제1절연층이 접합된 상기 내층회로기판의 하측면에 가접된 고정테이프를 제거하고, 상기 칩내장홀에 수용된 칩과 상기 내층회로기판의 내층회로를 전기적으로 연결시키는 단계와, f)상기 칩내장홀에 수용된 칩과 내층회로가 전기적으로 연결된 상기 내층회로기판의 하측면에 제2절연층을 접합하는 단계와, g)상기 내층회로기판의 상, 하측면에 접합된 제1절연층 및 제2절연층에 외층회로를 형성하는 단계를 포함하여, 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되어 구조적 안정성 증가 및 칩 자세 불량(laser miss aligment)에 따른 칩 연결불량이 발생하지 않고, 전도성 잉크 인쇄를 실시할 시, 상기 칩과 칩내장홀의 사이 공간에 충진된 절연재(레진)에 의해 인쇄 영역에 단턱 또는 빈 공간이 없어, 제조불량 확률이 줄어듬과 동시에, 종래보다 제조난이도가 낮아짐은 물론, 양상률이 증가하는 임베디드 회로기판 제조방법을 제공한다.

Description

임베디드 회로기판 제조방법{Embedded circuit board manufacturing method}

본 발명은 전자소자 칩이 내장되는 임베디드 회로기판 제조방법에 관한 것으로, 더욱 상세하게는 상기 칩이 내장되는 칩내장홀이 형성된 내층회로기판을 준비한 후, 상기 칩내장홀의 하측면에 고정테이프를 가접하고, 상기 고정테이프가 가접된 칩내장홀에 칩을 수용하며, 상기 칩이 수용된 내층회로기판 상측에 제1절연층을 핫프레스로 적층하여, 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되고, 상기 제1절연층의 절연재(레진)에 의해 칩이 칩내장홀에 고정되면, 가접된 고정테이프를 제거한 후, 전도성 잉크를 인쇄하는데, 이때 칩과 칩내장홀의 사이 공간에 충진된 절연재(레진)에 의해 인쇄영역에 단턱 또는 빈 공간이 없어, 제조불량 확률이 줄어 듬과 동시에, 종래보다 제조난이도가 낮아짐은 물론, 양상률이 증가하는 임베디드 회로기판 제조방법에 관한 것이다.

최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.

현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.

따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.

이와 같이, 전자 부품의 고기능화 및 소형화의 요구에 부합하여, 단위 면적당 실장 효율을 높이기 위해 전자 부품을 매립할 수 있는 캐비티가 구비되는 캐비티 인쇄회로기판에 대한 연구가 활발히 진행되고 있다.

이러한 캐비티 인쇄회로기판의 경우, 2회의 프레스 작업으로 제작하고 있다. 또한, 패키지 산업에서는 경박 단소화를 위해 초박막 재질에 대한 개발이 활발히 이루어지고 있으며, 이와 동시에 인쇄회로기판의 초박막 피치 관리가 요구되고 있다.

이와 맞물려, 종래의 인쇄회로기판은 회로층이 짝수 층에서 집적화를 위해 홀수 층으로 전환되고 있지만, 이 같은 홀수 층의 인쇄회로기판에는 인쇄회로기판의 내외부에 실장되는 소자들이 모두 인쇄회기판의 상부에 실장되고 있는 상황이다.

종래의 임베디드 회로기판을 제조할 시, 전자소자인 칩을 기판 내에 매립한 후 비아를 통해 칩과 회로를 연결하는 방식이였으나, 이러한 경우 칩의 틀어짐, 레이저 가공오차, 제품 신축율 문제로 인해, 상기 칩 및 비아 간 연결에 문제가 발생하였다.

또한 레이저 가공 후 칩과 비아 간의 연결 여부확인이 어렵웠고, 불량 발생 시, 칩 및 회로기판을 재생하여 사용하지 못하는 문제점이 있었다.

관련 선행기술로는 대한민국 공개특허 제10-2012-0028010호(2012.03.22. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.

본 발명은 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되어 구조적 안정성 증가 및 칩 자세 불량(laser miss aligment)에 따른 칩 연결불량이 발생하지 않고, 전도성 잉크 인쇄를 실시할 시, 상기 칩과 칩내장홀의 사이 공간에 충진된 절연재(레진)에 의해 인쇄 영역에 단턱 또는 빈 공간이 없어, 제조불량 확률이 줄어듬과 동시에, 종래보다 제조난이도가 낮아짐은 물론, 양상률이 증가하는 임베디드 회로기판 제조방법을 제공하는 것을 그 목적으로 한다.

본 발명에 따른 임베디드 회로기판 제조방법은 a)칩내장홀과 내층회로가 형성된 내층회로기판을 준비하는 단계와, b)준비된 상기 내층회로기판의 하측면에 고정테이프를 가접하는 단계와, c)하측면에 고정테이프가 가접된 상기 내층회로기판의 칩내장홀에 칩을 수용하는 단계와, d)상기 칩내장홀에 칩이 수용된 상기 내층회로기판의 상측면에 제1절연층을 접합하는 단계와, e)상기 제1절연층이 접합된 상기 내층회로기판의 하측면에 가접된 고정테이프를 제거하고, 상기 칩내장홀에 수용된 칩과 상기 내층회로기판의 내층회로를 전기적으로 연결시키는 단계와, f)상기 칩내장홀에 수용된 칩과 내층회로가 전기적으로 연결된 상기 내층회로기판의 하측면에 제2절연층을 접합하는 단계와, g)상기 내층회로기판의 상, 하측면에 접합된 제1절연층 및 제2절연층에 외층회로를 형성하는 단계를 포함한다.

이때 본 발명에 따른 상기 a)단계인 칩내장홀이 형성된 내층회로기판을 준비하는 단계는 a-1)상, 하면에 동박이 적층된 베이스판을 준비하는 단계와, a-2)준비된 상기 베이스판 중 칩이 실장될 해당 위치에 칩내장홀을 형성하는 단계와, a-3)칩내장홀이 형성된 상기 베이스판에 동도금층을 형성하는 단계와, a-4)상기 베이스판의 동도금층을 내층회로패턴으로 식각하여, 상기 베이스판에 내층회로를 형성하는 단계로 내층회로기판이 준비된다.

여기서 본 발명에 따른 상기 a-2)단계인 상기 베이스판 중 칩이 실장될 해당 위치에 칩내장홀을 형성하는 단계에서는 상기 베이스판에서 칩내장홀을 형성할 시, 선택적으로 비아홀을 함께 형성할 수 있다.

그리고 본 발명에 따른 상기 d)단계인 상기 내층회로기판의 상측면에 제1절연층을 접합하여 절연하는 단계에서는 상면에 제1동박층이 적층된 핫프레스로 상기 내층회로기판의 상측면에 접합한다.

이때 본 발명에 따른 상기 d)단계인 상기 내층회로기판의 상측면에 제1절연층을 접합하여 절연하는 단계에서 핫프레스로 상기 내층회로기판의 상측면에 제1절연층을 접합할 시, 용융된 제1절연층의 절연재가 상기 칩내장홀 중 칩의 주변 공간으로 충진되어 상기 칩이 해당 정위치에 고정된다.

또한 본 발명에 따른 상기 e)단계인 상기 내층회로기판의 하측면에 가접된 고정테이프를 제거하고, 칩과 내층회로를 전기적으로 연결시키는 단계에서는 전도성 잉크를 해당 도전패턴으로 인쇄하여 상기 칩과 내층회로를 전기적으로 연결한다.

그리고 본 발명에 따른 상기 f)단계인 상기 내층회로기판의 하측면에 제2절연층을 접합하는 단계에서는 상면에 제2동박층이 적층된 제2절연층을 핫프레스로 상기 내층회로기판의 하측면에 접합한다.

본 발명의 일 실시 예에 따른 임베디드 회로기판 제조방법은 다음과 같은 효과를 가진다.

첫째, 칩이 내장되는 칩내장홀이 형성된 내층회로기판을 준비한 후, 상기 칩내장홀의 하측면에 고정테이프를 가접하고, 상기 고정테이프가 가접된 칩내장홀에 칩을 수용하며, 상기 칩이 수용된 내층회로기판 상측에 제1절연층을 핫프레스로 적층하여, 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되어 구조적 안정성 증가 및 종래와 같이 칩이 해당 위치에서 틀어짐에 레이저 가공오차(laser miss aligment)에 따른 칩 연결불량이 발생하지 않는 효과를 가진다.

둘째, 상기 제1절연층의 절연재(레진)에 의해 칩이 칩내장홀에 고정되면, 가접된 고정테이프를 제거한 후, 전도성 잉크 인쇄를 실시할 시, 상기 칩과 칩내장홀의 사이 공간에 충진된 절연재(레진)에 의해 인쇄 영역에 단턱 또는 빈 공간이 없어, 제조불량 확률이 줄어 듬과 동시에, 종래보다 제조난이도가 낮아짐은 물론, 양상률이 증가하는 효과를 가진다.

셋째, 전도성 잉크로 칩과 회로를 연결함에 따라 칩의 틀어짐 여부 등이 육안 확인 가능하며 불량 발생 시, 재생 및 수정이 가능한 효과를 가진다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들은 대체할 수 있는 균등한 변형 예들이 있을 수 있음을 이해하여야 한다.

본 발명은 전자소자 칩이 내장되는 칩내장홀이 형성된 내층회로기판을 준비한 후, 상기 칩내장홀의 하측면에 고정테이프를 가접하고, 상기 고정테이프가 가접된 칩내장홀에 칩을 수용하며, 상기 칩이 수용된 내층회로기판 상측에 제1절연층을 핫프레스로 적층하여, 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되고, 상기 제1절연층의 절연재(레진)에 의해 칩이 칩내장홀에 고정되면, 가접된 고정테이프를 제거한 후, 전도성 잉크를 인쇄하는데, 이때 칩과 칩내장홀의 사이 공간에 충진된 절연재(레진)에 의해 인쇄영역에 단턱 또는 빈 공간이 없어, 제조불량 확률이 줄어 듬과 동시에, 종래보다 제조난이도가 낮아짐은 물론, 양상률이 증가하는 임베디드 회로기판 제조방법에 관한 것으로, 도면을 참조하여 살펴보면 다음과 같다.

본 발명의 일 실시 예에 따른 임베디드 회로기판 제조방법은 먼저 a)단계로, 칩내장홀(20)과 내층회로(30)가 형성된 내층회로기판(10)을 준비한다.

이때 a)단계인 칩내장홀(20)이 형성된 내층회로기판(10)을 준비하는 단계는 복수 개의 과정으로 준비되는데, 이를 보다 상세하게 살펴보면, a-1)과정으로 상, 하면에 동박(12, 13)이 적층된 베이스판(11)을 준비한다. 여기서 상기 베이스판(11)은 마이크로 단위의 두께를 가지고, 절연성이 좋은 수지재로 이루어지며, 또한 내충격성, 치수안정성 및 내마찰성이 좋은 폴리이미드 또는 커버레이로 상기 베이스판(11)을 이룰 수 있다.

그리고 상기 베이스판(11)의 상,하면에 적층되는 동박(12, 13)은 동도금으로 해당 두께의 얇은 동박을 형성하거나, 또는 동박을 상기 베이스판(11)의 상,하면에 접합하여 형성할 수 있다.

상기한 a-1)과정에 의해 상,하면에 동박(12, 13)이 적층된 베이스판(11)이 준비되면, 다음은 a-2)과정으로 준비된 상기 베이스판(11) 중, 칩(50)이 실장될 해당 위치에 칩내장홀(20)을 형성한다.

이때 상기 칩내장홀(20)은 레이저 또는 밀링을 이용한 드릴링으로 형성하는 것이 바람직하고, 해당 위치의 상, 하면의 동박(12, 13)과 함께 베이스판(11)이 관통되어, 상기 칩내장홀(20)을 형성한다.

상기 베이스판(11)에 칩내장홀(20)을 형성할 시, 선택적으로 비아홀(14)을 함께 레이저 드릴링할 수도 있는데, 이때 비아홀은 상기 상면의 동박(12)과 함께 베이스판(11)을 드릴링하여 형성하는 것이 바람직하다.

상기한 a-2)과정에 의해 상기 베이스판(11) 중, 칩(50)이 실장될 해당 위치에 칩내장홀(20)이 형성되면, 다음은 a-3)과정으로 칩내장홀(20)이 형성된 상기 베이스판(11)에 동도금층(15)을 형성하는데, 이때 무전해동도금을 선 실시한 다음, 전해동도금을 후 실시하여 상기 베이스판(11)의 상,하 각각의 표면에 동도금층(15)을 형성한다.

이때 상기 베이스판(11)에 칩내장홀(20)과 함께 상기 비아홀이 형성된 경우, 상기 비아홀은 동도금에 의해 동도금으로 메워져, 상,하측 내층회로를 전기적으로 연결하는 비아로 형성된다.

상기한 a-3)과정에 의해 상기 베이스판(11)에 동도금층(15)이 형성되면, 다음은 a-4)과정으로 상기 베이스판(11)의 동도금층(15)을 내층회로패턴으로 식각하여, 상기 베이스판(11)에 내층회로(30)를 형성하여 내층회로기판(10)을 준비한다.

이때 상기 베이스판(11)의 동도금층(15)에 실시되는 식각은 포토리소그라피(Photolithography), 전자-빔 리소그라피(E-beam lithography), 이온-빔 리소그라피(Focused Ion Bean lithography), 건식 식각(Dry etching), 습식 식각(Wet Etching), 나노-임프린트(Nano-imprint) 중 어느 하나의 방식으로 실시되어, 상기 베이스판(11)의 동도금층(15)이 내층회로패턴으로 식각되어, 상기 베이스판(11)에 내층회로(30)가 형성된 내층회로기판(10)이 준비될 수 있다.

다음은 b)단계로, 준비된 상기 내층회로기판(10)의 하측면에 고정테이프(40)를 가접한다.

이때 상기 고정테이프(40) 중 상기 내층회로기판(10)의 하측면과 밀착되는 상면에는 접착막이 형성되어 있어, 상기 접착막을 통해 상기 고정테이프(40)가 상기 내층회로기판(10)의 하측면에 가접되고, 상기 고정테이프(40) 중 내층회로기판(10)의 칩내장홀(20)에 위치되는 고정테이프(40)는 칩내장홀(20)의 상측 개구를 통해 추후 칩을 고정할 수 있다.

다음은 c)단계로, 하측면에 고정테이프(40)가 가접된 상기 내층회로기판(10)의 칩내장홀(20)에 칩(50)을 수용한다.

여기서 상기 칩(50)은 칩내장홀(20)의 상측 개구를 통해 칩내장홀(20) 내부로 인입되어, 상기 칩내장홀(20) 내에 위치하는 고정테이프(40) 상에 고정되는데, 상기 칩(50)은 상기 고정테이프(40)의 접착막에 의해 해당 위치에 고정되고, 상기 칩(50)과 칩내장홀(20) 사이에 일정 공간이 형성되도록, 상기 칩내장홀(20)의 중앙에 위치된다.

다음은 d)단계로, 상기 칩내장홀(20)에 칩(50)이 수용된 상기 내층회로기판(10)의 상측면에 제1절연층(60)을 접합한다.

이때 상기 내층회로기판(10)의 상측면에 제1절연층(60)을 접합하여 절연할 시, 상기 제1절연층(60)은 전기적 절연성을 갖고, 열에 의해 용융되는 소재로 이루어진 절연재의 상면에 제1동박층(61)이 일체로 적층된 것으로, 상기 제1절연층(60)을 상기 내층회로기판(10)의 상측면에 핫프레스로 접합하여, 상기 핫프레스에 의해 용융된 제1절연층(60)의 절연재가 상기 칩내장홀(20) 중 칩(50)의 주변 공간으로 충진되어 상기 칩(50)이 상기 칩내장홀(20) 내부에 충진된 절연재에 의해 고정된다.

여기서 공간의 공기를 완전히 제거하기 위해 흡입수단을 통해 공기의 흡입이 함께 이루어져, 상기 칩내장홀(20) 내부에는 충진된 제1절연층(60)의 절연재에 의해 단차 및 빈 공간이 발생하지 않는다.

다음은 e)단계로, 상기 제1절연층(60)이 접합된 상기 내층회로기판(10)의 하측면에 가접된 고정테이프(40)를 제거하고, 상기 칩내장홀(20)에 수용된 칩(50)과 상기 내층회로기판(10)의 내층회로(30)를 전기적으로 연결시킨다.

이때 상기 칩(50)과 내층회로(30)를 전기적으로 연결시키는 전도성 잉크를 해당 도전패턴(70)으로 인쇄하여 상기 칩(50)과 내층회로(30)를 전기적으로 연결하고, 상기 전도성 잉크로는 전도성 페이스트로 이루어진 잉크를 사용될 수 있다.

다음은 f)단계로, 상기 칩내장홀(20)에 수용된 칩(50)과 내층회로(30)가 전기적으로 연결된 상기 내층회로기판(10)의 하측면에 제2절연층(80)을 접합한다.

이때 상기 내층회로기판(10)의 하측면에 제2절연층(80)을 접합하여 절연할 시, 상기 제2절연층(80)은 전기적 절연성을 갖고, 열에 의해 용융되는 소재로 이루어진 절연재의 상면에 제2동박층(81)이 일체로 적층된 것으로, 상기 제2절연층(80)을 상기 내층회로기판(10)의 하측면에 핫프레스로 접합한다.

상기 내층회로기판(10)의 하측면에 제2절연층(80)이 접합됨에 따라 상기 내층회로기판(10)의 하측면이 절연된다.

다음은 g)단계로, 상기 내층회로기판(10)의 상, 하측면에 접합된 제1절연층(60) 및 제2절연층(80)에 외층회로(90)를 형성하는 단계를 포함하는데, 상기 내층회로기판(10)의 상, 하측면에 접합된 제1절연층(60) 및 제2절연층(80)에 외층회로(90)를 형성할 시, 복수 개의 과정을 통해 외층회로(90)를 형성한다.

상기 외층회로(90)를 형성하는 과정은 내층회로(30)를 형성하는 과정과 같이 제1, 제2동박층(61, 81) 상에 동도금층을 적층한 후, 외층회로패턴에 상응하는 패턴으로 제1, 제2동박층(61, 81) 및 동도금층을 식각하여, 외층회로(90)를 형성하게 되는데, 이를 보다 상세하게 살펴보면 다음과 같다.

먼저 상기 내층회로기판(10)의 내층회로(30)와 외층회로(90)가 전기적 서로 연결하는 비아를 형성하기 위해 상기 내층회로기판(10)의 상, 하측면에 각각 접합된 제1절연층(60) 및 제2절연층(80)에 비아홀을 형성한다.

이때 비아홀은 레이저 또는 밀링을 이용한 드릴링으로 형성하는 것이 바람직하고, 해당 위치의 제1절연층(60) 및 제2절연층(80) 각각을 드릴링하여 형성한다.

다음은 비아홀이 형성된 제1절연층(60) 및 제2절연층(80) 표면에 동도금을 실시하여, 상기 제1동박층(61) 및 제2동박층(81) 표면에 동도금층이 형성되는데, 이때 무전해동도금을 선 실시한 다음, 전해동도금을 후 실시하여 상기 제1동박층(61) 및 제2동박층(81) 표면에 동도금층이 형성되고, 상기 내층회로(30)와 전기적으로 연결하기 위해 형성된 상기 비아홀에는 동도금에 의해 동으로 메워져 비아를 이룬다.

상기 제1절연층(60) 및 제2절연층(80) 표면에 동도금층이 형성되면, 다음은 상기 제1동박층(61) 및 제2동박층(81)을 외층회로패턴으로 식각하여, 외층회로(90)를 형성한다.

이때 상기 제1동박층(61) 및 제2동박층(81)에 실시되는 식각은 포토리소그라피(Photolithography), 전자-빔 리소그라피(E-beam lithography), 이온-빔 리소그라피(Focused Ion Bean lithography), 건식 식각(Dry etching), 습식 식각(Wet Etching), 나노-임프린트(Nano-imprint) 중 어느 하나의 방식으로 실시되어, 상기 제1동박층(61) 및 제2동박층(81)이 외층회로패턴으로 식각되어, 외층회로(30)가 형성된다.

따라서 상기한 단계별 과정에 따른 본 발명에 의해 제1절연층을 이루는 절연재(레진)가 칩과 칩내장홀의 사이 공간에 충진되어 충진된 절연재(레진)에 의해 칩이 해당 위치에 단단히 고정되어 구조적 안정성 증가 되고, 칩 자세 불량(laser miss aligment)에 따른 칩 연결불량이 발생하지 않으며, 상기 제1절연층의 절연재(레진)에 의해 칩이 칩내장홀에 고정되면, 제조불량 확률이 줄어듬과 동시에, 종래보다 제조난이도가 낮아져, 양상률이 증가한다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 내층회로기판
11: 베이스판
12, 13: 상, 하 동박
14: 비아홀
15: 동도금층
20: 칩내장홀
30: 내층회로
40: 고정테이프
50: 칩
60: 제1절연층
61: 제1동박층
70: 도전패턴
80: 제2절연층
81: 제2동박층
90: 외층회로

Claims (7)

1. a)칩내장홀과 내층회로가 형성된 내층회로기판을 준비하는 단계;
   b)준비된 상기 내층회로기판의 하측면에 고정테이프를 가접하는 단계;
   c)하측면에 고정테이프가 가접된 상기 내층회로기판의 칩내장홀에 칩을 수용하는 단계;
   d)상기 칩내장홀에 칩이 수용된 상기 내층회로기판의 상측면에 제1절연층을 접합하는 단계;
   e)상기 제1절연층이 접합된 상기 내층회로기판의 하측면에 가접된 고정테이프를 제거하고, 상기 칩내장홀에 수용된 칩과 상기 내층회로기판의 내층회로를 전기적으로 연결시키는 단계;
   f)상기 칩내장홀에 수용된 칩과 내층회로가 전기적으로 연결된 상기 내층회로기판의 하측면에 제2절연층을 접합하는 단계;
   g)상기 내층회로기판의 상, 하측면에 접합된 제1절연층 및 제2절연층에 외층회로를 형성하는 단계를 포함하는 임베디드 회로기판 제조방법.
   
2. 청구항 1에 있어서,
   상기 a)단계인 칩내장홀이 형성된 내층회로기판을 준비하는 단계는,
   a-1)상, 하면에 동박이 적층된 베이스판을 준비하는 단계;
   a-2)준비된 상기 베이스판 중 칩이 실장될 해당 위치에 칩내장홀을 형성하는 단계;
   a-3)칩내장홀이 형성된 상기 베이스판에 동도금층을 형성하는 단계;
   a-4)상기 베이스판의 동도금층을 내층회로패턴으로 식각하여, 상기 베이스판에 내층회로를 형성하는 단계;로 내층회로기판을 준비하는 임베디드 회로기판 제조방법.
   
3. 청구항 2에 있어서,
   상기 a-2)단계인 상기 베이스판 중 칩이 실장될 해당 위치에 칩내장홀을 형성하는 단계에서는,
   상기 베이스판에서 칩내장홀을 형성할 시, 선택적으로 비아홀을 함께 형성하는 임베디드 회로기판 제조방법.
   
4. 청구항 1에 있어서,
   상기 d)단계인 상기 내층회로기판의 상측면에 제1절연층을 접합하여 절연하는 단계에서는,
   상면에 제1동박층이 적층된 제1절연층을 핫프레스로 상기 내층회로기판의 상측면에 접합하는 임베디드 회로기판 제조방법.
   
5. 청구항 4에 있어서,
   상기 d)단계인 상기 내층회로기판의 상측면에 제1절연층을 접합하여 절연하는 단계에서,
   핫프레스로 상기 내층회로기판의 상측면에 제1절연층을 접합할 시, 용융된 제1절연층의 절연재가 상기 칩내장홀 중 칩의 주변 공간으로 충진되어 상기 칩을 해당 정위치에 고정하는 것을 특징으로 하는 임베디드 회로기판 제조방법.
   
6. 청구항 1에 있어서,
   상기 e)단계인 상기 내층회로기판의 하측면에 가접된 고정테이프를 제거하고, 칩과 내층회로를 전기적으로 연결시키는 단계에서는,
   전도성 잉크를 상기 칩과 내층회로를 전기적으로 연결시키는 해당 도전패턴으로 인쇄하여 상기 칩과 내층회로를 전기적으로 연결하는 임베디드 회로기판 제조방법.
   
7. 청구항 1에 있어서,
   상기 f)단계인 상기 내층회로기판의 하측면에 제2절연층을 접합하는 단계에서는,
   상면에 제2동박층이 적층된 제2절연층을 핫프레스로 상기 내층회로기판의 하측면에 접합하는 임베디드 회로기판 제조방법.

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