JP2000196237A - 印刷回路基板の製造方法 - Google Patents

印刷回路基板の製造方法

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慶 老 尹
Keon Yang Park
建 陽 朴
Byung Kook Sun
炳 國 宣
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Abstract

(57)【要約】 【課題】 製造工程が簡単でかつ製造コストを押さえな
がら、金属を鍍金する際にウインドウ部分に金属が入り
込むことを防止可能な印刷回路基板の製造方法を提供す
る。 【解決手段】 複数の基板１にそれぞれ回路５を形成す
る段階と、複数の基板１にそれぞれ複数のスロット１７
ａを形成して互いに大きさが異なるウインドウ形成領域
を規定する段階と、スロット内にインク層１７を形成す
る段階と、複数の基板を接合２ａ〜２ｃして多層回路基
板を形成する段階と、多層回路基板に貫通孔１１を形成
した後、金属を鍍金しエッチングする段階と、インク層
を取り除く段階と、複数のスロット間をつないでいる部
分を除去して多層回路基板に多段ウインドウを形成する
段階とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、印刷回路基板の製
造方法に関し、特に、多段ウインドウ領域に半導体チッ
プが実装されるパッケージ用多層印刷回路基板におい
て、上層の基板に金属を鍍金して回路を形成するときウ
インドウ内に実装される半導体チップにボンディングさ
れるボンド・フィンガーに金属が電気鍍金されることを
防ぐことが可能なパッケージ用多層印刷回路基板の製造
方法に関する。
【０００２】
【従来の技術】近年、高密度及び高集積回路（ＩＣ）チ
ップの高速化及び高機能化に伴ってチップを実装する基
板も高速化及び高機能化することが求められている。そ
こで、このような高速化及び高機能化の点から、半導体
チップを直接基板に実装するパッケージ用基板が提案さ
れている。このようなパッケージ用基板の中で多層の銅
張り積層板（ｃｏｐｐｅｒ ｃｌａｄ ｌａｍｉｎａｔ
ｅ）からなるＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）が
高密度に回路を形成できるという点で最近活用されてい
る。
【０００３】図３は、半導体チップを実装した従来のパ
ッケージ用多層印刷回路基板を示す図面である。図３に
示すように、従来の印刷回路基板は、回路が形成された
複数の銅張り積層板を備え、最下層の積層板１ａを除く
他の積層板１ｂ，１ｃ，１ｄを加工してウインドウ４を
形成し、ウインドウ４の内部に半導体チップ７が実装さ
れる。
【０００４】このような構造の印刷回路基板において
は、両面銅箔積層板が用いられる。従って、各銅張り積
層板１ａ〜１ｄの両面には銅箔がエッチングされて回路
が形成されている。さらに、各銅張り積層板１ａ〜１ｄ
は、プレプレグ（ｐｒｅｐｒｅｇ）からなる接着層２
ａ，２ｂ，２ｃにより上下の銅張り積層板に接着されて
いる。ここで、それぞれの銅張り積層板１ｂ〜１ｄはウ
インドウ領域の長さが異なっている。すなわち、半導体
チップ７が実装されるウインドウ４の部分は、それぞれ
の銅張り積層板のウインドウ領域の面積が異なっている
ので、それらを積層して接着した場合には、ウインドウ
領域が多段に形成される。
【０００５】一般に、このような構造の多層印刷回路基
板を形成するためには、それぞれの銅張り積層板１ｂ〜
１ｄを加工して一定の大きさのウインドウを形成した
後、プレプレグを間において圧着させる。従って、図３
に示すような多段のウインドウ４を形成するためには、
それぞれの銅張り積層板１ａ〜１ｄのウインドウの領域
を予め異なる大きさに加工しなければならない。
【０００６】このような加工の差異によって多段のウイ
ンドウ４が形成される。従って、第２銅張り積層板１ｂ
及び第３銅張り積層板１ｃの一部は外部に露出する。第
２及び第３銅張り積層板１ｂ，１ｃの外部に露出した領
域には、銅箔或いは他の金属からなる金属層３ａ，３ｂ
が位置する。この金属層３ａ，３ｂは、ワイヤ１０を介
して半導体チップ７のパッド９とワイヤボンディングさ
れるものであり、これをボンド・フィンガー（ｂｏｎｄ
ｆｉｎｇｅｒ）と称している。
【０００７】このような構造の印刷回路基板の長所は、
基板と半導体チップとのワイヤボンディングが多段ウイ
ンドウ内部において行われることにある。すなわち、ワ
イヤボンディングが外部に露出しないので、外部からの
衝撃など外部からの環境によってボンディング部位が破
損するのを防止することができる。
【０００８】また、この印刷回路基板には、貫通孔１１
が形成されている。この貫通孔１１は、層間或いは最上
層と最下層との回路を電気的に連結するためのものであ
って、その内部には金属が電気鍍金されている。さら
に、印刷回路基板の最上層、すなわち、第４銅張り積層
板１ｄの上面にも金属が鍍金され回路が形成される。従
って、貫通孔１１の内部と第４銅張り積層板１ｄの上面
に金属を鍍金する際にウインドウ４の内部にも金属鍍金
されるが、この時ボンド・フィンガー３ａ、３ｂ部分に
金属が鍍金されると、回路の短絡の問題が生じて印刷回
路基板の不良につながる。
【０００９】ボンド・フィンガー３ａ、３ｂ部分に金属
が鍍金されて回路が短絡するのを防ぐために、第４銅張
り積層板１ｄの上面に鍍金を施す際に金属がウインドウ
４内部に入り込むことを遮断しなければならない。
【００１０】ボンド・フィンガー３ａ、３ｂ部分に金属
が鍍金されることを防ぐために、図４に示すような方法
が提案されている。すなわち、図４に示す方法では、第
４銅張り積層板１ｄを金属鍍金する前に、第４銅張り積
層板１ｄの上面にドライフィルム１５を取り付ける。こ
の方法によれば、ウインドウ４はドライフィルム１５で
ブロックされた状態で金属鍍金が行われるので、金属が
ウインドウ内部に侵入してボンド・フィンガー部分を鍍
金するという問題は防ぐことができる。
【００１１】
【発明が解決しようとする課題】しかしながら、ドライ
フィルム１５は一定の質量を有しているため、例えば約
１６．７ｍｍＸ約１６．７ｍｍの大きさのウインドウ４
にドライフィルム１５を取り付けると、自重によってド
ライフィルム１５が垂れ下がってドライフィルム１５が
裂けてしまう場合があった。また、このような裂けを防
ぐためにドライフィルム１５の厚さを厚くすると、厚い
ドライフィルム１５により微細パターンの形成が不可能
になるという問題があった。
【００１２】また、第４銅張り積層板１ｄの上面に銅箔
を取り付けてウインドウ４をブロックする方法も提案さ
れている。しかしながら、この場合には、銅箔の処理工
程とエッチング処理工程など全体的な工程が増加し、複
雑となるので、製造コストが増大するという問題があっ
た。
【００１３】そこで、本発明の目的は、製造工程が簡単
でかつ製造コストを押さえながら、金属鍍金する際にウ
インドウ部分に金属が入り込むことを防止可能な印刷回
路基板の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に基づく印刷回路基板の製造方法は、複数の
基板にそれぞれ回路を形成する段階と、複数の基板にそ
れぞれ複数のスロットを形成して互いに大きさが異なる
ウインドウ形成領域を規定する段階と、スロット内にイ
ンク層を形成する段階と、複数の基板を接合して多層回
路基板を形成する段階と、多層回路基板に貫通孔を形成
した後、金属を鍍金しエッチングする段階と、インク層
を取り除く段階と、複数のスロット間をつないでいる部
分を除去して多層回路基板に多段ウインドウを形成する
段階とからなる。
【００１５】ここで、基板として銅張り積層板を用いる
ことが好ましい。また、スロットの幅を約０．２〜３．
２ｍｍの範囲で小さくすることが好ましい。また、基板
の接合は、粘性の高いプレプレグを用いると良い。
【００１６】インク層を形成する段階は、スロットにイ
ンクを満たす段階と、インクを硬化させる段階とからな
ることが好ましい。なお、インクを硬化させる段階は、
約１２０〜１３０℃の温度で約６０〜１００分間にわた
って乾燥することによって行われる。また、インク層は
水酸化ナトリウムのような処理液により取り除かれる。
【００１７】また、本発明によれば、複数の基板にそれ
ぞれ回路を形成する段階と、少なくとも１つの第１の基
板を加工してウインドウを形成する段階と、第２の基板
に複数のスロットを形成し前記ウインドウの面積よりも
大きなウインドウ形成領域を規定する段階と、第２の基
板のスロット内にインク層を形成する段階と、第１の基
板と第２の基板を接合する段階と、接合した第１の基板
と第２の基板に貫通孔を形成した後、金属を鍍金しエッ
チングする段階と、第２の基板のスロット内のインク層
を取り除く段階と、第２の基板の複数のスロット間をつ
ないでいる部分を除去する段階とからなる印刷回路基板
の製造方法が提供される。
【００１８】さらに、本発明によれば、複数の基板にそ
れぞれ回路を形成する段階と、複数の基板にそれぞれ複
数のスロットを形成して互いに大きさが異なるウインド
ウ形成領域を規定する段階と、複数の基板を接合して多
層回路基板を形成する段階と、スロット内にインク層を
形成する段階と、多層回路基板に貫通孔を形成した後、
金属を鍍金しエッチングする段階と、インク層を取り除
く段階と、複数のスロット間をつないでいる部分を除去
して多層回路基板に多段ウインドウを形成する段階とか
らなる印刷回路基板の製造方法が提供される。
【００１９】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明に基づく印刷回路基板の製造方法について詳細に
説明する。なお、従来の技術の欄で説明した図３及び図
４に示す構成要素と同じ構成要素については、同一の参
照符号を付してある。
【００２０】図１（ａ）〜（ｄ）は、本発明に基づく印
刷回路基板の製造方法を説明するための図面である。な
お、説明の便宜上、以下に銅張り積層板からなる印刷回
路基板について例示説明するが、これにより本発明が銅
張り積層板からなる印刷回路基板に限定されるものでは
ない。
【００２１】まず、図１（ａ）に示すように、銅張り積
層板１を一次加工してスロット１７ａを形成する。その
後、図１（ｂ）に示すように、銅張り積層板１のスロッ
ト１７ａにインクを満たす。このようなスロットの加工
は、多層印刷回路基板を形成するそれぞれの銅張り積層
板について行われる。
【００２２】このようにスロットが加工された基板が図
２に示されている。図２に示すように、４つのスロット
１７ａは略四角形状に形成される。スロット１７ａに取
り囲まれた領域２０は、半導体チップを実装するための
ウインドウが形成される領域であって、以後の加工によ
り取り除かれる領域である。
【００２３】従って、複数の銅張り積層板１を加工する
際には、スロットにより取り囲まれた領域２０を異なる
サイズまたは形状とすることによって、組み立てたとき
に多段ウインドウが形成される。スロット１７ａは、ラ
ウタ・ビット（ｒａｕｔｅｒｂｉｔ）等を用いて機械的
に形成される。スロット１７ａの幅は約０．２〜３．２
ｍｍであり、取り除かれてウインドウを形成する領域２
０は最上層の銅張り積層板１ａの場合に例えば約１６．
７ｍｍＸ１６．７ｍｍの面積とする。そして、下層の銅
張り積層板は、下に位置するものほどそのウインドウ形
成領域２０の面積を漸次小さくして、多段のウインドウ
４を形成する。各銅張り積層板１のウインドウ形成領域
２０は、一次加工の段階ではスロットが形成されていな
い４つの角部（隣接するスロットをつないでいる部分）
により銅張り積層板１の本体部分に支持されている。
【００２４】インクを塗布してスロット１７ａの内部に
インクが満たされた後、約１２０〜１３０℃の温度で約
６０〜１００分間乾燥させてインクを硬化させ、これに
よりインク層１７を形成する。このインク層１７の存在
により、多層印刷回路基板の上面を金属で鍍金する際
に、金属がウインドウ内に入り込むことが防止される。
なお、このようなインクとして一般に市販されているも
のを用いることができる。
【００２５】図１（ｂ）に示すように、銅張り積層板１
には、銅箔がエッチングされて回路５が形成される。こ
の回路５は、ウインドウ４が形成されたとき半導体チッ
プに電気的に接続されるパッドの役割を果たすこともで
きる。
【００２６】上述のように、銅張り積層板１を加工した
後、金属を鍍金して回路５を形成することもできるが、
実際には、銅張り積層板１に金属を鍍金し、エッチング
を行って回路５を形成し、その後、スロット１７ａを形
成することが好ましい。その理由は、銅張り積層板１に
スロット１７ａを形成した後に金属鍍金した場合には、
スロット１７ａの内部に金属が鍍金されるので、インク
の充填工程に際してスロット１７ａ内の金属を除去しな
ければならないからである。
【００２７】図１（ｃ）に示されるように、図１（ａ）
及び（ｂ）で説明したように加工された銅張り積層板１
ａ，１ｂ，１ｃおよび１ｄ（なお、図示の例では、最下
層の積層板１ａにはスロットは形成されていない。）
を、それぞれの間にプレプレグからなる接着層２ａ，２
ｂ及び２ｃを挟んで順次積層し、圧着させる。このと
き、接着層２ａ，２ｂ及び２ｃに粘性の強い（流れにく
い）プレプレグを用いることによって、銅張り積層板１
ａ，１ｂ，１ｃ及び１ｄを積層して固定する際に、プレ
プレグがウインドウ領域に流れ込むのを防止できる。
【００２８】それぞれの銅張り積層板１ａ，１ｂ，１ｃ
及び１ｄには、回路５が形成されており、スロット１７
ａには、インクが満たされている。従って、銅張り積層
板１ａ，１ｂ，１ｃ及び１ｄを一体に結合する際に、銅
張り積層板１ａ，１ｂ，１ｃ及び１ｄにかかる力は銅張
り積層板１ａ，１ｂ，１ｃ及び１ｄ全体にわたって均一
に分布するので、結合を均一に行うことができる。
【００２９】なお、最も外側の層の第４銅張り積層板１
ｄに形成されたスロット１７ａのみにインクを充填し
て、残りの積層板１ｂ及び１ｃについてはウインドウ形
成領域２０を予め取り除いておいても良い。
【００３０】その後、ドリルのような機械装置を用いて
銅張り積層板１ａ，１ｂ，１ｃ及び１ｄ並びに接着層２
ａ，２ｂ及び２ｃを加工して、貫通孔１１を形成する。
そして、貫通孔１１の内部と第４銅張り積層板１ｄの上
面に金属を電気鍍金しエッチングを行うことにより、回
路５を形成する。その後、インク層１７を水酸化ナトリ
ウム（ＮａＯＨ）のような処理液により取り除くことに
より、積層板１ｂ，１ｃおよび１ｄには図２に示すよう
な略四角形状のスロット１７ａが表れる。
【００３１】次に、一次加工時に残されていたスロット
とスロットの間の角部（ウインドウ形成領域２０の角
部）をラウターのような機械装置を用いて二次加工する
ことによって、銅張り積層板１のウインドウ形成領域２
０が取り除かれて、図１（ｄ）に示すような多段のウイ
ンドウ４が形成される。その後、半導体チップをウイン
ドウ４内に実装し、ボンド・フィンガー３ａ，３ｂを半
導体チップのパッドとワイヤを介して接続する。
【００３２】上述のように、本発明に基づく印刷回路基
板の製造方法においては、銅張り積層板１ｂ，１ｃおよ
び１ｄに約０．２〜３．２ｍｍのスロット１７ａを形成
し、このスロット１７ａにインク層１７を形成すること
によって、印刷回路基板に金属を電気鍍金するとき、ウ
インドウ４内に金属が入り込むのを防止することができ
る。また、スロット１７ａの幅は約０．２〜３．２ｍｍ
と小さいので、インクを塗布する際にインクがスロット
１７ａの内部に完全に満たされる。さらに、インクは約
１２０〜１３０℃の温度における約６０〜１００分間の
乾燥工程により熱硬化するようになっているので、イン
クが外に漏れることはない。
【００３３】なお、上述の方法とは別に、ウインドウが
形成された銅張り積層板を積層接合した後、ウインドの
領域にインクを完全に満たした状態で金属を鍍金する方
法も可能である。しかしながら、この方法では、接着層
として粘性の高いプレプレグを用いたとしても、プレプ
レグの一部が銅張り積層板の接合時にウインドウ領域に
漏れ出てくるので、インクがプレプレグと化学的に反応
して固く結合することがある。従って、インクを取り除
く際に、インクを完全に取り除くのが困難となってボン
ド・フィンガー部分にインクが残り、これにより、半導
体チップと印刷回路基板との電気的な接続に問題を生ぜ
しめる恐れがある。従って、銅張り積層板にスロットに
インクを充填した状態で金属鍍金を行うのが、最も効率
的である。
【００３４】
【発明の効果】以上説明したように、本発明に基づく印
刷回路基板の製造方法においては、銅張り積層板にスロ
ットを形成し、このスロットにインク層を形成した後、
印刷回路基板に金属を電気鍍金するようにしているの
で、ウインドウ内に金属が侵入するのを効率的に防止す
ることができる。また、一次加工により形成したウイン
ドウ形成領域の角部を二次加工することによりウインド
ウが形成されるようになっているので、製造工程が簡単
であり、その製造コストを大幅に削減することができ
る。
【図面の簡単な説明】
【図１】図１（ａ）から（ｄ）は、本発明による印刷回
路基板の製造方法を説明するための図面である。
【図２】図２は、図１（ｂ）に示す積層板の平面図であ
る。
【図３】図３は、半導体チップを実装した従来の多層印
刷回路基板の構造を示す図面である。
【図４】図４は、従来の他の多層印刷回路基板の構造を
示す図面である。
【符号の説明】
１，１ａ〜１ｄ 銅張り積層板 ２ａ〜２ｃ 接着層 ３ａ，３ｂ ボンド・フィンガー ４ ウインドウ ５ 回路 １１ 貫通孔 １７ インク層 １７ａ スロット

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数の基板にそれぞれ回路を形成する段
    階と、 前記複数の基板にそれぞれ複数のスロットを形成して互
    いに大きさが異なるウインドウ形成領域を規定する段階
    と、 前記スロット内にインク層を形成する段階と、 前記複数の基板を接合して多層回路基板を形成する段階
    と、 前記多層回路基板に貫通孔を形成した後、金属を鍍金し
    エッチングする段階と、 前記インク層を取り除く段階と、 前記複数のスロット間をつないでいる部分を除去して多
    層回路基板に多段ウインドウを形成する段階と、からな
    ることを特徴とする印刷回路基板の製造方法。
  2. 【請求項２】 前記基板が銅張り積層板からなることを
    特徴とする請求項１に記載の製造方法。
  3. 【請求項３】 前記スロットの幅が約０．２〜３．２ｍ
    ｍであることを特徴とする請求項１または請求項２に記
    載の製造方法。
  4. 【請求項４】 前記複数の基板はプレプレグにより接合
    されることを特徴とする請求項１に記載の製造方法。
  5. 【請求項５】 前記インク層を形成する段階は、前記ス
    ロットにインクを満たす段階と、前記インクを硬化させ
    る段階とからなることを特徴とする請求項１に記載の製
    造方法。
  6. 【請求項６】 前記インクを約１２０〜１３０℃の温度
    で約６０〜１００分間にわたって乾燥することによって
    硬化させることを特徴とする請求項５に記載の製造方
    法。
  7. 【請求項７】 前記インク層は水酸化ナトリウムのよう
    な処理液により取り除かれることを特徴とする請求項１
    に記載の製造方法。
  8. 【請求項８】 複数の基板にそれぞれ回路を形成する段
    階と、 少なくとも１つの第１の基板を加工してウインドウを形
    成する段階と、 第２の基板に複数のスロットを形成し前記ウインドウの
    面積よりも大きなウインドウ形成領域を規定する段階
    と、 前記第２の基板のスロット内にインク層を形成する段階
    と、 前記第１の基板と第２の基板を接合する段階と、 接合した第１の基板と第２の基板に貫通孔を形成した
    後、金属を鍍金しエッチングする段階と、 前記第２の基板のスロット内のインク層を取り除く段階
    と、 前記第２の基板の複数のスロット間をつないでいる部分
    を除去する段階と、からなることを特徴とする多層印刷
    回路基板の製造方法。
  9. 【請求項９】 前記第１及び第２の基板が銅張り積層板
    からなることを特徴とする請求項８に記載の製造方法。
  10. 【請求項１０】 前記スロットの幅が約０．２〜３．２
    ｍｍであることを特徴とする請求項８に記載の製造方
    法。
  11. 【請求項１１】 前記第１の基板と第２の基板はプレプ
    レグにより接合されることを特徴とする請求項８に記載
    の製造方法。
  12. 【請求項１２】 前記インク層を形成する段階は、前記
    スロットにインクを満たす段階と、前記インクを硬化さ
    せる段階とからなることを特徴とする請求項８に記載の
    製造方法。
  13. 【請求項１３】 前記インクを約１２０〜１３０℃の温
    度で約６０〜１００分間にわたって乾燥することによっ
    て硬化させることを特徴とする請求項１２に記載の製造
    方法。
  14. 【請求項１４】 前記インク層は水酸化ナトリウムのよ
    うな処理液により取り除かれることを特徴とする請求項
    ８に記載の製造方法。
  15. 【請求項１５】 複数の基板にそれぞれ回路を形成する
    段階と、 前記複数の基板にそれぞれ複数のスロットを形成して互
    いに大きさが異なるウインドウ形成領域を規定する段階
    と、 前記複数の基板を接合して多層回路基板を形成する段階
    と、 前記スロット内にインク層を形成する段階と、 前記多層回路基板に貫通孔を形成した後、金属を鍍金し
    エッチングする段階と、 前記インク層を取り除く段階と、 前記複数のスロット間をつないでいる部分を除去して多
    層回路基板に多段ウインドウを形成する段階と、からな
    ることを特徴とする印刷回路基板の製造方法。
  16. 【請求項１６】 複数の基板にそれぞれ回路を形成する
    段階と、 少なくとも最上層に位置すべき基板に複数のスロットを
    形成してウインドウ形成領域を規定する段階と、 前記スロット内に充填材を充填する段階と、 前記複数の基板を接合して多層回路基板を形成する段階
    と、 前記多層回路基板に貫通孔を形成した後、金属を鍍金す
    る段階と、 前記スロット内の充填材を取り除く段階と、 前記複数のスロット間をつないでいる部分を除去して前
    記多層回路基板にウインドウを形成する段階と、からな
    ることを特徴とする印刷回路基板の製造方法。
  17. 【請求項１７】 最上層と最下層の間に位置する基板
    に、下に位置する基板ほどそのウインドウ領域の面積が
    小さくなるようにウインドウを形成し、それにより前記
    多層回路基板のウインドウが多段に形成されたことを特
    徴とする請求項１６に記載の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772113B1 (ko) * 2006-09-28 2007-11-01 주식회사 하이닉스반도체 입체 인쇄회로 기판
US20130333934A1 (en) * 2012-06-14 2013-12-19 Dror Hurwitz Multilayer electronic structure with stepped holes
CN103745932A (zh) * 2014-01-23 2014-04-23 无锡江南计算技术研究所 Wb型封装基板的制作方法
CN110933872A (zh) * 2019-11-19 2020-03-27 广合科技（广州）有限公司 一种基于阶梯镀金插头式pcb电路板的分段制板方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6564454B1 (en) * 2000-12-28 2003-05-20 Amkor Technology, Inc. Method of making and stacking a semiconductor package
KR20030010887A (ko) * 2001-07-27 2003-02-06 삼성전기주식회사 비지에이 기판의 제조방법
KR100438612B1 (ko) * 2001-12-07 2004-07-02 엘지전자 주식회사 유기물질 마스킹을 이용한 다층 인쇄회로기판의제조방법과 그 기판을 이용한 반도체 패키지의 제조방법
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
JP2007205908A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
CN101460018B (zh) * 2007-12-14 2011-02-16 华为技术有限公司 一种印制电路板及其制造方法、射频装置
WO2009155794A1 (zh) * 2008-06-23 2009-12-30 华为技术有限公司 一种多层电路板及其制作方法
CN102299081B (zh) * 2011-08-30 2013-12-04 深南电路有限公司 一种封装基板制造方法及封装基板
CN103037638B (zh) * 2011-09-30 2015-05-06 无锡江南计算技术研究所 带有芯片窗口的待压合多层板的压合方法
DE102013226683A1 (de) 2013-12-19 2015-06-25 Robert Bosch Gmbh Verfahren zur Herstellung von Hohlräumen bzw. Hinterschnitten in einer mehrlagigen Leiterplatte
TWI572267B (zh) * 2014-09-29 2017-02-21 旭德科技股份有限公司 具有凹槽的多層線路板與其製作方法
US9609746B1 (en) * 2015-12-14 2017-03-28 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
CN108834336B (zh) * 2018-08-27 2019-11-29 生益电子股份有限公司 一种pcb的制作方法
CN114096059B (zh) * 2020-08-25 2023-10-10 宏恒胜电子科技（淮安）有限公司 线路板及其制作方法
KR20220135800A (ko) 2021-03-31 2022-10-07 삼성전기주식회사 인쇄회로기판
CN114286507B (zh) * 2022-01-19 2024-03-29 瑞华高科技电子工业园(厦门)有限公司 一种双面fpc及其制作方法
CN114828407A (zh) * 2022-03-30 2022-07-29 青岛歌尔智能传感器有限公司 一种感光器件和电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57184296A (en) * 1981-05-09 1982-11-12 Hitachi Ltd Ceramic circuit board
JPS59172295A (ja) * 1983-03-22 1984-09-28 株式会社日立製作所 セラミツク多層配線基板
JPS60257196A (ja) * 1984-06-01 1985-12-18 株式会社日立製作所 セラミツク多層配線基板
DE3535773C1 (en) * 1985-10-07 1987-04-23 Messerschmitt Boelkow Blohm Method for producing rigid-flexible multilayer circuits
US4680075A (en) * 1986-01-21 1987-07-14 Unisys Corporation Thermoplastic plug method of fabricating an integrated circuit package having bonding pads in a stepped cavity
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
JP3061059B2 (ja) * 1989-08-07 2000-07-10 ジャパンゴアテックス株式会社 Ｉｃパッケージ
JPH05275568A (ja) * 1992-01-22 1993-10-22 Hitachi Ltd 多層配線回路板及びその製法
US5695859A (en) * 1995-04-27 1997-12-09 Burgess; Lester E. Pressure activated switching device
EP0831528A3 (en) * 1996-09-10 1999-12-22 Hitachi Chemical Company, Ltd. Multilayer wiring board for mounting semiconductor device and method of producing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772113B1 (ko) * 2006-09-28 2007-11-01 주식회사 하이닉스반도체 입체 인쇄회로 기판
US7880093B2 (en) 2006-09-28 2011-02-01 Hynix Semiconductor Inc. 3-dimensional substrate for embodying multi-packages and method of fabricating the same
US20130333934A1 (en) * 2012-06-14 2013-12-19 Dror Hurwitz Multilayer electronic structure with stepped holes
US9161461B2 (en) * 2012-06-14 2015-10-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with stepped holes
CN103745932A (zh) * 2014-01-23 2014-04-23 无锡江南计算技术研究所 Wb型封装基板的制作方法
CN103745932B (zh) * 2014-01-23 2016-04-13 无锡江南计算技术研究所 Wb型封装基板的制作方法
CN110933872A (zh) * 2019-11-19 2020-03-27 广合科技（广州）有限公司 一种基于阶梯镀金插头式pcb电路板的分段制板方法

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Publication number Publication date
KR20000041683A (ko) 2000-07-15
DE19962422A1 (de) 2000-08-31
CN1258190A (zh) 2000-06-28
US6393696B1 (en) 2002-05-28
DE19962422C2 (de) 2003-10-02
KR100298897B1 (ko) 2001-09-22
CN1203741C (zh) 2005-05-25

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