CN102299081B - 一种封装基板制造方法及封装基板 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 65
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 49
- 239000000758 substrate Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 229920005989 resin Polymers 0.000 claims description 18
- 239000011347 resin Substances 0.000 claims description 18
- 239000003822 epoxy resin Substances 0.000 claims description 16
- 229920000647 polyepoxide Polymers 0.000 claims description 16
- 239000007788 liquid Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 238000003475 lamination Methods 0.000 claims description 4
- 238000007650 screen-printing Methods 0.000 claims description 4
- 238000007639 printing Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000005507 spraying Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 8
- 238000012545 processing Methods 0.000 abstract description 8
- 238000003801 milling Methods 0.000 abstract description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 238000011161 development Methods 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 5
- 238000003754 machining Methods 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000004744 fabric Substances 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
- H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
- H01L2924/15156—Side view
Abstract
本发明公开一种封装基板制造方法及封装基板。一种封装基板制造方法，包括：在芯片放置区和引脚表面上形成覆盖层；在覆盖层之外的第一层介质层上形成覆盖第一层导电层的第二层介质层；在第二层介质层上形成第二层导电层，第二层导电层上包括第二层引脚及第二层导电图案；循环执行上述过程；去除覆盖层，以形成多阶台阶槽。应用上述技术方案，本体层表面上形成多层导电层和覆盖层，将覆盖层去除后，本体层表面上的多层导电层形成多阶台阶，每个台阶上具有引脚。相对于控深铣槽技术来说，多层导电层和覆盖层形成方式，以及覆盖层去除方式，降低加工难度，提高台阶的加工精度。同时，本体层上形成多层引脚，进一步提高引脚密度，实现高密度封装。
Description
技术领域
本发明涉及封装基板制造技术领域，更具体地说，涉及一种封装基板制造方法及封装基板。
背景技术
近年来，随着电子产品不断朝着小型化和薄型化方向发展，要求构成电子产品的芯片也不断朝着小型化和薄型化方向发展。为了满足芯片的小型化和薄型化的需求，需要将多个芯片堆叠封装。目前，芯片封装通常采用封装基板实现。封装基板是一种采用有机材料制作成的印刷电路板。多芯片的堆叠封装和封装体堆叠封装都需要在单个封装基板上有更多的引脚和导电图案。在封装基板表面加工一阶台阶槽，并在台阶槽的台阶上设计封装所用的引脚和导电图案，从而可以实现单个封装基板多芯片的封装。在封装时将芯片放置于台阶槽基板的凹槽底部还可以降低整个封装体的高度，最终实现封装器件轻薄短小化、高密度化及多功能化。
目前，上述具有一阶台阶槽的封装基板的制作可以采用控深铣槽技术实现。在利用具有一阶台阶槽的基板封装时，可以将多个芯片放置在基板的芯片放置区，从而降低多芯片封装的高度，实现芯片封装器件的小型化和薄型化。然而，随着多芯片堆叠的不断发展，单个基板所需封装的芯片数量越来越多，一阶台阶槽所增加的引脚数已无法满足多芯片封装对基板引脚数的需求。然而上述采用控深铣槽技术在制造台阶导电图形层时，加工难度大，且加工精度差，只适合加工一阶台阶槽，因此急需一种具有多阶台阶槽封装基板及其制造方法。
发明内容
有鉴于此，本发明公开一种封装基板制造方法及封装基板，降低加工难度，提高加工精度。技术方案如下：
基于本发明的一方面，提供一种封装基板制造方法，包括：
提供本体层，所述本体层表面上形成有第一层介质层，所述第一层介质层上具有第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚及导电图案；进入台阶形成过程，所述台阶形成过程包括：
在所述芯片放置区和所述引脚表面上形成覆盖层；
在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层；
在所述第二层介质层上形成第二层导电层，所述第二层导电层包括分布于所述芯片放置区的第二层引脚及第二层导电图案；
循环执行所述台阶形成过程，在循环执行所述台阶形成过程时，将上一次台阶形成过程中形成的所述覆盖层作为本次台阶执行过程中的所述芯片放置区，以形成第i层介质层和第i层导电层，所述第i层导电层包括分布于所述芯片放置区的第i层引脚及第i层导电图案；
结束循环执行所述台阶形成过程，去除所述覆盖层，以形成多阶台阶槽。
优选地，在所述第二层介质层上形成第二层导电层包括：
在所述第二层介质层表面内形成第一缺口；
在具有所述第一缺口的所述第二层介质层以及所述覆盖层上形成第二种子层，所述第二种子层同时覆盖所述第一缺口的侧壁；
在所述第二种子层上形成第一覆盖层，在所述第一覆盖层表面内形成第二缺口；
电镀填充所述第一缺口和所述第二缺口；
去除所述第一覆盖层和所述第二种子层，形成所述第二层导电层。
优选地，在具有所述第一缺口的所述第二层介质层以及所述覆盖层上形成第二种子层的过程包括：在具有所述第一缺口的所述第二层介质层以及所述覆盖层表面上通过化学镀铜或者物理溅射方式形成所述第二种子层。
优选地，在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层的过程包括：
将环氧树脂或者双马来酰亚胺-三嗪树脂通过丝网印刷方式涂覆在所述第一层介质层表面，或者将所述环氧树脂或所述双马来酰亚胺-三嗪树脂的半固化片通过层压方式压合在所述第一层介质层表面；
对所述环氧树脂或所述双马来酰亚胺-三嗪树脂进行热固化，将所述环氧树脂或所述双马来酰亚胺-三嗪树脂与所述第一层介质层紧密粘接形成第二层介质层。
优选地，在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层之后还包括：通过研磨方式将所述第二层介质层的厚度研磨至与所述覆盖层相同的厚度。
优选地，在所述芯片放置区和所述引脚表面上形成覆盖层的过程包括：
将感光膜粘贴于所述第一层介质层表面上，并对所述感光膜进行曝光和显影形成覆盖所述芯片放置区和所述引脚的覆盖层。
优选地，所述将感光膜粘贴于所述第一层介质层表面上具体操作为：固态感光膜直接粘贴于所述第一层介质层表面；或者液态感光膜通过印刷或喷涂的方式涂敷于所述第一层介质层表面上，并通过加热硬固化方式将液态感光膜固化在所述第一层介质层表面上。
优选地，提供本体层，所述本体层表面上形成有第一层介质层，所述第一层介质层上具有第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚及导电图案的过程包括：
将一体成型结构的金属基片作为所述本体层；
在所述金属基片表面上形成所述第一层介质层；
在所述第一层介质层表面上形成所述第一种子层；
将所述第一种子层蚀刻成所述第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚和所述导电图案。
优选地，所述本体层的上下表面均具有所述第一层介质层，且所述第一层介质层上均具有所述第一层导电层和所述芯片放置区。
基于本发明的一方面，还提供一种封装基板，包括：本体层，所述本体层表面上形成有介质层，所述介质层表面上具有芯片放置区和位于所述芯片放置区四周的多层导电层，每层导电层包括分布于所述芯片放置区四周的引脚和导电图案，各导电层之间通过上层的引脚与下层的导电图案电性相连，相邻两层导电层之间形成台阶，且每个台阶上具有引脚。
应用上述技术方案，本体层表面上形成多层导电层和覆盖层，将覆盖层去除后，本体层表面上的多层导电层形成多阶台阶，每个台阶上具有用于封装的引脚。相对于控深铣槽技术来说，多层导电层和覆盖层形成方式，以及覆盖层去除方式，降低了加工难度，提高了台阶的加工精度。同时，本体层上形成多层引脚，从而进一步提高单个基板的引脚密度，实现高密度封装。
附图说明
图1为本发明实施例公开的封装基板制造方法的流程图；
图2-图16为本发明实施例公开的封装基板制造方法的剖面图；
图17为利用本发明实施例公开的封装基板制造方法制作的封装基板封装芯片的示意图；
图18为本发明实施例公开的封装基板的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
一个实施例
请参阅图1至图16，图1为本发明实施例公开的封装基板制造方法，图2-图16为本发明实施例公开的封装基板制造方法的剖面图。
本发明实施例公开的封装基板的制造方法包括以下步骤：
S101：提供本体层，本体层表面上形成有第一层介质层，第一层介质层上具有第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚及导电图案，剖面图如图2所示，其中：10为本体层、11为第一层介质层、12为引脚、13为导电图案、14为芯片放置区。本体层10厚度为0.1毫米至1毫米。
上述图2所示的剖面图经过如下步骤得出：
步骤S1011：如图3所示，将一体成型结构的金属基片110作为本体层10。其中：作为本体层10的金属基片110可以为一块厚度为0.1毫米至1毫米、材质为铜或铁或镍的基片。金属基片110厚度选取可以根据待封装芯片的需要选取。
步骤S1012：如图4所示，在金属基片110表面上形成第一层介质层11。具体为：将环氧树脂或者双马来酰亚胺-三嗪树脂(简称BT树脂)通过丝网印刷方式涂覆在金属基片110表面，或者将环氧树脂或BT树脂的半固化片通过层压方式压合在金属基片110表面；对金属基片110上的环氧树脂或BT树脂进行热固化，将环氧树脂或BT树脂与金属基片110紧密粘接形成第一层介质层11。上述半固化片的增强材料可以是有玻纤布，也可以是无玻纤布。第一层介质层11的厚度可以为30微米至200微米。
步骤S1013：如图5所示，在第一层介质层11表面上形成第一种子层310。第一种子层310的材质可以为铜金属，可以通过化学镀铜或电镀铜在第一层介质层11表面上形成，也可以通过溅射方式在第一层介质层11表面上形成，其厚度可根据封装的需求选择从0.2微米到1.2微米。
步骤S1014：如图6所示，将第一种子层310蚀刻成第一层导电层和芯片放置区14，第一层导电层包括分布于芯片放置区14四周的引脚12及导电图案13。
第一层导电层的形成可以通过印刷电路板制造过程中的图形转移工艺将第一种子层310蚀刻形成的，具体为：在第一种子层310表面上粘贴感光膜，对感光膜进行曝光、显影和蚀刻得到引脚12和导电图案13，之后采用强碱溶液将感光膜去除使引脚12和导电图案13外露于第一层介质层11。
作为本体层10的金属基片110经过步骤S1012至步骤S1014形成图2所示的剖面图，之后进入台阶形成过程，台阶形成过程包括如下步骤：
S102：如图7所示，在芯片放置区14和引脚12表面上形成覆盖层15。
覆盖层15形成包括：首先通过化学处理方式将第一层介质层11表面进行粗化，然后再将感光膜粘贴到第一层介质层11表面，并对感光膜进行曝光和显影形成覆盖芯片放置区14和引脚12的覆盖层15。
将感光膜粘贴到第一层介质层11表面上具体为：如采用液态感光材料，则将液态感光膜通过印刷或喷涂的方式涂敷于第一层介质层11表面上，并通过硬固化方式将液态感光膜固化在第一层介质层11表面上；如固态感光膜则直接将其贴合在第一层介质层11表面。
第一层介质层11表面上涂覆液态感光膜时，不需在图7中引脚12处设置隔离栅，在对液态感光膜进行硬固化、曝光和显影过程中可以将多余液态感光膜去除，可以精确的形成图7所示的覆盖层15，曝光膜大小与位置精度由曝光设备的精度决定。
S103：如图8所示，在覆盖层15之外的第一层介质层11表面上形成覆盖第一层导电层的第二层介质层16。具体为：
将环氧树脂或者双马来酰亚胺-三嗪树脂（简称BT树脂）通过丝网印刷方式涂覆在第一层介质层11表面，或者将环氧树脂或BT树脂的半固化片通过层压方式压合在第一层介质层11表面。对上述第一层介质层11表面上的环氧树脂或BT树脂进行热固化，将环氧树脂或BT树脂与第一层介质层11紧密粘接，形成第二层介质层16。之后还可以通过研磨方式将第二层介质层16的厚度研磨至与覆盖层15相同的厚度。第二层介质层16和覆盖层15的厚度相同，可以为50微米至200微米。
S104：如图9至图14所示，在第二层介质层上形成第二层导电层，第二层导电层上包括分布于芯片放置区14的第二层引脚及第二层导电图案。具体为：
步骤S1041：如图9所示，在第二层介质层16表面内形成第一缺口17，具体为：穿过第二层介质层16，在导电图案13的正上方采用激光加工方式形成第一缺口17，以便于后续步骤中形成于第二层介质层16表面的第一层导电层具有的第二层引脚与形成于第一层介质层11表面的第一层导电层所具有的导电图案13电性相连。
步骤S1042：如图10所示，在具有第一缺口17的第二层介质层16以及覆盖层15上形成第二种子层18，所述第二种子层18同时覆盖第一缺口17的侧壁。第二种子层18的形成可以通过化学镀铜或者物理溅射方式形成。第二种子层18的厚度为0.2微米至1.2微米。
步骤S1043：如图11所示，在第二种子层18上形成第一覆盖层19，在第一覆盖层19表面内形成第二缺口20。具体为：将感光膜压合在第二种子层18表面上形成第一覆盖层19，对该感光膜曝光和显影，形成第二缺口20。
步骤S1044：如图12所示，填充第一缺口17和第二缺口20。填充方法可以为电镀填充方法。
步骤S1045：如图13所示，去除第一覆盖层19。如：将形成第一覆盖层19的感光膜通过强碱溶液清除，感光膜清除后露出第二种子层18。
步骤S1046：如图14所示，采用蚀刻方法将外露的第二种子层18溶解，形成第二层导电层，第二层导电层包括分布于芯片放置区14的第二层引脚21及第二层导电图案22。其中蚀刻方法为快速蚀刻方法。
S105：循环执行台阶形成过程，在循环执行台阶形成过程时，将上一次执行过程形成的覆盖层15作为本次执行过程中的芯片放置区14，以形成第i层介质层和第i层导电层，第i层导电层包括分布于芯片放置区14的第i层引脚及第i层导电图案。经过步骤S105后，本发明实施例公开的封装基板的剖面图如图15所示。
S106：如图16所示，去除覆盖层。从图16中可以看出覆盖层去除后，在本体层10上相邻两层导电层之间形成台阶，且每个台阶上都具有引脚，该台阶和本体层的芯片放置区、本体层的引脚所在区域共同构成多阶台阶槽。其中去除覆盖层为：采用强碱溶液将感光膜去除。上述感光膜为液态膜或固态膜。
上述本体层10的上表面形成有第一层介质层11，第一层介质层11表面上具有第一层导电层和芯片放置区14，在执行上述台阶形成过程，可以在本体层10的一个表面上形成多阶台阶。在使用本申请实施例公开的封装基板制造方法所制造的封装基板封装好芯片后，在本体层10的上表面最外层部分位置焊接锡球，从而可以实现器件应用于电子产品中。当然，还可以在本体层10的下表面焊接锡球，由于本体层10为一体成型结构的金属基片，在焊接锡球之前，需要在本体层的下表面形成第一层介质层，在第一层介质层表面形成包括导电图案的第一层导电层，之后在导电图案上焊接锡球，从而可以实现器件应用于电子产品中。
本体层10的上表面和下表面上可以同时形成具有第一层导电层和芯片放置区的第一层介质层11，在上表面和下表面同时执行上述台阶形成过程，在本体层10的上表面和下表面上形成多阶台阶，该多阶台阶与本体层10的芯片放置区及本体层10的引脚所在区域共同构成多阶台阶槽。然后将整个芯片封装于所述多阶台阶槽内。
应用上述技术方案，在本体层10表面上形成多层导电层和覆盖层15，将覆盖层15去除后，本体层10表面上的多层导电层形成多阶台阶，每个台阶上具有引脚。相对于控深铣槽技术来说，多层导电层和覆盖层15形成方式，以及覆盖层15去除方式，降低加工难度，提高加工精度。
在使用本发明公开的封装基板封装芯片时，可以将多个芯片置于同一个本体层10的芯片放置区14内进行封装，如图17所示，从而降低多个芯片的封装高度，实现芯片封装的小型化和薄型化，进一步满足电子产品小型化和薄型化的需求。
另一个实施例
与上述方法实施例相对应，本发明实施例还公开一种封装基板，剖视图请参阅图18，包括：本体层10，本体层10表面上形成有介质层11，介质层11表面上具有芯片放置区14和位于芯片放置区14四周的多层导电层，每层导电层包括分布于芯片放置区14四周的引脚12和导电图案13，且相邻两层导电层之间形成台阶，该台阶和本体层10的芯片放置区和本体层10的引脚所在区域形成台阶槽，每个台阶上及台阶槽底部靠近台阶处具有引脚12。图17所示的封装基板的制作过程请参阅上述方法实施例，对此不再加以阐述。
上述本体层10为一体成型结构的金属基片。金属基片的材质可以为铜或铁或镍。本体层10厚度为0.1毫米至1毫米。
图18所示的封装基板的剖面图中，介质层11的上表面具有芯片放置区14和位于芯片放置区14四周的多层导电层。在使用图18所示的封装基板封装好芯片后，在基板的上表面一侧，即本体层10上表面最外层部分位置贴锡球。当然，还可以在下表面一侧贴锡球，由于本体层10为一体成型结构的金属基片，在焊接锡球之前，需要在本体层的下表面形成介质层，在介质层表面形成包括导电图案的导电层，之后在导电图案上焊接锡球，从而可以实现器件应用于电子产品中。
当然，具有芯片放置区14和多层导电层的介质层11也可以单独形成在本体层10的下表面，也可以在本体层10的上表面和下表面同时形成具有芯片放置区14和多层导电层的介质层11。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种封装基板制造方法，其特征在于，包括：
提供本体层，所述本体层表面上形成有第一层介质层，所述第一层介质层上具有第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚及导电图案；进入台阶形成过程，所述台阶形成过程包括：
在所述芯片放置区和所述引脚表面上形成覆盖层；
在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层；
在所述第二层介质层上形成第二层导电层，所述第二层导电层包括分布于所述芯片放置区的第二层引脚及第二层导电图案；
循环执行所述台阶形成过程，在循环执行所述台阶形成过程时，将上一次台阶形成过程中形成的所述覆盖层作为本次台阶执行过程中的所述芯片放置区，以形成第i层介质层和第i层导电层，所述第i层导电层包括分布于所述芯片放置区的第i层引脚及第i层导电图案；
结束循环执行所述台阶形成过程，去除所述覆盖层，以形成多阶台阶槽。
2.根据权利要求1所述的封装基板制造方法，其特征在于，在所述第二层介质层上形成第二层导电层包括：
在所述第二层介质层表面内形成第一缺口；
在具有所述第一缺口的所述第二层介质层以及所述覆盖层上形成第二种子层，所述第二种子层同时覆盖所述第一缺口的侧壁；
在所述第二种子层上形成第一覆盖层，在所述第一覆盖层表面内形成第二缺口；
电镀填充所述第一缺口和所述第二缺口；
去除所述第一覆盖层和所述第二种子层，形成所述第二层导电层。
3.根据权利要求2所述的封装基板制造方法，其特征在于，在具有所述第一缺口的所述第二层介质层以及所述覆盖层上形成第二种子层的过程包括：在具有所述第一缺口的所述第二层介质层以及所述覆盖层表面上通过化学镀铜或者物理溅射方式形成所述第二种子层。
4.根据权利要求1所述的封装基板制造方法，其特征在于，在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层的过程包括：
将环氧树脂或者双马来酰亚胺-三嗪树脂通过丝网印刷方式涂覆在所述第一层介质层表面，或者将所述环氧树脂或所述双马来酰亚胺-三嗪树脂的半固化片通过层压方式压合在所述第一层介质层表面；
对所述环氧树脂或所述双马来酰亚胺-三嗪树脂进行热固化，将所述环氧树脂或所述双马来酰亚胺-三嗪树脂与所述第一层介质层紧密粘接形成第二层介质层。
5.根据权利要求1所述的封装基板制造方法，其特征在于，在所述覆盖层之外的所述第一层介质层表面上形成覆盖所述第一层导电层的第二层介质层之后还包括：通过研磨方式将所述第二层介质层的厚度研磨至与所述覆盖层相同的厚度。
6.根据权利要求1所述的封装基板制造方法，其特征在于，在所述芯片放置区和所述引脚表面上形成覆盖层的过程包括：
将感光膜粘贴于所述第一层介质层表面上，并对所述感光膜进行曝光和显影形成覆盖所述芯片放置区和所述引脚的覆盖层。
7.根据权利要求6所述的封装基板制造方法，其特征在于，所述将感光膜粘贴于所述第一层介质层表面上具体操作为：固态感光膜直接粘贴于所述第一层介质层表面；或者液态感光膜通过印刷或喷涂的方式涂敷于所述第一层介质层表面上，并通过加热硬固化方式将液态感光膜固化在所述第一层介质层表面上。
8.根据权利要求1至7任意一项所述的封装基板制造方法，其特征在于，提供本体层，所述本体层表面上形成有第一层介质层，所述第一层介质层上具有第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚及导电图案的过程包括：
将一体成型结构的金属基片作为所述本体层；
在所述金属基片表面上形成所述第一层介质层；
在所述第一层介质层表面上形成第一种子层；
将所述第一种子层蚀刻成所述第一层导电层和芯片放置区，所述第一层导电层包括分布于所述芯片放置区四周的引脚和所述导电图案。
9.根据权利要求1至7任意一项所述的封装基板制造方法，其特征在于，所述本体层的上下表面均具有所述第一层介质层，且所述第一层介质层上均具有所述第一层导电层和所述芯片放置区。
10.一种封装基板，其特征在于，包括：本体层，所述本体层表面上形成有介质层，所述介质层具有芯片放置区和位于所述芯片放置区四周的多层导电层，每层导电层包括分布于所述芯片放置区四周的引脚和导电图案，相邻两层导电层之间形成台阶，所述台阶上具有所述引脚，且各导电层之间通过上层的引脚与下层的导电图案电性相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011102525778A CN102299081B (zh) | 2011-08-30 | 2011-08-30 | 一种封装基板制造方法及封装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011102525778A CN102299081B (zh) | 2011-08-30 | 2011-08-30 | 一种封装基板制造方法及封装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102299081A CN102299081A (zh) | 2011-12-28 |
| CN102299081B true CN102299081B (zh) | 2013-12-04 |
Family
ID=45359399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011102525778A Active CN102299081B (zh) | 2011-08-30 | 2011-08-30 | 一种封装基板制造方法及封装基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102299081B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103311132B (zh) * | 2013-05-20 | 2015-08-26 | 江苏长电科技股份有限公司 | 金属框多层线路基板先镀后蚀工艺方法 |
| CN107958898B (zh) * | 2016-10-17 | 2020-07-24 | 深圳市中兴微电子技术有限公司 | 一种多芯片框架封装结构及其制造方法 |
| CN110545635B (zh) * | 2018-05-29 | 2021-09-14 | 鹏鼎控股(深圳)股份有限公司 | 多层电路板的制作方法 |
| CN109935521B (zh) * | 2019-01-30 | 2022-03-04 | 深圳市志金电子有限公司 | 封装基板制造工艺、封装基板以及芯片封装结构 |
| CN109904079B (zh) * | 2019-01-30 | 2022-03-04 | 深圳市志金电子有限公司 | 封装基板制造工艺、封装基板以及芯片封装结构 |
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| US6674159B1 (en) * | 2000-05-16 | 2004-01-06 | Sandia National Laboratories | Bi-level microelectronic device package with an integral window |
| CN101290929A (zh) * | 2008-05-22 | 2008-10-22 | 日月光半导体制造股份有限公司 | 堆栈式芯片封装结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722730A (ja) * | 1993-07-06 | 1995-01-24 | Murata Mfg Co Ltd | 複合電子部品 |
-
2011
- 2011-08-30 CN CN2011102525778A patent/CN102299081B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (1)
| Title |
|---|
| JP平7-22730A 1995.01.24 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102299081A (zh) | 2011-12-28 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
| CP03 | Change of name, title or address |