KR20210110174A - Ic 패키지의 인-플레인 인덕터 - Google Patents

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KR20210110174A
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metallization
metal feature
feature
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브랜든 씨 마린
타렉 브라힘
프리스위쉬 캐테르지
하이파 하리리
이캉 뎅
쉥 씨 리
스리니바스 피에탐바람
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인텔 코포레이션
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Abstract

집적 회로(IC) 패키지 기판으로서, 유전체 재료 내에 매립된 자성 재료를 포함한다. 유전체 재료의 제 1 표면은 자성 재료 아래에 있고, 제 1 표면과는 반대인 유전체 재료의 제 2 표면은 자성 재료 위에 있다. 제 1 금속 피처를 포함하는 금속화 레벨이 자성 재료 내에 매립된다. 제 2 금속 피처는 자성 재료와 유전체 재료의 계면에 있다. 제 2 금속 피처는 유전체 재료와 접촉하는 제 1 측벽 및 자성 재료와 접촉하는 제 2 측벽을 갖는다.

Description

IC 패키지의 인-플레인 인덕터{IN-PLANE INDUCTORS IN IC PACKAGES}
인덕티브 구조체들을 집적 회로(IC) 패키지 기판 재료 내로 통합하는 것은, 고성능 IC 장치에서 전력 전달을 증가시키는 데 있어서 중요하다. 자성 재료를 가진 인덕티브 구조체가 패키지의 어떤 레이어에도 위치될 수 있으며, 이는 여러 타입의 아키텍처를 가능하게 한다. 예를 들어, 패키지 기판 내에 전도성 층을 패터닝함으로써 형성된 인-플레인 인덕터가, 패키지 기판에 형성된 공동부 내에 통합되어 있는 자기 코어 재료에 내장될 수 있다.
그러나, 패키지 기판 내로 자성 재료를 통합시키는 것은 공정 및 구조의 문제를 수반한다. 내장형 인덕티브 구조체를 통합할 때 문제가 나타나는 한 가지 영역은 코어리스 패키지로, 이는 전력 전달이 우수한 트레이스들이 자성 재료로 완전히 둘러싸여 있는 곳이다. 트레이스를 자성 재료로 완전히 캡슐화하기 위해서는, 여러 번의 디패널링 작업을 통해서, 예를 들어 전면을 빌드 업하는 동안에 부분적으로만 매립된 트레이스 위에 보충의 자성 재료가 도포된 패키지 빌드업의 이면에 액세스할 필요가 있다. 일부 상황에서, 이 보충의 자성 재료는 다양한 자성 조성(magnetic composition)이 되어야 하는데, 이는 여러가지 자성 재료와 관련된 다른 문제를 유발할 수 있다.
디패널링을 사용하지 않는 및/또는 단일 자성 재료의 완전한 캡슐화를 가능하게 하는 방법 및 아키텍처라면, 공정의 위험을 감소시키고 공정 유연성을 더할 것이다.
본 개시의 실시예가 본 개시의 다양한 실시예의 첨부된 도면과 이하의 상세한 설명으로부터 더 완전히 이해되겠지만, 본 개시는 이러한 특정한 실시예로 한정되어서는 안 되며, 이는 단지 설명과 이해만을 위한 것이다.
'단면도', '프로파일 도면', '평면도' 및 '등각도(isometric)'라고 지칭되는 도면은, 직교 좌표계 내의 직교 평면에 대응한다. 따라서 단면도 및 프로파일 도면은 x-z 평면에서 취해진 것이고, 평면도는 x-y 평면에 취해진 것이며, 등각도는 3차원 데카르트 좌표계(x-y-z)에서 취해진 것이다. 적절한 경우, 도면에는 도면의 방향을 나타내는 축이 표시된다.
도 1은 본 개시의 일부 실시예에 따른, 패키지 통합형 인-플레인 인덕터(도 2a~2m에 도시됨)를 제조하는 예시적인 방법의 처리 흐름도를 도시한다.
도 2a 내지 도 2m은 본 개시의 일부 실시예에 따른, 매립형 인덕터를 포함하는 패키지 기판을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도 및 평면도를 도시한다.
도 3a 내지 도 3g는 본 개시의 일부 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 4a 내지 도 4g는 본 개시의 일부 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 5a 내지 도 5g는 본 개시의 일부 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 6a 내지 도 6r은 본 개시의 일부 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 7은 본 개시의 일부 실시예들에 따른, IC 칩 및 호스트 컴포넌트에 연결된 패키지 기판을 포함하는 예시적인 패키지 어셈블리의 x-z 평면에서의 단면도를 도시한다.
도 8은 본 개시 내용의 일부 실시예를 포함하는 컴퓨팅 장치의 블록도를 도시한다.
명세서에서 "실시예", "일 실시예", "일부 실시예들" 또는 "다른 실시예들"이라는 언급은, 그 실시예들과 관련하여 설명된 특정의 피처, 구조, 또는 특성이 적어도 일부 실시예들에 포함된다는 것으로, 실시예들 모두에 반드시 포함된다는 것을 의미하는 것은 아니다. 여러 곳에 "실시예", "일 실시예", 또는 "일부 실시예들"라고 개시되어 있는 것이 모두 반드시 동일한 실시예들을 가리키는 것은 아니다. 명세서에서, 컴포넌트, 피처, 구조, 또는 특성이, 예를 들어, "포함될 수 있다(may be included)", "포함될지도 모른다(might be included)", "포함될 수 있다(can be included)" 또는 "포함될 수 있을 것이다(could be included)"라고 언급하는 경우, 그 특정의 컴포넌트, 피처, 구조, 또는 특성이 포함되어야 한다는 것은 아니다. 명세서 또는 청구항에서 "한(a)" 또는 "한(an)" 요소를 가리키는 경우, 이는 그 요소가 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항들이 "한 부가의(an additional)" 요소를 지칭하는 경우, 이는 부가의 요소가 둘 이상 있는 것을 배제하지 않는다.
본 명세서에서, 용어 "회로" 또는 "모듈"은, 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 컴포넌트 및/또는 능동 컴포넌트를 지칭할 수 있다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클럭 신호를 지칭할 수 있다.
용어 "마이크로프로세서"는 일반적으로 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 마이크로 컨트롤러를 포함하는 집적 회로(IC) 패키지를 지칭한다. 마이크로프로세서 패키지는 본 명세서에서 "마이크로프로세서"를 가리킨다. 마이크로프로세서 소켓은 마이크로 프로세서를 수용하고, 이를 인쇄 회로 기판(PCB)에 전기적으로 연결한다.
단수 표현("a", "an" 및 "the")의 의미는 복수의 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다. 수직 방향은 z축 방향(z-direction)을 의미하며, "상부", "하부", "위" 및 "아래"라는 기재는 통상적인 의미와 함께 z축 방향(z-dimension)의 상대적 위치를 지칭하는 것으로 이해된다. "상부", "위" 및 "상"은 z축 방향에서의 상위 위치를 나타내는 반면, "아래", "밑" 및 "하"는 z축 방향에서의 하위 위치를 나타낸다. 본 명세서에서 사용되는 용어 "상에(on)"는 하나의 특징부 또는 개체가 하위 특징부 또는 개체에 대해 상위 위치에 있고, 이와 직접 접촉하고 있다는 것을 나타낸다. 그러나, 실시예가 반드시 도면에 도시된 방향 또는 구성으로 한정되는 것은 아니라는 것이 이해된다.
"실질적으로", "가까운", "대략", "근처의" 및 "약"이라는 용어는 (구체적으로 명시되지 않는 한) 일반적으로 목표 값의 +/- 10% 내에 있음을 지칭한다. 달리 명시되지 않는 한, 공통 개체를 설명하는 데 서수 형용사인 "제 1", "제 2" 및 "제 3" 등을 사용하는 것은, 언급되고 있는 것과 동일한 개체의 상이한 예를 나타내는 것일 뿐이며, 그렇게 설명된 개체가 시간적으로, 공간적으로, 또는 다른 방식으로 주어진 순서로 존재해야 한다는 것을 암시하고자 하는 것은 아니다.
본 개시의 목적을 위해, "A 및/또는 B" 및 "A 또는 B"라는 문구는, (A), (B) 또는 (A 및 B)를 의미한다. 본 명세서의 목적을 위해, "A, B 및/또는 C"라는 문구는, (A),(B),(C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 명세서에서는 패키지 통합형 인덕티브 구조체의 실시예 및 패키지 통합형 인덕티브 구조체를 만드는 방법이 설명된다. 본 명세서에 설명된 바와 같이, 리소그래피 단계들 및 자성 재료의 세트가 최소화될 수 있다. 나아가, 본 명세서에 설명된 실시예들에 따르면, 제조중인 패키지 기판을 디패널링하는 일 없이 단일 자성 재료에 인덕터 금속을 완전히 캡슐화하는 것이 가능하다.
도 1은 본 개시의 일부 실시예에 따른, 패키지 통합형 인-플레인 인덕터를 제조하는 예시적인 방법(100)의 처리 흐름도를 도시한다. 방법(100)은 코어리스 패키지 기판 아키텍처와 호환되는 임의의 패널형 IC 패키지 기판 제조 공정의 일부로서 수행될 수 있다. 이러한 프로세스는 코어 기판 기술과 호환되는 IC 패키지 기판 제조 공정의 일부로 수행될 수도 있다.
동작(101)은 빌드 업 재료에 하나 이상의 금속화 층을 형성하는 것을 포함한다. 금속화 층은, 패키지 기판 빌드 업 스택에서 유전체 층들 사이에 형성될 수 있다. 스택은 예를 들어, 핫 롤러 또는 진공 라미네이션 공정에서 유전체 재료의 시트를 라미네이팅함으로써 형성될 수 있다. 새롭게 라미네이트된 시트는 하부 유전체에 본딩되어서, 모놀리식 유전체 기판을 형성한다. 일부 동작에서, 라미네이트된 시트는, 도금 시드 표면을 제공하기 위한 구리의 막(예를 들어, 2 마이크론)을 포함한다. 유전체 라미네이션 사이클 이후에, 유전체의 노출된 표면 위에 구리와 같은 금속이 도금되어서 금속화 층을 형성할 수 있다. 도금된 금속화 층은 구조화되지 않거나 혹은 "블랭킷" 증착되고, 이후에 리소그래피 방식으로 정의된 포토마스크를 통해서 에칭되어서 초기 금속 피처를 형성할 수 있다. 다른 방안으로, 금속화 층은 리소그래피 방식으로 정의된 포토마스크를 통해 선택적으로 도금되어서 초기 금속 피처를 형성할 수 있다. 하나 이상의 추가 유전체 층이 형성되어서 초기 금속 피처를 매립할 수 있다.
동작(102)에서, 서브트랙티브 공정을 통해서 유전체에 하나 이상의 개구를 형성해서 초기 금속 피처의 일부를 노출시킨다. 일부 실시예에서, 이러한 개구는 레이저 드릴링 동작에 의해 형성되고, 여기서 초기 금속 피처는 레이저가 패키지 기판의 낮은 레벨로 침투하는 것을 방지한다. 개구는 리소그래피 방식으로 정의된 에칭 마스크를 따라서 유전체의 건식 에칭 및/또는 습식 에칭과 같은 다른 방법에 의해 형성될 수 있다. 에칭 방법의 경우, 초기 금속 피처는 에칭 스톱(etch stop)으로서 사용될 수 있다.
동작(103)에서, 개구(들)의 측벽 및 바닥 위에 포토레지스트 층이 증착되어서, 초기 금속 피처의 노출된 부분을 덮는다. 개구(들)를 둘러싸는 유전체는 또한 포토레지스트로 덮일 수 있다. 일부 실시예에서, DFR(dry film resist)가 예를 들어 진공 핫 롤러/프레스 또는 진공 라미네이션 공정을 통해서 라미네이트되어서 초기 금속 피처 및 개구의 측벽을 그 형상에 부합하게 덮는다.
동작(104)에서, 초기 금속 피처의 적어도 노출된 부분 상의 DFR의 일부가 패터닝되어서, 인덕터 라우팅 구조의 적어도 일부를 정의한다. 패턴 피처는 예를 들어 직선의 평면 인덕터 트레이스나 지그재그형 평면 인덕터 트레이스, 또는 평면 인덕터 트레이스로의 수직 상호접속 경로를 포함할 수 있다. 이후, 에칭 마스크가 제거되고, 패키지 재료 스택 내의 개구의 바닥에 인덕터 라우팅 구조가 남는다.
동작(105)에서, 인덕터 라우팅 구조 상에 자성 재료가 도포되어서, 개구를 적어도 부분적으로 충진한다. 예를 들어, 자성 입자를 포함하는 성형 가능한 페이스트 또는 점성 매트릭스가 개구(들)에 잉크젯에 의해 인쇄되거나 스크린 인쇄될 수 있다. 자성 재료는 적절한 투자율(magnetic permeability)을 갖도록 선택될 수 있다. 개구(들)는 완전히 충진되어서 인덕터 트레이스 피처 및 개구 측벽을 덮을 수 있다. 증착 이후에, 매트릭스를 경화에 의해 고체 자성 재료로 단단하게 해서, 인덕터 구조를 부분적으로 캡슐화한다. 최종 인덕티브 장치는, 인덕터 트레이스의 구조 및 자성 재료를 포함하는 코어의 크기와 투자율에 의해 결정되는 특정한 인덕턴스를 가질 수 있다.
상기 기술을 사용해서, 초기 금속 피처 아래에 자성 재료를 먼저 형성함으로써, 인덕터 구조를 완전히 캡슐화할 수 있다. 이하 더 설명하는 바와 같이, 예를 들어 동작(101, 102, 105)을 초기 반복함으로써 하부의 자성 재료가 형성될 수 있으며, 이로써 인덕티브 장치는, 차례로 적층된 2개의 자성 재료 충진된 개구들 사이에 인덕터 라우팅 구조가 매립된 것을 포함할 수 있다. 다른 예에서, 하부의 자성 재료가, 동작(101)의 일부로서 도포될 수 있는 복합 호일의 일부로서 형성될 수 있고, 이로써 인덕티브 장치는 인덕터 라우팅 구조 및 오직 하나의 자성 재료 충진된 개구를 포함할 수 있다.
동작(106)에서, 자성 재료는 하나 이상의 유전체 층으로 덮여져서, 인덕티브 구조를 패키지 기판 유전체 내로 완전히 매립한다. 해당 IC 칩 및/또는 응용예에 적합한 최종 패키지 기판 구조에 도달하기 위해서는, 임의의 수의 추가 빌드-업 유전체 및/또는 금속 재료 층이 임의의 공지된 기술에 따라서 형성될 수 있다.
도 2a 내지 2m은 방법(100)의 일부 실시예에 따른, 매립형 인덕터를 포함하는 패키지 기판(200)을 형성하는 예시적인 처리의 다양한 단계에서 형성된 대표적인 구조의 단면도 및 평면도를 도시한다.
도 2a에서, 제조중인 IC 패키지 기판 스택(201)이 수용된다. 패키지 기판 스택(201)은 유전체(202)를 포함한다. 일부 실시예에서, 유전체(202)는, 패키지 코어 상에 또는 코어리스 패키지 기판 실시예의 경우에는 캐리어 패널 상에 라미네이트된 유전체 빌드-업 필름으로서 에폭시-페놀 수지 또는 에폭시 시아네이트 에스테르(epoxy cyanate ester) 수지와 같은 재료를 포함하지만 이것으로 한정되지는 않는다. 에폭시 수지 라미네이트는 예를 들어 10 내지 100 마이크론 범위의 두께를 가질 수 있다. 패키지 기판 스택(201)은, 성장 스택 상에 연속적으로 라미네이트된, 에폭시 수지 기반 유전체 필름 층들의 다중 층을 빌드 업해서 형성될 수 있다. 패키지 기판 스택 아키텍처는 예를 들어, 플립 칩 패키지 아키텍처 또는 BBUL(bumpless build-up level) 패키지 아키텍처를 수용할 수 있다.
유전체 층들 사이의 금속화 층은, 구리, 다른 적절한 금속, 또는 다른 전도성 재료가 유전체 재료 상에 전기 도금되거나, 또는 라미네이트 공정을 임의의 주어진 횟수 반복해서 유전체 재료 상에 직접 형성된 것을 포함할 수 있다. 패키지 기판 스택(201) 내에서의 금속화 레벨에 따라서 전도성 층에 번호가 붙여질 수 있다. 최고 레벨의 금속화는, 패키지 기판 스택(201) 내의 패키지 유전체 재료 내에 연속해서 더 깊게 매립되어 있는 다수의 금속화 층(N-1, N-2 등) 위에 형성된, 패키지 기판의 제 1(예를 들어, 상부)면에 있거나 혹은 이에 가장 가깝게 있는 N번째 레벨 또는 N+m번째 레벨이 될 수 있다. 바닥-레벨 금속화(예를 들어, 다이 상호접속부를 포함)는 일반적으로 패키지 기판 스택(201)의 제 2 면(예를 들어, 바닥면)에 가장 가까운 금속화 레벨이다. 예를 들어, 구리 층이 제조중인 패키지 기판 스택(201)의 금속화 층(N-1)으로서 스퍼터링 혹은 도금될 수도 있고, 또는 구리 호일이 라미네이트될 수 있다. 구리 층은 예를 들어, 5~50 미크론의 두께를 가질 수 있으며, 패키지 기판 스택(201)을 IC 다이 또는 호스트 컴포넌트(도시 생략)에 부착하기 위한 상호 접속부와 같은 금속 피처를 포함하도록 패터닝될 수 있다. 금속화 레벨 N-1은 금속화 피처(203)를 포함하도록 패터닝된다. 금속화 레벨 N-1이 도금되는 실시예의 경우, 금속화 피처(203)는 SAP(semi-additive process)에 의해 형성될 수 있다. 예를 들어, 금속화 피처(203)를 형성하기 위해 도금 마스크가 사용되었을 수 있다. 금속화 레벨 N-1이 호일로서 도포되거나 마스크없이 도금되는 실시예의 경우, 금속화 피처(203)는 서브트랙티브 공정에 의해 형성될 수도 있다. 예를 들어, 금속화 피처(203)를 형성하는 데 마스크를 사용한 에칭 공정(예를 들어, 습식 화학 재료)이 이용될 수 있다.
금속화 층(N-1) 위에 유전체 층(202)이 도포되어서, 상부 표면(204) 아래 거리 h1만큼 유전체(202) 내로 금속화 피처(203)를 매립할 수 있다. 금속화 피처(203)는 금속화 레벨 N-1의 평면에서 임의의 형상을 가질 수 있다. 금속화 피처(203)는 대략 500 마이크론 내지 20 mm의 측면 치수(x 및 y 평면에서) 및 예를 들어 15 내지 200 마이크론 범위의 두께(예를 들어, z-축)를 가질 수 있다. 도시되지는 않았지만, 전도성 레벨 N-1 내의 동일 평면(coplanar) 금속화 피처가 금속화 피처(203)에 인접할 수도 있다.
도 2b에서, 상부 유전체(202)에 개구(205)가 형성된다. 일부 실시예에서, 깊이 h1까지 레이저 드릴링 오프닝에 의해 개구(205)가 형성되어서 금속화 피처(203)의 적어도 일부를 노출시킨다. 하나 이상의 개구(205)는 예를 들어, 레이저 에너지에 의해 생성된 강한 열에 의한 유전체 재료의 레이저 절제에 의해 형성된다. 레이저 소스로서 예를 들어, CO2 또는 Nd:YAG 레이저가 사용될 수 있다. 금속화 피처(203)는 레이저 빔을 막아서(예를 들어, 레이저 스톱으로서), 패키지 기판 스택(201)의 하부 유전체 재료로 침투하는 것을 방지할 수 있다. 유전체(202)를 레이저 절제한 결과, 도시된 바와 같이 측벽(206)이 테이퍼 형상이 된다. 측벽(206)의 경사각(θ1)은 금속화 레벨 N-1의 평면에 대해 45° 내지 85° 범위일 수 있다. 측벽이 경사지기 때문에, 개구(205)는 오프닝에서(예를 들어, 측벽(206)과 표면(204)이 교차하는 곳) 더 큰 폭을 가질 수 있다. 예를 들어, 거리 d2는 d1보다 h1tan(π/2-θ1)만큼 클 수 있다. 레이저에 의해 금속화 피처(203) 자체의 표면으로부터 금속의 약간의 절제(ablation)를 일으키는데, 이는 레이저 드릴링 공정을 나타내는 스캘러핑(scalloping) 또는 기타 손상 아티팩트를 유발할 수 있다. 예를 들어, 금속화 피처(203)의 절제는 100nm 내지 2~3 마이크론 범위의 깊이로 금속을 파들어갈 수 있다. 상부 유전체의 절제되지 않은 잔여물들은 또한, 무기 충전재의 작은 입자 형태로 레이저 스톱의 표면에 증착될 수 있다.
일부 대안의 실시예에서, 개구(205)는 습식 마스킹된 또는 건식 마스킹된 에칭 공정에 의해 형성된다. 일부 건식 에칭 공정의 경우, 측벽(206)은 실질적으로 직선일 수 있다. 이러한 실시예에서, 금속화 피처(203)는 에칭 스톱의 역할을 할 수 있는데, 이는 구리와 같은 금속의 에칭 속도가 에칭제에 의한 유기 재료의 에칭 속도보다 훨씬 느릴 수 있기 때문이다. 따라서 금속화 피처(203)는 아래의 유전체 재료를 에칭 공정으로부터 보호할 수 있다.
개구(205)는 예를 들어, 15 내지 200 마이크론의 깊이 h1(예를 들어, z-높이)까지 형성될 수 있다. 개구(205)는, 개구(205)의 바닥에서 측정된, 예를 들어 500 마이크론 내지 15 mm 범위의 길이 d1을 가질 수 있다. 금속화 피처(203)는, 예를 들어 개구(205)의 바닥에서 거리 d1만큼 이격되어 있는 측벽(206)의 바닥으로부터 거리 d3만큼 측방향으로 연장될 수 있다. 도시된 예에서, 금속화 피처(203)는 d1+2d3의 길이(예를 들어, x축 방향)를 가질 수 있으며, d3는 개구(205)와 금속화 피처(203) 사이의 안전한 오버레이 마진을 보장하기에 충분한 것이다. 개구(205)의 둘레는 금속화 피처(203)의 범주(confine) 내에서 임의의 형상을 가질 수 있다. 개구(205)가 레이저 드릴의 빔 폭보다 수배 큰 측방향 치수를 가질 수 있기 때문에, 레이저 빔은 금속화 피처(203)의 에지에 의해 정의되는 길이 및 폭 한계 사이에서 오프닝을 파들어가도록 임의의 영역에 걸쳐서 래스터될 수 있다.
도 2c에서, 개구(205)에 자성 재료(207)가 증착되어서, 금속화 피처(203)와 측벽(206)을 덮는다. 적합한 자성 재료는, 임의의 매트릭스 재료에 현탁된 페라이트 또는 산화철 분말과 같은 비전도성 자성 충진제 입자를 포함할 수 있다. 일부 실시예에서, 유기 매트릭스는 가교제 및 중합체 전구체를 함유할 수 있는데, 이는 열 및/또는 광에 의해 활성화되어 매트릭스를 고체 덩어리로 경화시키며, 일단 개구(205) 내에 증착되면 측벽(206) 및 금속화 피처(203)와 접촉한다. 자성 재료(207)는 성형 가능한 페이스트 또는 잉크로서 개구(205)에 증착된 이후에, 예를 들어 열 및/또는 광 처리에 의해 경화될 수 있다. 증착 공정은 이 재료를 개구(205) 내로 스크린 인쇄 또는 잉크젯 인쇄하는 것을 포함할 수 있다. 증착하는 동안, 자성 재료(207)는 공동을 충진하고, 측방향 및 수직으로(z 방향으로) 넘쳐서 표면(204) 위로 연장될 수 있다. 이후 연마 또는 그라인딩 동작을 수행해서, 실질적으로 도 2c에 도시된 바와 같이 자성 재료(207)를 표면(204)과 평탄화한다.
도 2d에서, 유전체(202) 및 자성 재료(207) 위에 또 다른 금속화 레벨 N이 형성된다. 금속화 레벨 N은 표면(204, 208) 사이 두께 5 내지 50 마이크론 범위인 구리 호일을 포함할 수 있다. 대안의 실시예에서, 금속화 레벨 N은 표면(204) 및 자성 재료(207)의 평탄화된 표면 위에 구리 또는 다른 적합한 금속을 전기 도금 또는 스퍼터링함으로써 형성된다. 전기 도금되는 경우, 초기 동작에서 구리, 금, 은 또는 기타 적합한 금속을 포함한 박막 전도성 시드 층이 음극으로서 증착될 수 있다. CVD 분위기에서의 금속 전구체의 핵 형성을 촉진하기 위해서 시드 층이 증착될 수 있다. 시드 층에 앞서서 크롬을 포함하는 접착층이 증착될 수도 있다.
도 2e에서, 자성 재료(207) 상의 금속화 레벨 N에 초기 금속화 피처(209)가 형성되는데, 이는 자성 재료 에지(210)와 표면(204)의 교차부에 의해 정의되는 자성 재료(207)의 상부 경계로부터 거리 d3만큼 측방향으로 연장된다. 초기 금속화 피처(209)는 금속화 층(N)에 형성된 복수의 피처 중 하나 일 수 있는데, 이는 예시된 예에는 도시되지 않은 상호접속 트레이스, 패드 및 다른 구조와 같은 인접 피처와 동일 평면에 있다. 이 예에서, 초기 금속화 피처(209)는 예를 들어 에칭 마스크에 따른 에칭 공정에 따라서 서브트랙티브 패터닝되었다. 대안의 실시예에서, 초기 금속화 피처(209)는 SAP에 따라 선택적으로 형성될 수도 있는데, 여기서 예를 들어 초기 금속화 피처(209)는 패터닝된 도금 마스크(도시되지 않음)를 통해 도금된다.
초기 금속화 피처(209)는 표면(204)에서 자성 재료(207)의 상부 경계를 넘어서 측방향으로 (예를 들어, 거리 d3만큼) 연장되는 임의의 적합한 형상을 가질 수 있으며, 따라서 초기 금속화 피처(209)은 이후의 금속화 층(N) 상의 개구부를 형성할 때 레이저 스톱 또는 에칭 스톱으로서 적합할 것이다. 초기 금속화 피처(209)는 예를 들어, 500 마이크론 내지 20mm 또는 d2보다 큰 측방향 치수를 가질 수 있다. 초기 금속화 피처(209)는 예를 들어 2 내지 15 마이크론 사이의 두께(예를 들어, z-높이)를 가질 수 있다. 서브트랙티브 공정 또는 애디티브 공정이 실행되는지 여부에 따라서, 측벽(211)은 실질적으로 수직일 수도 있고 및/또는 둥근 상부 에지를 가질 수도 있으며, 혹은 등방성 에칭 공정을 나타내는 디스플레이 곡률(display curvature)일 수도 있다.
도 2f에서, 초기 금속화 피처(209) 상에 및 유전체 표면(204) 상에 유전체(212)가 형성된다. 일부 실시예에서, 유전체(212)는 예를 들어 핫 롤러 또는 진공 라미네이트 공정에서, 패키지 기판 스택(201) 상에 유전체 시트로서 라미네이트된다. 유전체(212)는 유전체(202)와 실질적으로 동일할 수 있다. 일부 실시예에서, 유전체(212)는 초기 금속화 피처(209)와 표면(213) 사이에 10~50 마이크론의 두께 h2를 가질 수 있다.
도 2g에서, 개구(214)가 유전체(212)에 깊이 h2까지 형성된다. 일부 실시예에서, 개구(214)는 레이저 드릴 공정(예를 들어, 개구(205)를 형성하는데 사용되는 것과 유사함)에 의해서 또는 임의의 적절한 에칭 공정에 의해서 형성된다. 개구(214)는 초기 금속화 피처(209)를 길이 d4만큼 노출시킨다. 측벽(215)은 예를 들어 레이저 드릴링 프로세스의 결과로서 초기 금속화 피처(209)의 평면에 대해 각도 θ2(예를 들어, 45° 내지 85° 범위)로 다시 경사질 수 있다. 개구(214)의 형성에 의해 노출되지 않는 초기 금속화 피처(209)의 부분은 유전체(212)에 거리 d5만큼 각 개구 측벽(215)으로부터 측방향 외측으로 연장되어 있고, 여기서 d5는 대략 h2tan(π/2-θ2)일 수 있다.
도 2h에서, 유전체(212) 및 개구(214) 상에 포토레지스트(216)가 도포되어서 개구(214)의 바닥 및 측벽(215)에서 초기 금속화 피처(209)를 그 형상에 부합하게 덮는다. 포토레지스트(216)는 예를 들어, 10 마이크론 내지 100 마이크론의 범위의 두께를 가진 DFR(dry film resist)일 수 있다. DFR에는, 개구(214) 형상에 부합하도록 DFR을 연화 및/또는 성형하도록, 진공 라미네이트 또는 고온 라미네이트가 적용될 수 있다.
도 2i에서, 포토레지스트(216)(위의 점선 둘레선으로 표시됨)는 스트라이프(217) 및 오프닝(218)(둘 모두 y-축의 길이 방향으로 연장됨)을 포함하도록 포토 리소그래피 공정에 의해 패터닝되었다. 일부 예에서, 초기 금속화 피처(209)의 스트라이프(217) 및 오프닝(218)은 포토레지스트(216)에 패턴에 따라서 에칭되어서, 트레이스(220)(단면으로 도시됨)를 포함하는 인-플레인 인덕터 라우팅 구조(219)(아래 점선 둘레선으로 표시됨)를 형성할 수 있다. 예시된 실시예에서, 트레이스(220)는 각각 5~50 마이크론의 선폭(w1)을 가지며, 트레이스(220) 사이에 10~100 마이크론의 일부 최소 간격 s1을 갖는다. 개구(214)가 초기 금속화 피처(209)의 에지 아래를 덮기 때문에, 초기 금속화 피처(209)의 마스킹된 부분을 포함하는 주변 "링" 구조(221)는 인덕터 트레이스(220)에 인접한다(도 2m의 평면도에서 더 볼 수 있음). 링 구조(221)는 인덕터 트레이스(220)로부터 전기적으로 분리될 수 있고, 이는 방법(100)의 실시를 나타낸다. 예시된 실시예가 실질적으로 균일한 선폭 및 간격을 나타내는 트레이스(220)를 도시하고 있지만, 다른 실시예에서 일부 트레이스(220)는 상이한 간격 및 선폭을 가질 수도 있다. 예를 들어, 링 구조(221)와 단자 트레이스(220) 사이의 간격 s2는 트레이스 사이 최소 간격 s1과 다를 수도 있다.
도 2j에 도시된 바와 같이, 포토레지스트(216)가 벗겨지고, 개구(214) 내에서 연장되는 에칭된 인덕터 트레이스(220) 및 링 구조(221)의 노출된 부분을 노출시킨다. 인덕터 트레이스(220) 및 링 구조(221)는 5~50 마이크론 범위의 두께를 가질 수 있다. 인덕터 트레이스(220)의 측벽(222)은, 습식(예를 들어, 등방성) 화학적 에칭 패터닝 공정을 나타내는 경사진 및/또는 곡선형 프로파일(223)을 갖는다. 경사진 측벽(222)은, 예를 들어 삽도(inset)에 더 도시된 바와 같이, 인덕터 트레이스(220)에 실질적으로 사다리꼴 단면의 프로파일을 제공한다. 인덕터 트레이스(220)의 사다리꼴 프로파일은 서브트랙티브 등방성 습식 에칭 공정을 통해서 생성될 수 있으며, 여기서 측방향 화학적 에칭은 노출된 금속 영역 내에서 수직 화학적 에칭과 동시에 발생한다. 그 결과, 측벽(222)은 곡선형 네거티브 테이퍼를 가질 수 있으며, 그 결과 인덕터 트레이스(220) 사이에 일부 최소 간격(s1)을 생성한다.
일부 실시예에서, 링 구조(221)의 외부 측벽(224)은, 초기 금속화 피처(209)의 세미-애디티브(semi-additive) 패터닝을 나타내는 실질적으로 수직인 직선 프로파일을 가지며, 여기서 금속화 피처는 패터닝된 도금 마스크로 전기 도금된다. 도금 마스크 오프닝은 실질적으로 수직이거나 혹은 수직으로부터 10° 미만의 경사를 갖는 직선 측벽을 가질 수 있다. 측벽(224)은 둥근 상부 에지(225)를 가질 수도 있으며, 이는 또한 초기 금속화 피처(209)의 세미-애디티브 패터닝을 나타낸다. 도 2j의 링 구조(221)에 대한 삽도에 도시된 바와 같이, 외부 측벽(224)은 서브트랙티브 에칭되지 않았으며, 링 구조(221)의 내부 측벽(226)은 개구(214) 내에서 노출되었고, 따라서 인덕터 트레이스(220)를 패터닝하는데 사용되는 서브트랙티브 에칭 공정을 거치게 된다. 따라서, 링 구조(221)의 존재가 방법(100)을 나타낼 뿐만 아니라, 내부 측벽(224)과 외부 측벽(226)의 프로파일의 차이도 사용되는 제조 기술을 나타낸다.
도 2k에 도시된 바와 같이, 개구(214)(예를 들어, 도 2j에 도시된 바와 같은)에 자성 재료(227)가 증착되어서, 인덕터 트레이스(220) 및 링 구조(221)의 노출된 인접 부분을 덮는다. 자성 재료는 개구(214)와 유사한 측방향 치수(예를 들어 500 마이크론 내지 15mm) 및, 예를 들어 5 내지 100 마이크론 사이의 두께(z-높이)를 가질 수 있다. 예시된 실시예에서, 링 구조(221)는 자성 재료(227)가 유전체(212) 사이의 경계에 있는 계면(228)을 가로질러서 연장된다. 내부 측벽(226)은 자성 재료(227) 내에 있는 반면, 외부 측벽(224)은 유전체(212) 내에 매립된다.
일부 실시예에서, 자성 재료(227)는 전술한 바와 같이 자성 재료(207)와 실질적으로 동일한 재료이다. 일부 다른 실시예에서, 자성 재료(227)는 자성 재료(207)와는 상이한 재료이다. 자성 재료(227)는 예를 들어 5 내지 10의 상대적인 투자율(magnetic permeability)을 가질 수 있다. 자성 재료(227)는 재료를 개구(214)에 인쇄함으로써 증착될 수 있다. 일부 실시예에서, 자성 재료(227)는, 잉크젯에 의해 개구(214) 내로 직접 인쇄될 수 있도록, 비교적 낮은 초기 점도를 갖는다. 일부 실시예에서, 자성 재료(227)는 페이스트로, 유전체(212)의 표면(228) 상에 도포되어 개구(214)를 충진한다. 자성 재료(227)는 인덕터 트레이스(220) 사이의 오프닝(218)을 통해서 아래의 자성 재료(207)와 접촉하며, 이로써 연속 덩어리를 이루어서 인덕터 트레이스(220)를 캡슐화할 수 있다. 과잉 재료는 표면(229)에서 제거되고, 표면(228)에서 개구(214) 내에 자성 재료(227)를 남긴다.
이에 후속해서 열적 또는 광 화학적 경화 공정을 행함으로써, 자성 재료(227)를 경화시킬 수 있다. 인덕터 트레이스(220)는 자성 재료(예를 들어, 아래의 자성 재료(207) 및 위의 자성 재료(227)) 내에 완전히 매립된다. 결합된 자성 재료는 인덕터 트레이스(220)를 캡슐화하는 자성 코어를 형성할 수 있다. 인-플레인 인덕터 구조(219)는 패키지 기판(200)의 유전체 내에 완전히 매립된다. 결합된 자성 재료(207 및 227)로부터 인덕터 트레이스(220)를 완전히 매립하는 자성 코어가 형성되며, 이는 총 두께가 범위는 10 내지 200 미크론이고, 상대 투자율은 5 내지 10이다. 링 구조(221)는 자성 재료(227)와 인접 유전체(212) 사이의 계면을 가로 질러 연장되며, 외부 측벽(224)은 유전체(212) 내에 매립된다. 자성 재료(227)는 그라인드 및/또는 연마 공정(예를 들어, 화학-기계적 연마(CMP))에 의해 표면(229)과 평탄화될 수 있다.
도 2l에 도시된 바와 같이, 인-플레인 인덕터 구조(219)의 제조가 실질적으로 완료된다. 자성 재료(227)는 예를 들어, 표면(229) 위에 유전체(230)를 라미네이트함으로써 유전체 재료에 의해 덮여져서, 패키지 기판(200)을 완성하거나 또는 후속하는 금속화 레벨을 위한 준비로가 된다.
도 2m은 금속화 레벨 N의 x-y 평면에서의 평면도를 예시한다. 평면도를 가로 지르는 라인 A-A'는 도 2l에 도시된 단면에서의 위치를 나타낸다. 도 2m에 도시된 바와 같이, 인덕터 트레이스(220)는 복수의 상호 접속된 병렬 세그먼트를 포함하는 연속적인 지그재그형 트레이스 구조(231)이다. 인덕터 구조(219)는 A-A' 평면을 넘어서 상호 접속 패드(232)에 의해 종단된다. 상호접속 패드(232)는, 패키지 기판(200) 내에서 상부 레벨(예를 들어, N+1 등) 및/또는 하부 레벨(예를 들어, N-1 등)에서 금속화에 수직으로 상호접속된 비아 캡이 될 수 있다. 인덕터 트레이스(220)는, 외부 회로에 본딩하기 위해서(예를 들어, 소켓에 장착하거나 인쇄 회로 기판에 직접 표면 장착하기 위해서), 패키지 기판(200)(도시 생략)의 바닥에 있는 패키지 랜드 패드에, 더 낮은 금속화 레벨을 통해 상호접속된다.
링 구조(221)는 인덕터 트레이스(220)를 둘러싸는 직사각형의 둘레 피처로서 도시되어 있다. 예시된 실시예에서, 인덕터 구조(219)는, 유전체(212) 내에서 링 구조(221)의 외부 측벽(224)에 의해 경계가 형성된다. 일부 실시예에서, 링 구조(221)는 다른 금속화 피처에 상호접속된다. 예를 들어, 링 구조(221)는, 패키지 기판 내에서 혹은 패키지 기판에 전기적으로 연결된 인쇄 회로 기판 상에서 접지 평면에 연결된 수직 방향 또는 측방향 트레이스 경로(도시되지 않음)를 통해 전기적으로 접지될 수도 있다. 일부 실시예에서, 링 구조(221)는 전기적으로 플로팅되거나 혹은 임의의 기준 전압 소스에 접속될 수 있다.
도 3a 내지 3g는 방법(100)의 일부 다른 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판(300)을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 3a에 예시된 처리에 앞서서 도 2a 내지 도 2d에 도시된 것과 유사한 공정 동작이 수행될 수 있다. 패키지 기판 스택(301)은 예를 들어 도 2c에 도시된 바와 같은 제조 중인 구조로서 획득될 수 있다. 따라서 도 2a 내지 도 2c에 도시되어 있는 획득된 금속 및 유전체 구조에 관한 설명이 패키지 기판 스택(301)에도 적용될 수 있다.
도 3a에서, 초기 금속화 구조(302) 및 인접 트레이스 라우팅(303)이 레벨 N에서 SAP(semi-additive process)에 의해 형성된다. 예시적인 SAP는, 이전의 동작에서 유전체(202) 및 자성 재료(207)의 표면(204) 위에 형성된 리소그래피 방식으로 정의된 도금 마스크 내로 패터닝된 오프닝 내에, 적절한 금속(예를 들어, 구리)을 증착하는 것을 포함할 수 있다. 초기 금속화 구조(302) 및 인접한 트레이스 라우팅(303)은 또한, 이전 동작(도시되지 않음)에서 표면(204) 위에 형성된 포토레지스트 증착 마스크 내의 리소그래피 방식으로 정의된 오프닝 내에 도금될 수도 있다. 전기 도금된 구조는 2 내지 50 마이크론 범위의 두께 h3를 가질 수 있다. 초기 금속화 피처(302)는 x-y 평면에서 500 마이크론 내지 20 mm 범위의 측면 치수를 가질 수 있으며, 자성 재료(207)를 덮고 자성 재료(207)의 상부 에지를 넘어 연장된다.
초기 금속화 구조(302) 및 트레이스 라우팅(303)의 확대도가 도 3a의 삽도에 도시되어 있다. 측벽(304)은 전술한 바와 같이 실질적으로 수직인 프로파일을 가질 수 있으며, 이는 SAP(예를 들어, 금속 전기 도금 공정)을 나타내는 것이다. 상부 에지(305)는 삽도에 도시된 바와 같이 둥근 프로파일을 가질 수 있다. 측벽(304) 사이 분리의 크기는, 기술 노드(technology node)에 따라 취해질 수 있는 최소 간격(s3)에 의해 결정될 수 있지만, 일반적으로 서브트랙티브 처리를 통해 달성 가능한 최소 간격보다 작다.
도 3b에서, 금속화 구조 및 오픈 유전체 표면(204) 위에 유전체(306)가 형성된다. 유전체(306)는 전술한 바와 같이 형성될 수 있다. 유전체(306)는 핫 롤러 또는 고온 진공 라미네이션 공정에 의해 표면(204) 위에 그 형상에 부합하게 라미네이트될 수 있으며, 이는 예를 들어 금속화 구조 사이의 공간을 충진한다. 유전체(306)는 예를 들어 5 내지 100 마이크론 범위의 두께를 가질 수 있다.
도 3c에서, 초기 금속화 피처(302) 및 패드(309) 상의 유전체(306)에 개구(307) 및 비아 오프닝(308)이 각각 형성된다. 개구(307)는, 표면(310)과 초기 금속화 피처(302) 사이에서, 거리 h4에 의해 정의된 깊이까지 전술한 바와 같이 레이저 드릴링 동작에 의해 형성될 수 있다. 전술한 바와 같이, 초기 금속화 피처(302)는 자성 재료(207)로의 레이저 침투를 차단할 수 있다. 다른 실시예에서, 개구(307)는 화학적 에칭 방법에 의해 형성될 수 있다. 측벽(311)은 초기 금속화 피처(302)의 평면으로부터 45°와 85° 사이의 경사를 가질 수 있으며, 이는 또한 레이저 드릴링 공정을 나타낼 수 있다. 개구(307)는 500 마이크론 내지 15mm 범위의 적어도 하나의 측면 치수 d6(개구의 바닥으로부터 측정됨)을 가질 수 있다.
비아 오프닝(308)이 또한 h3(예를 들어, 100 마이크론)의 깊이로 레이저 드릴링 동작에 의해 형성될 수 있으며, 패드(309)의 일부를 노출시킨다. 일부 대안적인 실시예에서 비아 오프닝(308)은 적절한 에칭 공정에 의해 형성될 수도 있다. 비아 오프닝(308)은 x-y 평면에서 둥근 단면을 가질 수 있지만, 다른 적절한 단면 프로파일도 가능한다. 일부 실시예에서, 비아 오프닝(308)의 측벽(312)은 45°와 85° 사이에서 경사질 수 있다.
도 3d에서, 금속화 층(313)이 개구(307), 비아 오프닝(308), 초기 금속화 피처(302)의 노출된 부분 및 유전체(306)의 표면(310)에, 그 형상에 부합하게 증착된다. 구리 또는 다른 적합한 금속이 전해 증착 또는 무전해 증착에 의해 증착되어서, 예를 들어, 비아 오프닝(308)를 충진하고 패드(309) 위에 비아(314)를 형성한다. 금속화 층(313)은 표면(310) 및 초기 금속화 피처(302) 위에서 두께 h5(예를 들어, 최대 50 마이크론 두께)를 갖는다. 증착된 금속화 층(313)은 초기 금속화 피처(302)의 노출된 부분의 금속 두께를 대략 h5만큼 증가시킬 수 있다. 개구(307)의 바닥에서 증가된 금속 두께는 인덕터 트레이스의 낮은 저항에 바람직할 수 있다.
도 3e에서 금속화 층(313) 위에 포토레지스트(315)가 증착된다. 일부 실시예에서, 포토레지스트(315)는 예를 들어, 실질적으로 전술한 바와 같이 금속화 층(313) 위에 라미네이트된 DFR(dry film resist)이다.
도 3f에서, 금속화 층(313)은 금속화 레벨(N 및 N+1)의 피처를 동시에 정의하는 서브트랙티브 공정(예를 들어, 등방성 습식 화학 에칭에 의해)에 의해 패터닝된다. 금속화 층(313)은, 레벨 N의 다수의 인덕터 트레이스(316) 및 유전체(306)의 표면(310) 위에 생성된 레벨 N+1의 비아 패드(318)를 포함하는 트레이스 라우팅(317)으로 패터닝된다. 인덕터 트레이스(316)는 하나 이상의 인-플레인 지그재그형 인덕터 와이어를 형성하도록 상호접속된 복수의 병렬 트레이스이다. 측벽(319)은 x-z 평면에서 사다리꼴 프로파일을 가질 수 있으며, 이는 전술한 바와 같이 등방성 에칭을 나타낸다. 인덕터 트레이스(316)는 h6의 두께(예를 들어, z-높이)와 폭 w4(예를 들어, 20~50 마이크론)을 가질 수 있으며, 최소 간격 s4(예를 들어, 20~50 마이크론)만큼 분리된다. z-높이(h6)는 대략 h3와 h5의 합이 될 수 있다. 서브트랙티브 등방성 에칭 공정에 의해 형성된 인덕터 트레이스(316)의 최소 간격(s4)은 동일한 N-1 금속화 레벨 내에서 SAP 구조(303)의 최소 간격(s3)보다 훨씬 클 수 있다.
트레이스 라우팅(317)과 같은, 레벨 N+1의 금속화 구조는 예시된 실시예에 도시된 바와 같이 두께(z-높이)(h5)를 가질 수 있다. 트레이스 라우팅(317)은, 두께 h5와 h6의 차이로 인해서, 피처(303)보다 훨씬 더 크고, 심지어 인덕터 트레이스(316)보다 더 클 것으로 예상될 수 있는, 최소 피치를 가질 것이다. 인덕터 트레이스(316)가 다른 금속화 구조에 비해 더 두껍기 때문에, 인덕터 권선 저항을 낮출 수 있다.
링 구조(320)는 레벨 N에 인덕터 트레이스(316)와 동시에 형성된다. 도 3f에 도시된 바와 같이, 링 구조(320)는 유전체(306) 아래에서 측벽(311)으로부터 거리 d7만큼 측방향으로 연장되어서, 이는 화학적 공격으로부터 보호된다. 링 구조(320)는 개구(307)의 측벽(311)으로 다시 에칭될 수 있다. 링 구조(320)의 내부 측벽(319)은 오목한 프로파일을 가질 수 있으며, 이는 등방성 에칭을 나타낸다. 링 구조(320)는 개구 측벽(311)에 완전히 에칭될 수도 있고 혹은, 링 구조(320)의 일부가 개구(307) 내에 남아있을 수도 있다. 링 구조(320)의 폭(w3)은 에칭 속도 및 지속 시간에 따라 달라질 수 있다. 링 구조(320)는 두께 h3<h6을 갖는다. 링 구조(320)는 인덕터 트레이스(316)를 둘러싸지만, 인덕터 트레이스(316)로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 링 구조(320)는 접지 평면 또는 접지 금속화에 상호접속되고, 예를 들어 인덕터 트레이스(316) 주위에 접지된 가드 링을 제공할 수 있다.
도 3g에서, 개구(307)에 자성 재료(321)가 증착되어서, 인덕터 트레이스(316)를 캡슐화한다. 자성 재료(321)는 도시된 바와 같이 표면(310)과 평탄화될 수 있다. 일부 실시예에서, 자성 재료(321)는 자성 재료(207)와 실질적으로 동일한 조성을 갖는다. 다른 적절한 조성도 가능한다. 자성 재료(307)는 인덕터 트레이스(316) 아래의 자성 재료(207)와 접촉하여 인덕터 트레이스(316)를 캡슐화하는 연속적인 자성 코어를 형성할 수 있다. 일부 실시예에서, 인덕터 트레이스(316)는 상호 접속되어서 도 2m에 도시된 인덕터 구조(231)와 유사한 지그재그형 구조를 형성한다. 링 구조(320)는 실질적으로 도 2m에 도시된 바와 같이 자성 재료(321)와 인접한 유전체(306) 사이의 계면을 가로질러 연장될 수 있다.
유전체(322)는 표면(310) 위에 형성되어 금속화 구조(317 및 318)를 캡슐화할 수 있을 뿐만 아니라, 자성 재료(321) 및 유전체(306)를 덮어서 패키지(300)를 완성할 수 있다. 유전체(322)는 위에서 설명한 것과 유사하거나 혹은 동일한 패키지 유전체 재료일 수 있으며, 전술한 바와 같이 라미네이트될 수 있다. 일부 실시예에서, 유전체(322)가 형성됨으로써 매립형 인덕터 구조(323)(점선으로 둘러싸인 부분)의 제조가 실질적으로 완료된다.
도 4a 내지 도 4g는 방법(100)의 일부 다른 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판(400)을 형성하는 예시적인 공정 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 4a에 도시된 처리에 앞서서 도 3a 및 도 3b에 도시된 것과 유사한 공정 동작이 수행될 수 있다. 패키지 기판 스택(401)은 예를 들어 도 3b에 도시된 구조로부터 제조중에 획득될 수 있다. 따라서 도 2a 내지 도 2c에 도시되어 있는 획득된 금속 및 유전체 구조에 관한 설명은 패키지 기판 스택(401)에도 적용될 수 있다.
도 4a에서, 패키지 기판 스택(401)은, 유전체(202)와, 유전체(202) 내에 매립된 자성 재료(207)를 포함하는, 도 3c의 패키지 기판 스택(301)과 실질적으로 동일한 아키텍처를 포함한다. 금속화 피처(203)는 금속화 레벨 N-1에 있고, 자성 재료(207) 바로 아래에 있다. 트레이스 라우팅(303)은 금속화 레벨 N에서 초기 금속화 피처(302)와 동일 평면 상에 있고, 여기서 초기 금속화 피처(302)는 자성 재료(207)를 덮는다. 개구(307)가 레이저 드릴링 공정에 의해 형성되어서 예를 들어, 초기 금속화 피처(302)의 일부를 노출시키고 전술한 바와 같이 경사진 측벽(319)을 형성한다. 초기 금속화 피처(302) 및 인접한 동일 평면 트레이스 라우팅(303)을 포함하는 레벨 N 금속화 피처는, 이전의 ADP 공정에 의해 형성될 수 있다. 도시된 예에서, 초기 금속화 피처(302) 및 트레이스 라우팅(303)은 실질적으로 수직 측벽을 갖는다. 레벨 N의 피처들(예를 들어, 초기 금속화 피처(302) 및 인접 트레이스 라우팅(303))의 두께는 h3(예를 들어, 5~50 마이크론의 z 높이)일 수 있다.
도 4b에서, 포토레지스트(402)가 표면(310) 위에 이 형상에 부합하게 도포되어서, 측벽(319) 및 초기 금속화 피처(302)를 덮는다. 일부 실시예에서, 포토레지스트(402)는, 상기 설명된 바와 같이 라미네이트된 예를 들어 10 내지 100 마이크론의 두께를 갖는 DFR이다.
도 4c에서, 포토레지스트(402)가 오프닝(403)을 포함하는 에칭 마스크로서 패터닝되었다. 인덕터 트레이스(404) 및 링 구조(405)는 오프닝(403)을 통한 등방성 에칭에 의해 형성될 수 있다. 인덕터 트레이스(404) 및 주변 링 구조(405)는 오목한 측벽(406, 407)을 각각 갖고 있다. 인덕터 트레이스(404)는 도시된 바와 같이 최소 간격(s6)만큼 분리된다. 간격(s6)은 인접한 트레이스 라우팅 구조들(303) 사이의 최소 간격(s5)보다 훨씬 클 수 있다.
도 4d에서, 개구부(307)에 자성 재료(408)가 증착되어, 트레이스(404)를 캡슐화한다. 자성 재료(408)는 측벽(319)을 넘는 것으로 도시되며, 이는 유전체(306)의 인접 영역 위로 연장되는 돌출부(409)를 형성한다. 자성 재료(408)는 예를 들어, 자성 재료(207)와 실질적으로 동일한 재료를 포함할 수 있다. 자성 재료(408)는 인덕터 트레이스(404) 아래의 자성 재료(207)와 접촉하도록 인덕터 트레이스들(404) 사이에서 연장되어, 인덕터 트레이스(404)를 완전히 캡슐화하는 연속적인 자성 코어를 형성할 수 있다.
도 4e에서, 측벽(311)에 인접한 유전체(306)에 비아 오프닝(410)이 형성된다. 비아 오프닝(410)은 전술한 바와 같이 레이저 드릴링 동작에 의해 형성될 수 있다. 비아 오프닝(410)를 형성하기 전에 자성 재료(408)가 돌출부(409)와 평탄화될 수 있다.
도 4f에서, 측벽(311)에 인접하고 비아(413) 위의 비아 패드(412)에 인접해서, 표면(310) 위에, 레벨 N+1 트레이스 라우팅(411)이 SAP 공정에 의해 형성될 수 있다. 구조(411, 412)를 형성하기 전에 전해 공정 혹은 무전해 공정에 의해 비아 오프닝(410)이 충진되어서 비아(413)를 형성할 수 있다. 서브트랙티브 제조 기술과 SAP 제조 기술 사이의 피처 해상도의 차이로 인해서, 레벨 N+1의 트레이스 라우팅(411)은 레벨 N의 트레이스 라우팅(303)의 간격 s5과 유사하거나 혹은 동일한 최소 간격 s6을 가질 수 있다.
도 4g에서, 금속화 레벨 N+1, 자성 재료(408) 및 표면(310) 위에 유전체(414)가 라미네이트되고, 매립형 인덕터 구조(415)(점선으로 둘러싸인)의 형성을 실질적으로 완료한다. 인덕터 구조(415)는 인덕터 트레이스(404)를 캡슐화하는 자성 재료(207 및 408)를 포함한다.
도 5a 내지 5g는 방법(100)의 일부 다른 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판(500)을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 5a에서, 패키지 기판 스택(501)은 레벨 N-1에 유전체(503) 내에 매립된 금속화 피처(502)를 포함한다. 자성 재료는, 유전체(503) 위에 라미네이트된 다중의 호일 시트 층 중 하나의 층으로서, 패키지 기판 스택(501) 상에 통합된다. 다층 호일은 예를 들어, 10,000 내지 30,000 범위의 상대 투자율을 가진, 니켈-철(NiFe) 또는 니켈-코발트(NiCo) 합금과 같은, 높은 투자율 재료(504)의 시트를 포함한다. 자성 재료(504)는 5 내지 500 마이크론 범위의 두께를 가질 수 있고, 비자성 재료(505)와 본딩될 수 있으며, 이것이 예를 들어 5 내지 500 마이크론 범위의 두께를 가질 수도 있다. 비자성 재료(505)는 구리 또는 패키지 기판 스택(501)의 금속화 레벨 N로서 적합한 다른 전도성 재료일 수 있다.
도 5b에서, 다층 호일 상에 포토레지스트(506)가 도포되고 패터닝된다. 포토레지스트(506)는 DFR일 수도 있고 또는 액체 레지스트일 수도 있다. 적절한 에칭 공정이 적어도 비자성 재료(505)를 에칭할 수 있으며, 자성 재료(504)도 또한 에칭할 수 있고, 여기서 이 재료는 상당한 전기 전도성(예를 들어, NiFe, NiCo 등)을 갖는 것이다. 도시된 바와 같이, 패터닝된 구조(507)는, 자성 재료(504)로부터 에칭된 자성 재료 피처(509) 상의 비자성 재료(505)로부터 에칭된 초기 금속화 피처(508)를 포함한다. 초기 금속화 피처(508) 및 자성 호일 피처(509)는 예를 들어 500 마이크론 내지 20mm 범위의 측방향 치수를 가질 수 있다. 산성 및/또는 산화성 습식 에칭 바스(wet etch bath)와 같은 적절한 에칭 공정을 사용해서 두 재료의 금속을 어택할 수 있다. 에칭 속도는 두 호일에 대해 유사할 수 있다. 예시된 예에서는, 등방성 습식 에칭이 사용되어 초기 금속화 피처(508) 및 자성 호일 피처(509) 각각에 대해 언더컷 오목 측벽(510 및 511)을 생성했다. 각 재료에 대한 에칭 속도가 다를 수 있기 때문에, 각 호일에 대한 예에서 도시된 측벽 오목의 정도는 약간 상이하며, 측벽(510, 511)의 측방향 위치 변동으로 표시된다.
도 5c에서, 전술한 바와 같은 라미네이션 공정 또는 다른 적절한 방법에 의해, 유전체(503) 및 초기 금속화 피처(508) 위에 유전체(512)가 형성된다. 전술한 바와 같이 레이저 드릴링 방법 또는 에칭 공정에 의해 초기 금속화 피처(508) 위에 개구(513)가 형성된다. 개구(513)를 형성함으로써, 초기 금속화 피처(508) 중 개구(513)의 바닥의 부분을 노출시킬 수 있다. 초기 금속화 피처(508) 중 노출된 부분은 예를 들어 500 마이크론 내지 15mm 범위의 측방향 치수(예를 들어, 길이) d8를 가질 수 있다. 개구(513)는 측벽(514)을 포함한다. 일부 실시예에서, 측벽(514)은 초기 금속화 피처(508)의 평면에 대해 각도 θ3(예를 들어, 45° 내지 85°)로 경사진다.
도 5d에서, 패키지 기판 스택(501) 위에 이 형상에 부합하게 포토레지스트(515)가 도포되어서, 유전체(512), 개구(513)의 측벽(514) 및 초기 금속화 피처(508)를 덮는다. 포토레지스트(515)는 예를 들어 DFR 라미네이트일 수 있다. 포토레지스트(515)는 초기 금속화 피처(508) 및 자성 호일 피처(509) 위에 에칭 마스크를 형성하도록 패터닝될 수 있다.
도 5e에서, 포토레지스트(515)의 리소그래피 방식으로 정의된 스트라이프 및 오프닝(도시되지 않음)이 초기 금속화 피처(508) 및 자성 호일 피처(509)에 전사되었다. 두 구조는 등방성 습식 에칭에 의해 동시에 패터닝되었으며, 이로써 예를 들어 복수의 에칭된 구리 인덕터 트레이스(518) 및 인덕터 트레이스(518) 아래에 있는 자성 스트립(519)에 대한 각각의 오목한 측벽(516, 517)을 형성한다. 측벽(516 및 517)은, 도 5b에 예시된 리소그래피 공정에서 획득된 측벽(510 및 511)과 각각 실질적으로 동일한 프로파일을 가질 수 있다. 인덕터 트레이스(518)는 최소 간격 s7(예를 들어, 5 내지 50 마이크론)으로 표현된 분리를 가질 수 있다. 자성 호일 피처(509)에 오프닝(520)이 에칭되어서 인덕터 트레이스(518) 아래에 복수의 마그네틱 스트립(519)을 형성하여, 유전체(503) 중 자성 스트립(519) 사이의 부분을 노출시킨다. 오프닝(520)(점선으로 표시됨)은 인덕터 트레이스(518) 사이의 공간(521)과 일치된다(이렇게 도시되어 있음).
인덕터 트레이스(518)로부터 분리된 구리 호일의 둘레에 링 구조(522)가 패터닝 공정에 의해 형성된다. 링 구조(522) 및 아래에 있는 자성 재료(509)의 일부는 측벽(514)으로부터 유전체(512)로 연장된다. 링 구조(522)는 도 5b에 도시된 에칭 공정에서 형성된 외부 측벽(510)(예를 들어, 유전체(512) 형성 이전) 및 인덕터 트레이스(518)를 형성하는 동안에 획득된 내부 측벽(516)을 갖는다. 일부 실시예에서, 링 구조(522)는 인덕터 트레이스(518)에 상호 접속될 수 있다. 일부 실시예에서, 링 구조(522)는 인덕터 트레이스(518)로부터 전기적으로 분리된다. 예시된 실시예에서, 링 구조(522)는 개구 측벽(514)으로부터 비대칭으로 연장되어서, 예를 들어, 이하 설명된 바와 같이 수직 상호 접속을 위한 랜딩 패드를 제공한다.
도 5f에서, 개구(513)에 자성 재료(523)가 증착된다. 일부 실시예에서, 자성 재료(523)는 상기 설명한 자성 재료(예를 들어, 자성 재료(207))와 유사하거나 혹은 실질적으로 동일한 조성을 가질 수 있다. 자성 재료(523)는 자성 스트립(519)과는 상이한 조성을 갖는다. 자성 재료(523)는 예를 들어 전술한 바와 같이 잉크젯 또는 스크린 인쇄 방법에 의해 증착될 수 있다. 예시된 실시예에서, 자성 재료(523)는 주변 유전체(512)의 표면(524)과 평탄화된다. 주변 유전체(512)와의 평탄화를 위해 자성 재료(523)의 증착 및 경화 이후에 그라인드 및 폴리싱 동작(도시되지 않음)이 수행되었다.
자성 재료(523)는 오프닝(520) 및 공간(521)을 통해 (이전의) 개구(513)의 바닥까지 연장될 수 있고, 이로써 유전체(503)의 상부 표면과 접촉하고, 자성 재료 내에 인덕터 트레이스(518)를 캡슐화하며, 높은 투과율의 자성 스트립(519)을 전기적으로 절연시킬 수 있다. 인덕터 트레이스(518)는 자성 스트립(519)(아래) 및 자성 재료(523)(측벽 위에 있으며 측벽과 인접) 모두에 의해, 자성 재료 내에 완전히 캡슐화된다.
이후 동작에서, 표면(524) 상의 레벨 N+1에 금속화 피처(525)가 형성된다. 금속화 피처(525)는 예를 들어 전술한 바와 같이, 도금 마스크를 통해 구리 또는 다른 적절한 금속을 도금함으로써, 예를 들어 ADP에 의해 형성될 수 있다. 금속화 피처(525)의 측벽(526)은 실질적으로 수직일 수 있고(10° 이하의 경사), 둥근 상부 에지를 가질 수 있으며, 이는 도금 마스크에 증착에 의해 금속 구조물을 세미-애디티브 형성한 것을 나타낸다. 금속화 피처(525)는 레벨 N에서 인덕터 트레이스(518) 사이의 최소 간격(s7)보다 작은 최소 간격(s8)을 가질 수 있다.
도 5g에서, 패키지 기판 스택(501) 상에 유전체(527)가 형성되어서, 유전체(512), 금속화 피처(525)를 덮는다. 자성 재료(523)는 유전체(527)에 의해 덮여져서 패키지 기판 스택(501) 내에 완전히 매립된다. 후속 동작에서, 유전체(527) 상에 레벨 N+2 금속화 피처(528)가 형성된다. 금속화 피처(528)는 SAP 공정(또는 서브트랙티브 금속 에칭 공정)에 의해 형성되어서 예를 들어, 솔더 범프 또는 다른 상호접속부를 수용할 수 있는 최상부 레벨 다른 상호접속 패드를 형성한다. 링 구조(522)의 일부를 노출시키는 유전체(527 및 512) 모두에 형성된 오프닝에, 비아(529)가 도금에 의해 형성될 수 있다. 비아(529)는 링 구조(522)(레벨 N)와 레벨 N+2 금속화를 상호접속시킨다. 비아 캡(530)은 금속화 피처(528)와 동시에 형성될 수 있다. 일부 실시예에서, 레벨 N+2 금속화 피처를 형성함으로써 패키지 기판(500)의 형성을 실질적으로 완료한다. 예시된 예에서, 비아(529)는 링 구조(522)를 상부 금속화 레벨 N+2에 상호 접속한다. 링 구조(522)는 비아(529)를 통해 외부 접지 회로(예를 들어, 인쇄 회로 기판 상의)에 상호접속될 수 있다.
예시된 실시예에 도시된 바와 같이, 자성 스트립(519)은 자성 재료(523)보다 훨씬 작은 z-높이를 가지며, 자성 재료(523) 및 자성 스트립(519) 모두를 포함하는 자성 코어의 비교적 작은 부분을 차지할 수 있다. 점선 윤곽선 내에 포함된 구조로 예시된 실시예에 도시된 인덕터 구조(531)의 자성 코어(예를 들어, 자성 재료(523) 및 자성 스트립(519)를 포함함)의 전체 투자율 중 자성 스트립(519)의 높은 투자율은 가장 중요한 특징이다. 복합 코어의 투자율은 자성 재료(523) 단독의 투자율보다 수천 배 더 클 수 있다. 투자율이 크게 증가되면 복합 코어 구조의 z-높이 요건을 감소시키므로, 패키지 기판(500)의 전체 z-높이를 감소시킬 수 있다.
도 6a 내지 도 6r은, 방법(100)의 일부 다른 실시예에 따른, 패키지 매립형 인덕터를 포함하는 패키지 기판(600)을 형성하는 예시적인 처리 흐름의 다양한 단계에서 형성된 대표적인 구조의 단면도를 도시한다.
도 6a에서, 패키지 기판 스택(601)은 유전체(602) 및 매립 금속화 구조(603)(레벨 N-1)를 포함한다. 초기 금속화 피처(604) 및 인접한 금속 피처(예를 들어, 패드(605)를 통해)는, 전술한 바와 같은 세미-애디티브 또는 서브트랙티브 금속화 공정을 포함하는 이전 금속화 동작에서, 유전체(602) 위의 레벨 N에 형성되었다. 비아(606, 607)는 초기 금속화 피처(604)를 포함하는 레벨 N 금속화 구조를 레벨 N-1의 금속화 구조(603)에 상호접속시킨다.
도 6b에서, 유전체(602) 상에 유전체(608)가 형성되며, 초기 금속화 피처(604) 및 인접한 금속화(예를 들어, 패드(605))를 덮는다. 개구(609)는 도 6c에 도시된 바와 같이, 전술한 바와 같은 레이저 드릴링 또는 에칭 동작에 의해 유전체(608)에 형성된다. 개구(609)가 예를 들어 5 내지 100 마이크론 범위의 깊이 h7로 형성되어서, 초기 금속화 피처(604)의 일부를 노출시킨다. 예시된 실시예에서, 측벽(610)은 예를 들어 레이저 드릴링 공정의 결과로서, 45° 내지 85° 범위의 경사각 θ4을 갖는다.
도 6d에서, 유전체(608), 측벽(610) 및 초기 금속화 피처(604) 위에 시드 금속의 컨포멀 금속 층(611)이 증착된다. 금속 층(611)은 구리와 같은 적절한 금속을 유전체(608) 상에 5 내지 50 마이크론의 두께 h9까지 스퍼터 또는 무전해 증착함으로써 형성될 수 있다. 금속 층(611)이 초기 금속화 피처(604) 위에 증착되어서, 구조의 전체 두께를 대략 h7과 h9의 합인 h10까지 증가시킨다.
도 6e에서, 패키지 기판 스택(601) 위에 포토레지스트(612)가 도포된다. 포토레지스트(612)는 예를 들어 DFR 라미네이트일 수 있다. 포토레지스트(612)는 개구(609)의 깊이(h8)보다 큰 두께(h11)(15 내지 150 마이크론 범위)를 가질 수 있다. 포토레지스트(612)는 리소그래피 동작에서 패터닝되어서, 도 6f에 도시된 동작에서 오프닝(613)을 형성한다.
도 6g에서 오프닝(613)에 기둥(615)이 증착된다. 기둥(615)은 구리 또는 다른 적절한 금속을 오프닝(613)에 전해(또는 무전해) 증착함으로써 형성될 수 있다. 기둥(615)은 오프닝(613)을 과도하게 충진해서 도시된 바와 같이 포토레지스트(612) 위로 연장될 수 있다. 예를 들어, 포토레지스트(612)는 15 마이크론의 두께를 가질 수 있고, 기둥(615)은 20 마이크론의 z-높이로 성장될 수 있으며, 이는 비아(606) 위로 예를 들어 5 마이크론 연장된다. 시드 금속층(611) 및 초기 금속화 피처(604)가 에칭되어서 아래의 유전체(예를 들어, 유전체(602 및 608))를 노출시킨다. 이전 에칭으로부터 링 구조(616)가 남을 수 있다.
도 6i에서, 개구(609)에 자성 재료(617)가 증착되어서, 기둥(615)을 매립한다. 자성 재료(617)는 본 개시에서 상기 설명된 임의의 자성 재료 페이스트 또는 잉크일 수 있다(예를 들어, 자성 재료(207)과 동일함). 자성 재료(617)는 개구(609)를 과도하게 충진해서 유전체(608) 위로 확산되어서 오버행(618)을 형성할 수 있다.
도 6j에서, 자성 재료(617) 및 필라(615)는 유전체(608)와 평탄화된다.도 6k에서, 유전체(608) 및 자성 재료(617) 위의 패키지 기판 스택(601) 위에 금속화 레벨 N+1이 형성된다. 초기 금속화 피처(619) 및 인접한 금속화(예를 들어, 비아 패드(620))이 SAP 금속 구조로서 형성될 수도 있고(이 경우 구조는 도시된 바와 같이 실질적으로 수직의 직선 측벽을 가짐), 혹은 서브트랙티브 에칭 공정에 의해 형성될 수도 있다(오목한 측벽을 생성함). 이전 전착 공정에서 금속화 레벨 N을 금속화 레벨 N+1과 상호접속하는 비아(621)가 형성되었을 수 있다. 기둥(615)은 아래의 금속화(예를 들어, 금속화 구조(603))를 초기 금속화 피처(619)(이후 인덕터 트레이스로 패터닝됨)와 상호 접속한다. 초기 금속화 피처(619)는 자성 재료(617)와 적어도 동일한 측방향 치수(예를 들어, 최대 20mm)를 가질 수 있다.
도 6l에서, 초기 금속화 구조(619)를 포함하는 N+1 금속화 상에 유전체(622)가 형성된다(예를 들어, 라미네이트에 의해). 도 6m에서 유전체(622)에 개구(623)가 형성된다(예를 들어, 이전에 설명된 바와 같은 레이저 드릴링 또는 에칭에 의해). 개구(623)는 도 6c에 도시된 동작에서 형성된 개구(609)와 동일한 혹은 이보자 작은 크기(예를 들어, 폭, 깊이)를 가질 수 있다. 도 6n에 도시된 공정에서, 패키지 기판 스택(601) 상에 그 형상에 부합하게 포토레지스트(624)가 도포(예를 들어, 라미네이트 또는 스핀 코팅)되어서, 개구(623)의 측벽(611) 및 초기 금속화 피처(619)를 덮는다. 포토레지스트(624)는 리소그래피 패터닝된 에칭 마스크를 제공해서 초기 금속화 피처(619)의 인덕터 구조를 형성할 수 있다.
도 6o에서, 레벨 N+1에 복수의 인덕터 트레이스(625)가 서브트랙티브 에칭 공정에 의해(위에서 설명한 바와 같이)형성되어서, 이전 동작에서 형성된 리소그래피 패턴을 초기 금속화 피처(619)에 전사한다. 인덕터 트레이스(625)는 오목한 측벽 및 사다리꼴 프로파일을 가질 수 있으며, 이는 전술한 바와 같은 등방성 에칭 공정을 나타낸다. 필라(615) 위에 에칭 공정에 의해 패드(626)가 동시에 형성되어서, 수직 상호접속부의 라우팅을 위해 인덕터 트레이스(625)를 기둥(615)에 연결시킬 수 있다. 측벽(628)을 통해 개구(623)의 내부로부터 유전체(622)로 링 구조(627)가 연장된다.
도 6p에서, 개구(623)에 자성 재료(629)가 증착되어서, 인덕터 트레이스(625)를 캡슐화한다. 이 자성 재료는 자성 재료(617)와 동일하거나 유사한 조성 및 자성 특성(예를 들어, 5 내지 10의 상대 투자율)을 가질 수 있으며, 인덕터 트레이스(625) 사이에서 연장됨으로써 자성 재료(617)에 접촉할 수 있다. 따라서, 연속적인 자성 인덕터 코어가 인덕터 트레이스(625)를 자성 재료에 완전히 캡슐화해서, 인덕터 구조(630)(점선으로 표시됨)를 형성할 수 있다.
도 6q에서, 패키지 기판 스택(601) 위에 유전체(631)가 형성되어서, 인덕터 구조(630)(점선 윤곽선)를 패키지 유전체에 완전히 매립한다. 유전체(631) 위에 금속화(N+2)가 형성되어 패키지(600)를 완성했다. 최상위 레벨(예를 들어, 레벨 N+2)의 비아 패드(633)로부터 비아(632)가 형성되어 레벨 N+1의 비아 패드(620)로 연장된다. 비아(632)는 패키지(500) 내의 전력 라우팅의 일부일 수 있다.
도 6r은 금속화 레벨 N+1의 x-y 평면에서의 평면도를 도시한다. 평면도를 가로지르는 선 A-A'는 도 6q에 표시된 단면 평면의 위치를 나타낸다. 도 6r에 도시된 바와 같이, 인덕터 트레이스(625)는 연속적인 지그재그형 구성으로 배열되어서 단일 인덕터 트레이스(634)(점선 외곽선)를 형성한다. 인덕터 트레이스(634)는 패드(626)에서 종단되고, 일부 실시예에서 패드(626) 위에 비아를 형성함으로써 상위 레벨 금속화에 상호 접속될 수 있다. 비아 패드(620)는 도 6q에 도시된 바와 같이 최상위 레벨 금속화 패드(633)에 상호접속된다. 링 구조(627)는 인덕터 트레이스(634)로부터 전기적으로 절연되는 것으로 도시된다.
도 7은 본 개시의 일부 실시예에 따른, IC 패키지(701)에 통합된 패키지 기판(600)을 포함하는 예시적인 컴포넌트 탑재 어셈블리(700)의 x-z 평면의 단면도를 도시한다.
최상위 레벨 패키지 금속화 피처(633)는, 호스트 컴포넌트 패드(704)로의 제 2 레벨 상호접속부(703)(예를 들어, 솔더)에 의해서, 호스트 컴포넌트(702)에 인터페이스된다. IC 다이(705)는 패키지 기판(600)의 반대측에 인터페이스된다. 제 1 레벨 상호접속부(706)(예를 들어, 솔더)는 바닥 레벨 패키지 금속화 피처(707)를 IC 다이(705) 상의 상호접속 패드(708)에 본딩한다. 예시된 예에서, PCB(702)를 통한 전원 공급 장치(709)로부터의 전력은, 인덕터 구조(630)를 통해 다이(705)로 라우팅될 수 있다.
인덕터 구조(630)는 FIVR(fully integrated voltage regulator) 회로의 일부로 사용될 수 있으며, 전체 인덕터 구조(630)를 패키지 기판 내에 매립시킴으로써 더 큰 인덕터 및/또는 더 큰 자성 코어를 다이 상에 조힙하는 것을 가능하게 한다. 그 결과 온다이 벅 변환(on-die buck conversion) 회로는 더 낮은 스위칭 주파수에서 동작할 수 있어서, 다이 및 패키지 기판 모두에서의 전력 라우팅 설계 규칙을 완화할 수 있다. 다른 예에서, 인덕터 구조는 RF 발진기 탱크 회로 또는 RF 필터 회로의 일부일 수도 있다.
도 8은 본 개시의 일부 실시예에 따른, 패키지 통합 인덕터의 구현예의 시스템 온 칩(SoC) 패키지의 일부로서의 컴퓨팅 장치(800)의 블록도를 도시한다.
일부 실시예에 따르면, 컴퓨팅 장치(800)는, 랩톱 컴퓨터, 컴퓨팅 태블릿, 모바일 폰 혹은 스마트 폰, 무선 무선 가능 e-리더, 또는 다른 무선 모바일 장치와 같은 서버, 데스크톱 워크스테이션 또는 모바일 워크스테이션을 나타낸다.
일부 실시예에서, 컴퓨팅 장치(800)는 무선 접속(예를 들어, 블루투스, WiFi 및 5G 네트워크)을 갖는다. 컴퓨팅 장치(800)에는 전반적으로 특정한 구성 요소가 도시되어 있는 것으로 이 장치의 모든 구성 요소가 도시되어 있는 것은 아니라는 것을 이해할 것이다.
본 개시의 다양한 실시예는 또한 무선 인터페이스와 같은 네트워크 인터페이스(870)를 포함할 수 있어서, 시스템 실시예는 예를 들어 휴대폰 또는 PDA와 같은 무선 장치에 통합될 수 있다. 무선 인터페이스에는 밀리미터파 생성기 및 안테나 어레이를 포함한다. 밀리미터파 생성기는 모놀리식 마이크로파 집적 회로의 일부일 수도 있다.
일부 실시예에 따르면, 프로세서(810)는 CPU 또는 GPU를 나타내며, 마이크로프로세서, 애플리케이션 프로세서, 마이크로 컨트롤러, 프로그램 가능 로직 장치 또는 기타 처리 수단과 같은 하나 이상의 물리적 장치를 포함할 수 있다. 프로세서(810)는 개시된 바와 같은 매립형 인덕터 구조(예를 들어, 패키지 기판(200, 300, 400, 500 또는 600) 중 임의의 하나)를 갖는 패키지 기판 중 임의의 하나를 포함할 수 있다. 프로세서(810)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 장치 기능이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작은 인간 사용자 또는 다른 장치와의 I/O(입력/출력)와 관련된 동작, 전력 관리와 관련된 동작, 및/또는 컴퓨팅 장치(800)를 다른 장치에 접속하는 것과 관련된 동작을 포함한다. 프로세싱 동작은 또한 오디오 I/O 및/또는 디스플레이 I/O와 관련된 동작을 포함할 수 있다.
일 실시예에서, 컴퓨팅 장치(800)는 컴퓨팅 장치에 오디오 기능을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트를 나타내는, 오디오 서브 시스템(820)을 포함한다. 오디오 기능은 스피커 및/또는 헤드폰 출력은 물론 마이크 입력을 포함할 수 있다. 이러한 기능을 위한 장치는, 컴퓨팅 장치(800)에 통합되거나 컴퓨팅 장치(800)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(810)에 의해 수신되고 처리되는 오디오 명령어를 제공함으로써 컴퓨팅 장치(800)와 인터렉트한다.
디스플레이 서브시스템(830)은 사용자가 컴퓨팅 장치(800)와 인터렉트할 수 있도록 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 장치) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트를 나타낸다. 디스플레이 서브시스템(830)은, 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는, 디스플레이 인터페이스(832)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(832)는, 프로세서(810)와는 별개이며 디스플레이에 관련된 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(830)은 사용자에 대해 출력 및 입력 양자 모두를 제공하는 터치스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(840)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(840)는 오디오 서브시스템(820) 및/또는 디스플레이 서브시스템(830)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 부가적으로, I/O 제어기(840)는, 그를 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(800)에 접속하는 부가적인 디바이스들에 대한 접속점을 도시한다. 예를 들어, 컴퓨팅 디바이스(800)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같이 특정 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
상술한 바와 같이, I/O 제어기(840)는 오디오 서브시스템(820) 및/또는 디스플레이 서브시스템(830)과 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(800)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 나아가, 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 오디오 출력이 제공될 수도 있다. 다른 예에서, 디스플레이 서브시스템(830)이 터치 스크린을 포함한다면, 디스플레이 디바이스는, I/O 제어기(840)에 의해 적어도 부분적으로 관리될 수 있는, 입력 디바이스의 역할도 한다. 컴퓨팅 디바이스(800) 상에는, I/O 제어기(840)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼 또는 스위치가 존재할 수도 있다
일 실시예에서, I/O 제어기(840)는 가속도계, 카메라, 광 센서 또는 다른 환경 센서, 또는 컴퓨팅 디바이스(800)에 포함될 수 있는 다른 하드웨어와 같은 디바이스를 관리한다. 이러한 입력은, 직접적인 사용자 상호작용의 일부일 뿐만 아니라, 시스템의 동작에 영향을 주는 환경 입력을 시스템에 제공하는 것(예를 들어, 노이즈 필터링, 명도 검출을 위한 디스플레이의 조정, 카메라에 대한 플래시의 적용, 또는 다른 특징)일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(800)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징을 관리하는 전력 관리(850)를 포함한다. 메모리 서브시스템(860)은 컴퓨팅 디바이스(800)에 정보를 저장하는 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에도 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 규정되지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(860)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들 또는 다른 데이터 뿐만 아니라, 컴퓨팅 디바이스(800)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기이든 또는 임시이든)를 저장할 수 있다.
실시예의 요소들은, 컴퓨터 실행가능 명령어들을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(860))로서도 제공된다. 머신 판독가능 매체(예를 들어, 메모리(860))는 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 상 변화 메모리(PCM), 또는 전자적 또는 컴퓨터 실행가능 명령어를 저장하기에 적합한 다른 타입의 머신 판독가능 매체를 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 예를 들어, 본 개시의 실시예는 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유하는 데이터 신호에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
네트워크 인터페이스(870)를 통한 접속은, 컴퓨팅 디바이스(800)가 외부 디바이스과 통신하는 것을 가능하게 하는 하드웨어 디바이스(예를 들어, 무선 및/또는 유선 커넥터 및 통신 하드웨어) 및 소프트웨어 컴포넌트(예를 들어, 드라이버들, 프로토콜 스택)을 포함한다. 컴퓨팅 장치(800)는 다른 컴퓨팅 장치, 무선 액세스 포인트 또는 기지국과 같은 별도의 장치뿐만 아니라 헤드셋, 프린터 또는 기타 장치와 같은 주변 장치일 수 있다.
네트워크 인터페이스(870)는 다수의 상이한 타입의 접속을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(800)는 셀룰러 접속(872) 및 무선 접속(874)을 갖는 것으로 도시되어 있다. 셀룰러 접속(872)은 일반적으로 GSM(global system for mobile communications)이나 그 변형예 또는 파생, CDMA(code division multiple access)이나 그 변형 또는 파생, TDM(time division multiplexing)이나 그 변형 또는 파생물, 또는 다른 셀룰러 서비스 표준을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네크워크 접속을 지칭한다. 무선 접속(또는 무선 인터페이스)(874)은 셀룰러가 아닌 무선 접속을 지칭하며, (블루투스, 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크, (Wi-Fi와 같은) 로컬 영역 네트워크, 및/또는 (WiMax와 같은) 광역 네트워크, 또는 다른 무선 통신을 포함할 수 있다.
주변기기 접속(880)은, 주변기기 접속을 구축하기 위해서, 하드웨어 인터페이스와 커넥터뿐만 아니라 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(800)는 다른 컴퓨팅 디바이스에 대한 주변 디바이스(882(~로))일 수 있을 뿐만 아니라, 그것에 접속된 주변 디바이스(884)(~로부터))을 가질 수 있는 것 모두 가능하다는 것을 이해할 것이다. 컴퓨팅 디바이스(800)는, 일반적으로 컴퓨팅 디바이스(800) 상의 콘텐츠를 관리하는 것(예를 들어, 다운로드 및/또는 업로드, 변경, 동기화)과 같은 목적으로 다른 컴퓨팅 디바이스에 접속하는 "도킹" 커넥터를 갖는다. 나아가, 도킹 커넥터는, 컴퓨팅 디바이스(800)가 예를 들어 시청각 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변기기에 컴퓨팅 디바이스(800)가 접속하는 것을 가능하게 할 수 있다.
컴퓨팅 디바이스(800)는, 사유 도킹 커넥터 또는 다른 사유 접속 하드웨어에 더해서, 공통 또는 표준-기반 커넥터를 통해 주변기기 접속(1680)을 이룰 수 있다. 공통 타입은 범용 직렬 버스(USB) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(Mini Display Port)를 포함하는 디스플레이 포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire 또는 다른 타입을 포함할 수 있다.
또한, 특정 특징, 구조, 기능, 또는 특성이 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예와 연관되는 특정한 특징, 구조, 기능, 또는 특성이 상호 배타적이지 않다면 어디서든 제2 실시예와 조합될 수 있다.
본 개시가 그 구체적인 실시예와 함께 설명되었지만, 전술한 설명의 견지에서, 본 기술분야에서의 통상의 기술자에게는 이러한 실시예의 많은 대안, 수정 및 변형이 자명할 것이다. 본 개시의 실시예는 이러한 대안, 수정 및 변형 모두를 첨부된 청구항의 폭넓은 범위 내에 들어가게 했다.
나아가, 집적 회로(IC) 칩 및 다른 컴포넌트로의 잘 알려진 전력 접속/접지 접속은, 설명 및 논의를 간단히 하고, 본 개시를 불명료하게 하지 않기 위해서, 제시된 도면 내에 도시될 수도 있고 그렇지 않을 수도 있다. 또한, 배열은 본 개시를 불명료하게 하는 것을 방지하기 위해서 블록도 형태로 도시될 수도 있고, 또한 이러한 블록도 배열의 구현과 관련한 세부 사항이 본 개시내용이 구현될 플랫폼에 크게 종속된다(즉, 이러한 세부 사항은 본 기술분야의 통상의 기술자의 시야 내에서 양호해야 한다)는 사실을 또한 고려하여 블록도 형태로 도시될 수도 있다.
본 개시의 예시적인 실시예을 설명하기 위해 특정 세부 사항(예를 들어, 회로)이 제시되는 경우, 본 기술 분야의 통상의 기술자에게는 본 개시가 이러한 구체적인 세부 사항 없이도, 또는 이러한 구체적인 세부 사항을 변경하여 실시될 수 있다는 점이 명백해야 한다. 따라서, 설명은 제한이 아닌 예시로서 간주되어야 한다.
이하 예는 추가의 실시예에 관한 것이다. 이러한 예에서의 구체 사항은 하나 이상의 실시예 어디 에서든 사용될 수 있다. 본 명세서에서 설명되는 장치의 모든 선택적인 특징은 방법 또는 프로세스에 관련해서도 구현될 수 있다.
예 1은 집적 회로(IC) 패키지 기판으로서, 유전체 재료 내에 매립된 자성 재료와, 자성 재료 내에 매립된 제 1 금속 피처 및 자성 재료와 유전체 재료의 계면에 있는 제 2 금속 피처를 포함하는 금속화 레벨을 포함하며, 유전체 재료의 제 1 표면은 자성 재료 아래에 있고, 제 1 표면과는 반대인 유전체 재료의 제 2 표면은 자성 재료 위에 있으며, 제 2 금속 피처는 유전체 재료와 접촉하는 제 1 측벽 및 자성 재료와 접촉하는 제 2 측벽을 갖는다.
예 2는 예 1의 모든 특성을 포함하며, 제 2 금속 피처는 제 1 금속 피처를 완전히 둘러싸고, 자성 재료의 둘레를 따라 연장된다.
예 3은 예 1 또는 예 2의 모든 특성을 포함하며, 금속화 레벨은 제 2 금속 상에 제 1 금속을 포함하는 다층 재료 스택을 포함하되, 제 2 금속은 제 1 금속보다 높은 투자율을 갖는다.
예 4는 예 1 내지 예 3 중 어느 하나의 모든 특성을 포함하며, 금속화 레벨은 자성 재료의 측벽에 측방향으로 인접한 유전체 재료의 일부 내에 매립된 제 3 금속 피처를 더 포함하고, 제 3 금속 피처의 측벽은 제 2 금속 피처보다 작은 측방향 언더컷을 갖는다.
예 5는 예 4의 모든 특성을 포함하며, 제 2 금속 피처는 자성 재료 내에 매립된 복수의 제 2 금속 피처 중 하나이고, 제 3 금속 피처는 유전체 재료의 일부 내에 매립된 복수의 제 3 금속 피처 중 하나이며, 제 2 금속 피처는 제 1 피치를 갖고, 제 3 금속 피처는 제 2 피치를 가지며, 제 2 피치는 제 1 피치보다 작다.
예 6은 예 4 또는 예 5의 모든 특성을 포함하며, 제 1 측벽은 제 2 측벽보다 작은 측방향 언더컷을 갖는다.
예 7은 예 4 내지 예 6 중 어느 하나의 모든 특성을 포함하며, 제 2 금속 피처는 제 3 금속 피처보다 큰 두께를 갖는다.
예 8은 예 1 내지 예 7 중 어느 하나의 모든 특성을 포함하며, 자성 재료의 측벽은 금속화 층의 평면으로부터 적어도 45°의 경사를 갖는다.
예 9는 예 1 내지 예 8 중 어느 하나의 모든 특성을 포함하며, 금속화 레벨은 상부 금속화 레벨이고, 기판은 하부 금속화 레벨을 더 포함하며, 하부 금속화 레벨은 자성 재료의 바닥과 유전체 재료의 제 1 표면 사이에 하부 금속 피처를 포함하고, 하부 금속 피처는 하부 금속 피처와 접촉하는 자성 재료의 일부보다 큰 측방향 치수를 갖는다.
예 10은 집적 회로(IC) 패키지 어셈블리로서, 호스트 회로 기판에 부착된 전원과, IC 패키지 기판 내에 매립된 인덕터를 통해 호스트 회로 기판에 전기적으로 연결된 IC 다이를 포함하고, IC 패키지 기판은, 유전체 재료 내에 매립된 자성 재료와, 자성 재료 내에 매립된 인덕터의 요소, 및 자성 재료와 유전체 재료의 계면에 있는 금속 피처를 포함하는 금속화 레벨을 포함하고, 유전체 재료의 제 1 표면은 자성 재료 아래에 있고, 제 1 표면과는 반대인 유전체 재료의 제 2 표면은 자성 재료 위에 있으며, 금속 피처는 유전체 재료와 접촉하는 제 1 측벽 및 자성 재료와 접촉하는 제 2 측벽을 갖는다.
예 11은 예 10의 모든 특성을 포함하며, 인덕터는 자성 재료 내에 매립된 지그재그형 구조를 포함하는 평면 아키텍처를 갖는다.
예 12는 예 10 또는 예 11의 모든 특성을 포함하며, 금속 피처는 인덕터의 요소를 완전히 둘러싸고, 자성 재료의 둘레를 따라 연장된다.
예 13은 예 10 내지 예 12 중 어느 하나의 모든 특성을 포함하며, 금속화 레벨은 제 2 금속 상에 제 1 금속을 포함하는 다층 재료 스택을 포함하되, 제 2 금속은 제 1 금속보다 높은 투자율을 갖는다.
예 14는 집적 회로(IC) 패키지 기판을 제조하는 방법으로서, 유전체 재료 내에 매립된 하나 이상의 금속화 층을 형성하는 단계와, 유전체 재료에 오프닝을 형성하는 단계와, 초기 금속 피처의 일부 상에 건식 필름 레지스트를 도포하는 단계와, 건식 필름 레지스트의 패턴에 기초해서, 초기 금속 피처를 제 1 금속 피처로 패터닝하는 단계와, 오프닝 내로 및 제 1 금속 피처 상에 자성 재료를 증착하는 단계와, 자성 재료 상에 유전체 재료를 형성하는 단계를 포함하며, 금속화 층 중 적어도 하나는 초기 금속 피처로 패터닝되고, 오프닝은 초기 금속 피처의 일부를 노출시킨다.
예 15는 예 14의 모든 특성을 포함하며, 유전체 재료에 오프닝을 형성하는 단계는, 초기 금속 피처 상의 유전체에 오프닝을 레이저 드릴링하는 단계를 포함한다.
예 16은 예 14 또는 예 15의 모든 특성을 포함하며, 유전체 재료 내에 매립된 하나 이상의 금속화 층을 형성하는 단계는, 초기 금속 피처를 서브트랙티브-에디티브(subtractive-additive) 공정에 의해 형성하는 단계를 포함하고, 초기 금속 피처의 하나 이상의 측벽은 초기 금속 피처의 평면으로부터 10°이하의 기울기를 갖는다.
예 17은 예 14 내지 예 16 중 어느 하나의 모든 특성을 포함하며, 초기 금속 피처를 제 1 금속 피처로 패터닝하는 단계는, 초기 금속 피처로부터 금속을 서브트랙티브 제거하는 것을 포함하고, 제 1 금속 피처의 하나 이상의 측벽은 초기 금속 피처의 평면으로부터 45° 내지 85°의 기울기를 갖는다.
예 18은 예 14 내지 예 17 중 어느 하나의 모든 특성을 포함하며, 제 1 금속 피처는 복수의 평행 트레이스를 포함하는 지그재그형 트레이스 및 지그재그형 트레이스를 둘러싸는 링 구조를 포함하며, 지그재그형 트레이스 및 지그재그형 트레이스에 인접한 링 구조의 측벽은, 건식 레지스트 필름에서의 패턴을 따라서 습식 금속 에칭 바스에서 초기 금속 피처의 금속을 서브렉티브 제거함으로써 형성된다.
예 19는 예 14 내지 예 18 중 어느 하나의 모든 특성을 포함하며, 지그재그형 트레이스의 복수의 평행 트레이스의 측벽 및 지그재그형 트레이스에 인접한 링 구조의 측벽은 초기 금속 피처의 평면으로부터 45° 내지 85°의 경사를 갖는다.
예 20은 예 14 내지 예 19 중 어느 하나의 모든 특성을 포함하며, 초기 금속 피처는 오프닝의 바닥과 동일 평면에 있는 제 1 전도성 레벨의 제 1 초기 금속 피처이고, 유전체 재료 위이며 제 1 초기 금속 피처 상의 제 2 전도성 레벨에 제 2 초기 금속 피처가 있으며, 제 2 초기 금속 피처로부터 금속을 서브트랙티브 제거함으로써 제 1 금속 피처와 동시에 복수의 제 2 금속 피처가 형성된다.
예 21은 예 14 내지 예 20 중 어느 하나의 모든 특성을 포함하며, 제 1 금속 피처는 복수의 평행 트레이스를 포함하고, 복수의 평행 트레이스 중 하나는 최소 피치만큼 분리되며, 복수의 제 2 금속 피처는 제 2 최소 피치만큼 분리되고, 제 1 최소 피치는 제 2 최소 피치와 실질적으로 동일하다.
예 22는 예 14 내지 예 18 중 어느 하나의 모든 특성을 포함하며, 서브트랙티브-에디티브(subtractive-additive) 공정에 의해서 자성 재료에 인접한 유전체 재료 위에 복수의 제 2 금속 특징을 형성하는 단계를 더 포함하고, 복수의 제 2 금속 피처는 포토레지스트 또는 유전체 재료로 패터닝된 오프닝에 금속을 증착하여 형성된다.
예 23은 예 14 내지 예 22 중 어느 하나의 모든 특성을 포함하며, 복수의 평행 트레이스의 측벽은 제 1 최소 피치만큼 분리되고, 복수의 제 2 금속 피처의 측벽은 제 2 최소 피처만큼 분리되며, 제 1 최소 피치는 제 2 최소 피치보다 크다.
예 24는 예 14 내지 23 중 어느 하나의 모든 특징을 포함하고, 오프닝에 자성 재료를 증착하는 단계는, 제 1 유전체 위에 자성 호일을 라미네이트하는 단계와, 자성 호일 위에 제 2 유전체를 형성하는 단계와, 자성 호일 위의 제 2 유전체에 오프닝을 형성해서 자성 호일의 일부를 노출시키는 단계를 포함한다.
예 25는 예 14 내지 23 중 어느 하나의 모든 특징을 포함하고, 구리 호일이 이 자성 호일 위에 있고 자성 호일에 본딩되며, 자성 호일은 제 1 자성 재료를 포함하고, 구리 호일 및 자성 호일은 동시에 패터닝되어 제 1 자성 재료를 포함하는 제 1 층 및 구리를 포함하는 제 1 층 위에 제 2 층을 갖는 복수의 평행 트레이스를 포함하는 지그재그부를 형성하며, 제 2 자성 재료가 복수의 평행 트레이스 위에 증착되고, 제 2 층의 구리는 제 1 층의 제 1 자성 재료 및 구리 위의 제 2 자성 재료에 의해 캡슐화된다.
요약서가 청구항의 범주 및 의미를 한정하는 데 사용되지 않을 것이라는 이해할 것이다. 이하의 청구 범위는 상세한 설명에 통합되며, 각 청구 범위는 그 자체가 별도의 실시예로서 존재한다.

Claims (21)

  1. 집적 회로(IC) 패키지 기판으로서,
    유전체 재료 내에 매립된 자성 재료 - 상기 유전체 재료의 제 1 표면은 상기 자성 재료 아래에 있고, 상기 제 1 표면과는 반대인 상기 유전체 재료의 제 2 표면은 상기 자성 재료 위에 있음 - 와,
    상기 자성 재료 내에 매립된 제 1 금속 피처 및 상기 자성 재료와 상기 유전체 재료의 계면에 있는 제 2 금속 피처를 포함하는 금속화 레벨 - 상기 제 2 금속 피처는 상기 유전체 재료와 접촉하는 상기 제 1 측벽 및 상기 자성 재료와 접촉하는 제 2 측벽을 가짐 -
    을 포함하는 집적 회로(IC) 패키지 기판.
  2. 제 1 항에 있어서,
    상기 제 2 금속 피처는 상기 제 1 금속 피처를 완전히 둘러싸고, 상기 자성 재료의 둘레를 따라 연장되는
    IC 패키지 기판.
  3. 제 1 항에 있어서,
    상기 금속화 레벨은 제 2 금속 상에 제 1 금속을 포함하는 다층 재료 스택을 포함하되,
    상기 제 2 금속은 상기 제 1 금속보다 높은 투자율(magnetic permeability)을 갖는
    IC 패키지 기판.
  4. 제 1 항에 있어서,
    상기 금속화 레벨은 상기 자성 재료의 측벽에 측방향으로 인접한 상기 유전체 재료의 일부 내에 매립된 제 3 금속 피처를 더 포함하고,
    상기 제 3 금속 피처의 측벽은 상기 제 2 금속 피처보다 작은 측방향 언더컷을 갖는
    IC 패키지 기판.
  5. 제 4 항에 있어서,
    상기 제 2 금속 피처는 상기 자성 재료 내에 매립된 복수의 제 2 금속 피처 중 하나이고,
    상기 제 3 금속 피처는 상기 유전체 재료의 상기 일부 내에 매립된 복수의 제 3 금속 피처 중 하나이며,
    상기 제 2 금속 피처는 제 1 피치를 갖고,
    상기 제 3 금속 피처는 제 2 피치를 가지며,
    상기 제 2 피치는 상기 제 1 피치보다 작은
    IC 패키지 기판.
  6. 제 4 항에 있어서,
    상기 제 1 측벽은 상기 제 2 측벽보다 작은 측방향 언더컷을 갖는
    IC 패키지 기판.
  7. 제 4 항에 있어서,
    상기 제 2 금속 피처는 상기 제 3 금속 피처보다 큰 두께를 갖는
    IC 패키지 기판.
  8. 제 1 항에 있어서,
    상기 자성 재료의 측벽은 상기 금속화 층의 평면으로부터 적어도 45°의 경사를 갖는
    IC 패키지 기판.
  9. 제 1 항에 있어서,
    상기 금속화 레벨은 상부 금속화 레벨이고,
    상기 기판은 하부 금속화 레벨을 더 포함하며,
    상기 하부 금속화 레벨은 상기 자성 재료의 바닥과 상기 유전체 재료의 상기 제 1 표면 사이에 하부 금속 피처를 포함하고,
    상기 하부 금속 피처는 상기 하부 금속 피처와 접촉하는 자성 재료의 일부보다 큰 측방향 치수를 갖는
    IC 패키지 기판.
  10. 집적 회로(IC) 패키지 어셈블리로서,
    호스트 회로 기판에 부착된 전원과,
    IC 패키지 기판 내에 매립된 인덕터를 통해 상기 호스트 회로 기판에 전기적으로 연결된 IC 다이
    를 포함하고,
    상기 IC 패키지 기판은,
    유전체 재료 내에 매립된 자성 재료 - 상기 유전체 재료의 제 1 표면은 상기 자성 재료 아래에 있고, 상기 제 1 표면과는 반대인 상기 유전체 재료의 제 2 표면은 상기 자성 재료 위에 있음 - 과,
    상기 자성 재료 내에 매립된 상기 인덕터의 요소, 및 상기 자성 재료와 상기 유전체 재료의 계면에 있는 금속 피처를 포함하는 금속화 레벨 - 상기 금속 피처는 상기 유전체 재료와 접촉하는 제 1 측벽 및 상기 자성 재료와 접촉하는 제 2 측벽을 가짐 -
    을 포함하는
    IC 패키지 어셈블리.
  11. 제 10 항에 있어서,
    상기 인덕터는 상기 자성 재료 내에 매립된 지그재그형 구조를 포함하는 평면 아키텍처를 갖는
    IC 패키지 어셈블리.
  12. 제 11 항에 있어서,
    상기 금속 피처는 상기 인덕터의 상기 요소를 완전히 둘러싸고, 상기 자성 재료의 둘레를 따라 연장되는
    IC 패키지 어셈블리.
  13. 제 12 항에 있어서,
    상기 금속화 레벨은 제 2 금속 상에 제 1 금속을 포함하는 다층 재료 스택을 포함하되,
    상기 제 2 금속은 상기 제 1 금속보다 높은 투자율을 갖는
    IC 패키지 어셈블리.
  14. 집적 회로(IC) 패키지 기판을 제조하는 방법으로서,
    유전체 재료 내에 매립된 하나 이상의 금속화 층을 형성하는 단계 - 상기 금속화 층 중 적어도 하나는 초기 금속 피처로 패터닝되었음 - 와,
    상기 유전체 재료에 오프닝을 형성하는 단계 - 상기 오프닝은 초기 금속 피처의 일부를 노출시킴 - 와,
    상기 초기 금속 피처의 상기 일부 상에 건식 필름 레지스트를 도포하는 단계와,
    상기 건식 필름 레지스트의 패턴에 기초해서, 상기 초기 금속 피처를 제 1 금속 피처로 패터닝하는 단계와,
    상기 오프닝 내로 및 상기 제 1 금속 피처 상에 자성 재료를 증착하는 단계와,
    상기 자성 재료 상에 유전체 재료를 형성하는 단계
    를 포함하는 방법.
  15. 제 14 항에 있어서,
    상기 유전체 재료에 오프닝을 형성하는 단계는, 상기 초기 금속 피처 상의 상기 유전체에 오프닝을 레이저 드릴링하는 단계를 포함하는
    방법.
  16. 제 14 항에 있어서,
    상기 유전체 재료 내에 매립된 하나 이상의 금속화 층을 형성하는 단계는, 상기 초기 금속 피처를 서브트랙티브-에디티브(subtractive-additive) 공정에 의해 형성하는 단계를 포함하고,
    상기 초기 금속 피처의 하나 이상의 측벽은 상기 초기 금속 피처의 상기 평면으로부터 10°이하의 기울기를 갖는
    방법.
  17. 제 14 항에 있어서,
    상기 초기 금속 피처를 제 1 금속 피처로 패터닝하는 단계는, 상기 초기 금속 피처로부터 금속을 서브트랙티브 제거하는 것을 포함하고,
    상기 제 1 금속 피처의 하나 이상의 측벽은 상기 초기 금속 피처의 상기 평면으로부터 45° 내지 85°의 기울기를 갖는
    방법.
  18. 제 17 항에 있어서,
    상기 제 1 금속 피처는 복수의 평행 트레이스를 포함하는 지그재그형 트레이스 및 상기 지그재그형 트레이스를 둘러싸는 링 구조를 포함하며,
    상기 지그재그형 트레이스 및 상기 지그재그형 트레이스에 인접한 링 구조의 측벽은, 상기 건식 레지스트 필름에서의 상기 패턴을 따라서 습식 금속 에칭 바스에서 초기 금속 피처의 금속을 서브렉티브 제거함으로써 형성되는
    방법.
  19. 제 18 항에 있어서,
    상기 지그재그형 트레이스의 상기 복수의 평행 트레이스의 측벽 및 상기 지그재그형 트레이스에 인접한 상기 링 구조의 상기 측벽은 상기 초기 금속 피처의 상기 평면으로부터 45° 내지 85°의 경사를 갖는
    방법.
  20. 제 19 항에 있어서,
    상기 초기 금속 피처는 상기 오프닝의 상기 바닥과 동일 평면에 있는 제 1 전도성 레벨의 제 1 초기 금속 피처이고,
    상기 제 1 전도성 레벨 위의 상기 유전체 재료 상의 제 2 전도성 레벨에 제 2 초기 금속 피처가 있으며,
    상기 제 2 초기 금속 피처로부터 금속을 서브트랙티브 제거함으로써 상기 제 1 금속 피처와 동시에 복수의 제 2 금속 피처가 형성되는
    방법.
  21. 제 20 항에 있어서,
    상기 제 1 금속 피처는 복수의 평행 트레이스를 포함하고,
    상기 복수의 평행 트레이스 중 하나는 최소 피치만큼 분리되며,
    상기 복수의 제 2 금속 피처는 제 2 최소 피치만큼 분리되고,
    상기 제 1 최소 피치는 상기 제 2 최소 피치와 실질적으로 동일한
    방법.
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